JP2786742B2 - プリンタ送出データの制御方式 - Google Patents
プリンタ送出データの制御方式Info
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- JP2786742B2 JP2786742B2 JP2325051A JP32505190A JP2786742B2 JP 2786742 B2 JP2786742 B2 JP 2786742B2 JP 2325051 A JP2325051 A JP 2325051A JP 32505190 A JP32505190 A JP 32505190A JP 2786742 B2 JP2786742 B2 JP 2786742B2
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Description
【発明の詳細な説明】 ［概要］ プリンタに対する送出データを制御するプリンタ送出
データ制御方式に関し、 I/Oプロセッサの負担を削減し、バスの性能を最大限
まで引き出すことができるプリンタ送出データの制御方
式を提供することを目的とし、 I/OバスとDMAバスを制御するI/Oコントローラと、該I
/Oコントローラとプリンタとの間にDMAバスを介して設
けられるファーストインファーストアウト（FIFO）バッ
ファメモリと、該ファーストインファーストアウト（FI
FO）バッファメモリのデータ量を検出してプリンタ制
御、FIFO制御、DMA制御および割込み制御を行うプリン
タ制御回路と、割込み信号により前記I/Oコントローラ
を制御するI/Oプロセッサを備え、 FIFOバッファメモリの中のデータ量が規定量になった
ことをプリンタ制御回路で検出し、割込み信号をI/Oプ
ロセッサに送り、I/OプロセッサはI/Oコントローラを制
御して次のDMA起動をかけ、FIFOバッファメモリにプリ
ンタ送出データを送出する。
データ制御方式に関し、 I/Oプロセッサの負担を削減し、バスの性能を最大限
まで引き出すことができるプリンタ送出データの制御方
式を提供することを目的とし、 I/OバスとDMAバスを制御するI/Oコントローラと、該I
/Oコントローラとプリンタとの間にDMAバスを介して設
けられるファーストインファーストアウト（FIFO）バッ
ファメモリと、該ファーストインファーストアウト（FI
FO）バッファメモリのデータ量を検出してプリンタ制
御、FIFO制御、DMA制御および割込み制御を行うプリン
タ制御回路と、割込み信号により前記I/Oコントローラ
を制御するI/Oプロセッサを備え、 FIFOバッファメモリの中のデータ量が規定量になった
ことをプリンタ制御回路で検出し、割込み信号をI/Oプ
ロセッサに送り、I/OプロセッサはI/Oコントローラを制
御して次のDMA起動をかけ、FIFOバッファメモリにプリ
ンタ送出データを送出する。
［産業上の利用分野］ 本発明は、プリンタに対する送出データを制御するプ
リンタ送出データ制御方式に関する。
リンタ送出データ制御方式に関する。
近年のコンピュータシステムの高速化に伴い、I/Oプ
ロセッサも高速化が進んでいる。高速なI/Oプロセッサ
によりデータ転送量が増加したが、プリンタインタフェ
ースのデータ転送量は、従来との互換性のために増加す
ることができない。このため高速データバスと低速デー
タバスを緩衝することが必要である。
ロセッサも高速化が進んでいる。高速なI/Oプロセッサ
によりデータ転送量が増加したが、プリンタインタフェ
ースのデータ転送量は、従来との互換性のために増加す
ることができない。このため高速データバスと低速デー
タバスを緩衝することが必要である。
［従来の技術および発明が解決しようとする課題］ 従来のプリンタ送出データの制御方式として、例えば
I/OバスとDMAバスを制御するI/Oコントローラと、プリ
ンタ制御を行うプリンタ制御回路と、I/Oコントローラ
とプリンタ制御回路を制御するI/Oプロセッサを備え、
プリンタのデータ制御をDMAで行った場合、プリンタイ
ンタフェースのデータ転送速度が遅いため、DMAバスを
専有してしまうことが有り、他のデバイスがDMAバスを
使用することができなくなり、バスの性能を最大限に引
き出すことができないという問題点があった。
I/OバスとDMAバスを制御するI/Oコントローラと、プリ
ンタ制御を行うプリンタ制御回路と、I/Oコントローラ
とプリンタ制御回路を制御するI/Oプロセッサを備え、
プリンタのデータ制御をDMAで行った場合、プリンタイ
ンタフェースのデータ転送速度が遅いため、DMAバスを
専有してしまうことが有り、他のデバイスがDMAバスを
使用することができなくなり、バスの性能を最大限に引
き出すことができないという問題点があった。
また、I/Oプロセッサの近傍に転送データを格納する
バッファメモリを設け、ローカルバスによりプリンタに
転送データを送出して、プリンタ制御をI/Oプロセッサ
で行う場合には、他のI/O制御の中に１つの実行プロセ
スとしてプリンタ制御を行うことになるので、プリンタ
インタフェース上のデータ転送量が規定以下となる場合
があり、また、I/Oプロセッサの負担が増大するという
問題点があった。
バッファメモリを設け、ローカルバスによりプリンタに
転送データを送出して、プリンタ制御をI/Oプロセッサ
で行う場合には、他のI/O制御の中に１つの実行プロセ
スとしてプリンタ制御を行うことになるので、プリンタ
インタフェース上のデータ転送量が規定以下となる場合
があり、また、I/Oプロセッサの負担が増大するという
問題点があった。
本発明は、このような従来の問題点に鑑みてなされた
ものであって、I/Oプロセッサの負担を削減し、バスの
性能を最大限まで引き出すことができるプリンタ送出デ
ータ制御方式を提供することを目的としている。
ものであって、I/Oプロセッサの負担を削減し、バスの
性能を最大限まで引き出すことができるプリンタ送出デ
ータ制御方式を提供することを目的としている。
［課題を解決するための手段］ 第１図は本発明の原理説明図である。
I/Oバス（２）とDMAバス（３）を制御するI/Oコント
ローラ（１）と、該I/Oコントローラ（１）とプリンタ
（４）との間にDMAバス（３）を介して設けられるファ
ーストインファーストアウト（FIFO）バッファメモリ
（９）と、該ファーストインファーストアウト（FIFO）
バッファメモリ（９）のデータ量を検出してプリンタ制
御、FIFO制御、DMA制御および割込み制御を行うプリン
タ制御回路（14）と、割込み信号によりI/Oコントロー
ラ（１）を制御するI/Oプロセッサ（11）を備え、FIFO
バッファメモリ（９）の中のデータ量が規定量になった
ことをプリンタ制御回路（14）で検出し、割込み信号を
I/Oプロセッサ（11）に送り、I/Oプロセッサ（11）はI/
Oコントローラ（１）を制御して次のDMA起動をかけ、FI
FOバッファメモリ（９）にプリンタ送出データを送出す
る。
ローラ（１）と、該I/Oコントローラ（１）とプリンタ
（４）との間にDMAバス（３）を介して設けられるファ
ーストインファーストアウト（FIFO）バッファメモリ
（９）と、該ファーストインファーストアウト（FIFO）
バッファメモリ（９）のデータ量を検出してプリンタ制
御、FIFO制御、DMA制御および割込み制御を行うプリン
タ制御回路（14）と、割込み信号によりI/Oコントロー
ラ（１）を制御するI/Oプロセッサ（11）を備え、FIFO
バッファメモリ（９）の中のデータ量が規定量になった
ことをプリンタ制御回路（14）で検出し、割込み信号を
I/Oプロセッサ（11）に送り、I/Oプロセッサ（11）はI/
Oコントローラ（１）を制御して次のDMA起動をかけ、FI
FOバッファメモリ（９）にプリンタ送出データを送出す
る。
［作用］ 本発明においては、プリンタ送出データはI/Oバス、I
/Oコントローラ、DMAバス、FIFOバッファメモリを経て
プリンタに供給される。この場合、FIFOバッファメモリ
の中のデータ量が規定量になったことをプリンタ制御回
路で検出し、割込み信号をI/Oプロセッサに送り、I/Oプ
ロセッサはI/Oコントローラを制御して次のDMA起動をか
け、FIFOバッファメモリにプリンタ送出データを送出す
る。
/Oコントローラ、DMAバス、FIFOバッファメモリを経て
プリンタに供給される。この場合、FIFOバッファメモリ
の中のデータ量が規定量になったことをプリンタ制御回
路で検出し、割込み信号をI/Oプロセッサに送り、I/Oプ
ロセッサはI/Oコントローラを制御して次のDMA起動をか
け、FIFOバッファメモリにプリンタ送出データを送出す
る。
このように、I/Oコントローラとプリンタとの間のDMA
バス上にFIFOバッファメモリを設けたため、DMAバスを
専有してしまうことがない。
バス上にFIFOバッファメモリを設けたため、DMAバスを
専有してしまうことがない。
したがって、DMAバスを他のデバイスが使用すること
ができ、DMAバスの性能を最大限まで引き出すことがで
きる。
ができ、DMAバスの性能を最大限まで引き出すことがで
きる。
また、プリンタ制御をI/Oプロセッサのみで行わない
ので、I/Oプロセッサの負担を削減することができ、ま
た、プリンタインタフェース上のデータ転送量が規定量
以下になることがない。
ので、I/Oプロセッサの負担を削減することができ、ま
た、プリンタインタフェース上のデータ転送量が規定量
以下になることがない。
［実施例］ 以下、本発明の実施例を図面に基づいて説明する。
第２図〜第４図は本発明の一実施例を示す図である。
第２図において、１はLSIよりなるI/Oコントローラで
あり、I/Oコントローラ１はI/Oバス２およびDMAバス３
の制御を行う。すなわち、I/Oコントローラ１は、第３
図に示すように、プリンタ４に対する送出データを格納
する内部バッファメモリ５と、I/Oバス２を制御するI/O
バス制御回路６と、DMAバス３を制御するDMA制御回路７
を有している。
あり、I/Oコントローラ１はI/Oバス２およびDMAバス３
の制御を行う。すなわち、I/Oコントローラ１は、第３
図に示すように、プリンタ４に対する送出データを格納
する内部バッファメモリ５と、I/Oバス２を制御するI/O
バス制御回路６と、DMAバス３を制御するDMA制御回路７
を有している。
I/Oコントローラ１とプリンタ４との間には、DMAバス
３およびドライバ8A,8Bを介してファーストインフアー
ストアウドバッファメモリ（以下FIFOバッファメモリと
いう）９が接続されている。このFIFOバッファメモリ９
はその容量として例えば512バイトを有している。
３およびドライバ8A,8Bを介してファーストインフアー
ストアウドバッファメモリ（以下FIFOバッファメモリと
いう）９が接続されている。このFIFOバッファメモリ９
はその容量として例えば512バイトを有している。
10は診断目的のために、I/Oプロセッサ11の指示によ
りローカルバス12を介してデータをFIFOバッファメモリ
９に格納するためのドライバ、13は同じく診断目的のた
めにFIFOバッファメモリ９がプリンタ４と接続されてい
ないとき、FIFOバッファメモリ９のデータをI/Oプロセ
ッサ11に取り込むためのドライバである。
りローカルバス12を介してデータをFIFOバッファメモリ
９に格納するためのドライバ、13は同じく診断目的のた
めにFIFOバッファメモリ９がプリンタ４と接続されてい
ないとき、FIFOバッファメモリ９のデータをI/Oプロセ
ッサ11に取り込むためのドライバである。
14はプリンタ制御回路であり、制御回路14はFIFOバッ
ファメモリ９が空（エンプティ）になったこと、また
は、半分フルになったこと、またはフルになったことを
検出し、FIFO制御、プリンタ制御、DMA制御および割込
み制御を行う。
ファメモリ９が空（エンプティ）になったこと、また
は、半分フルになったこと、またはフルになったことを
検出し、FIFO制御、プリンタ制御、DMA制御および割込
み制御を行う。
プリンタ制御回路14は第４図に示すように、フルフラ
グ信号、ハーフフルフラグ信号およびエンプティフラグ
信号が入力し、リード信号およびライト信号を出力する
FIFO制御回路15と、FIFOバッファメモリ９のフル、ハー
フフル、または空になったことを検出したとき、I/Oプ
ロセッサ11に割込み信号を出力するための割込み制御回
路16と、割込み信号によりI/Oプロセッサ11からの制御
データを格納するとともにプリンタ４に対してプリンタ
制御信号を出力する内部レジスタ群17と、制御データに
よりDMAバス３を制御するための要求信号を出力し応答
信号を入力するDMA制御回路18と、を有している。
グ信号、ハーフフルフラグ信号およびエンプティフラグ
信号が入力し、リード信号およびライト信号を出力する
FIFO制御回路15と、FIFOバッファメモリ９のフル、ハー
フフル、または空になったことを検出したとき、I/Oプ
ロセッサ11に割込み信号を出力するための割込み制御回
路16と、割込み信号によりI/Oプロセッサ11からの制御
データを格納するとともにプリンタ４に対してプリンタ
制御信号を出力する内部レジスタ群17と、制御データに
よりDMAバス３を制御するための要求信号を出力し応答
信号を入力するDMA制御回路18と、を有している。
プリンタ制御回路14のDMA制御回路18は要求信号をI/O
コントローラ１のDMA制御回路７に出力し、DMA制御回路
７は応答信号をDMA制御回路18に出力する。
コントローラ１のDMA制御回路７に出力し、DMA制御回路
７は応答信号をDMA制御回路18に出力する。
I/Oプロセッサ11はプリンタ制御回路14からの割込み
信号により制御データをプリンタ制御回路14の内部レジ
スタ群17に出力するが、I/Oコントローラ１に直接転送
指示を与えることもできる。
信号により制御データをプリンタ制御回路14の内部レジ
スタ群17に出力するが、I/Oコントローラ１に直接転送
指示を与えることもできる。
プリンタ４に対するプリンタコントロール信号は、FI
FOバッファメモリ９の中が空のとき、オフとなり、フル
またはハーフフルのときはオンとなる。
FOバッファメモリ９の中が空のとき、オフとなり、フル
またはハーフフルのときはオンとなる。
次に動作を説明する。
I/Oバス２、I/Oコントローラ１からDMAバス３を経てF
IFOバッファメモリ９内に格納されるプリンタ送出デー
タが空になった場合には、これをプリンタ制御回路14が
検出し、割込み信号をI/Oプロセッサ11に出力する。I/O
プロセッサ11は割込み信号により制御データをプリンタ
制御回路14に送り、プリンタ制御回路14はプリンタ４に
対するプリンタコントロール信号をオフにして、プリン
タ４に対するデータ送出を終了する。
IFOバッファメモリ９内に格納されるプリンタ送出デー
タが空になった場合には、これをプリンタ制御回路14が
検出し、割込み信号をI/Oプロセッサ11に出力する。I/O
プロセッサ11は割込み信号により制御データをプリンタ
制御回路14に送り、プリンタ制御回路14はプリンタ４に
対するプリンタコントロール信号をオフにして、プリン
タ４に対するデータ送出を終了する。
次に、FIFOバッファメモリ９内にプリンタ送出データ
が半分フルになったときは、プリンタ制御回路14はこれ
を検出し、割込み信号をI/Oプロセッサ11に出力する。
が半分フルになったときは、プリンタ制御回路14はこれ
を検出し、割込み信号をI/Oプロセッサ11に出力する。
I/Oプロセッサ11は割込み信号により制御データをプ
リンタ制御回路14に送り、プリンタ制御回路14はDMA起
動の要求信号をI/Oコントローラ１に送る。I/Oコントロ
ーラ１はDMAバス３を起動して、DMAバス３よりプリンタ
送出データをFIFOバッファメモリ９に送る。
リンタ制御回路14に送り、プリンタ制御回路14はDMA起
動の要求信号をI/Oコントローラ１に送る。I/Oコントロ
ーラ１はDMAバス３を起動して、DMAバス３よりプリンタ
送出データをFIFOバッファメモリ９に送る。
FIFOバッファメモリ９内のプリンタ送出データがフル
になったときは、プリンタ制御回路14はこれを検出し、
割込み信号をI/Oプロセッサ11に送る。I/Oプロセッサ11
は割込み信号により制御データをプリンタ制御回路14に
送り、プリンタ制御回路14はDMA起動中止の要求信号をI
/Oコントローラ１に送る。I/Oコントローラ１はDMAバス
３の起動を中止して、データの送出を中止する。
になったときは、プリンタ制御回路14はこれを検出し、
割込み信号をI/Oプロセッサ11に送る。I/Oプロセッサ11
は割込み信号により制御データをプリンタ制御回路14に
送り、プリンタ制御回路14はDMA起動中止の要求信号をI
/Oコントローラ１に送る。I/Oコントローラ１はDMAバス
３の起動を中止して、データの送出を中止する。
このように、512バイトの容量のFIFOバッファメモリ
９を高速バッファとして用いるようにしたため、DMAバ
ス３を専有してしまうことがなくなる。したがって、他
のデバイスがDMAバス３を使用することができ、DMAバス
３の性能を最大限まで引き出すことができる。
９を高速バッファとして用いるようにしたため、DMAバ
ス３を専有してしまうことがなくなる。したがって、他
のデバイスがDMAバス３を使用することができ、DMAバス
３の性能を最大限まで引き出すことができる。
また、プリンタ４のデータ制御をDMAバス３で行うよ
うにしてるいので、I/Oプロセッサ11の負担を削減する
ことができ、データ転送量が規定以下になることがな
い。
うにしてるいので、I/Oプロセッサ11の負担を削減する
ことができ、データ転送量が規定以下になることがな
い。
［発明の効果］ 以上説明してきたように、本発明によれば、I/Oプロ
セッサの負担を削減することができ、また、バスの性能
を最大限まで引き出すことができる。
セッサの負担を削減することができ、また、バスの性能
を最大限まで引き出すことができる。
第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す図、 第３図はI/Oコントローラの構成図、 第４図はプリンタ制御回路の構成図である。 図中、 １……I/Oコントローラ、 ２……I/Oバス、 ３……DMAバス、 ４……プリンタ、 ５……内部バッファメモリ、 ６……I/Oバス制御回路、 ７……DMA制御回路、 8A,8B,10,13……ドライバ、 ９……ファーストインファーストアウトバッファメモ
リ、 11……I/Oプロセッサ、 12……ローカルバス、 14……プリンタ制御回路、 15……FIFO制御回路、 16……割込み制御回路、 17……内部レジスタ群、 18……DMA制御回路。
リ、 11……I/Oプロセッサ、 12……ローカルバス、 14……プリンタ制御回路、 15……FIFO制御回路、 16……割込み制御回路、 17……内部レジスタ群、 18……DMA制御回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−100653（ＪＰ，Ａ) 特開 昭63−163657（ＪＰ，Ａ) 特開 昭64−55668（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 3/12 G06F 13/28 - 13/36
Claims (1)
- 【請求項１】I/Oバス（２）とDMAバス（３）を制御する
I/Oコントローラ（１）と、該I/Oコントローラ（１）と
プリンタ（４）との間にDMAバス（３）を介して設けら
れるファーストインファーストアウト（FIFO）バッファ
メモリ（９）と、該ファーストインファーストアウト
（FIFO）バッファメモリ（９）のデータ量を検出してプ
リンタ制御、FIFO制御、DMA制御および割込み制御を行
うプリンタ制御回路（14）と、割込み信号により前記I/
Oコントローラ（１）を制御するI/Oプロセッサ（11）を
備え、 前記FIFOバッファメモリ（９）の中のデータ量が規定量
になったことをプリンタ制御回路（14）で検出し、割込
み信号をI/Oプロセッサ（11）に送り、I/Oプロセッサ
（11）はI/Oコントローラ（１）を制御して次のDMA起動
をかけ、FIFOバッファメモリ（９）にプリンタ送出デー
タを送出することを特徴とするプリンタ送出データの制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325051A JP2786742B2 (ja) | 1990-11-27 | 1990-11-27 | プリンタ送出データの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325051A JP2786742B2 (ja) | 1990-11-27 | 1990-11-27 | プリンタ送出データの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192028A JPH04192028A (ja) | 1992-07-10 |
| JP2786742B2 true JP2786742B2 (ja) | 1998-08-13 |
Family
ID=18172603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325051A Expired - Fee Related JP2786742B2 (ja) | 1990-11-27 | 1990-11-27 | プリンタ送出データの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786742B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2051483A1 (en) * | 2007-10-16 | 2009-04-22 | Ricoh Company, Ltd. | Condition dependent data maintenance system for a plurality of functional entities |
-
1990
- 1990-11-27 JP JP2325051A patent/JP2786742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192028A (ja) | 1992-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
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