JPH0496828A - 多重絶対アドレス空間構成方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ソフトウェアに対して複数の絶対アドレス空
間を与える方法および仮想計算機システムにおけるゲス
トの主記憶の動的な再構成装置に関する。

［従来の技術］ １台のコンピュータの資源を一元的に管理していたので
は、利用者を増加させることは不可能であるため、資源
を細分化して再構成する方法（仮想計算機システム）が
考えられた。これは、１台の実計算機上で、複数台の論
理的な計算機である仮想計算機（以下、Ｖ　Ｎ＋　）を
同時に動作させることかできるようにしたものである。

このシステムの利用か盛んになってくると、昼間と夜間
で運用するＶＭの種類や台数を変えることも行われてい
る。

このような場合には、昼間に使用するが夜間には使用し
ないＶＭが専有する計算機前ｒＡ（例えば、主Ｍ己憶う
を、夜間には池のＶＭに与えて、翌１」には再び元に戻
すようにして、資源の有効利用を図ることが考えられる
。このように、仮想計算機の主記憶を動的に再構成する
方式は、例えば、特開昭６４−１７１２８号公報に記載
されたｒ仮想計算機ドメイン領域動的配置方式式に開示
されている。

上記公報に記載の方式では、（ａ＞ホストが論理的にＣ
ＰＵを停止し、（ｂ）ホストが入出ツノ装置を停正し、
（ｃ）ホストがメモリの内容を移送し、（ｄ　）ＣＰ　
Ｕがメモリにアクセスする際に、そのアドレス値の正当
性をチエツクするレジスタと、チャネルがメモリにアク
セスする際に、そのアドレス値の正当性をチエツクする
レジスタの各内容をホストが変更する、という４段階の
処理を行うことにより、仮想計算機の主記憶を動的に再
構成している。しかしながう、上記公報には、北記（ｂ
）入出力装置を停止する具体的方法については、何も記
載されていない。

一方、仮想計算機の主記憶として、ホスト実計算機の主
記憶の連続領域を与える方式（常駐ＶＭ方式）がある。

この方式の仮想計算機では、主記憶へのアクセスの際に
は、命令プロセッサが指定されたアドレスに、そのＶＭ
に与えられた連続領域のアドレス変位を加算してアクセ
スする。また、そのＯ３（オペレーティングシステム）
が作成したチャネルプログラムの実行の際にも、入出カ
プロセッサがアドレス変位を加算しながらチャネルコマ
ンド語（ＣＣＷ）にアクセスし、さらにＣＣＷのデータ
アドレスにアドレス変位を加えながらチャネルプログラ
ムを実行する。すなわち、第１４図に示すように、例え
ば、実計算機の主記憶に対して、Ｏアドレスからαの容
量をＶＭＩに、その最終アドレスからβの容量を７Ｍ２
に、その最終アドレスからγの容量をＶＭ３に、その最
終アドレスからδの容量をＶＭ４に、それぞれ割り当て
て、常駐ＶＭとした場合には、主記憶のＶＭＩの領域に
アクセスする際には、与えられたアドレスをそのまま使
用することができるが、７Ｍ２の領域にアクセスする際
には、アドレス変位αを加算したアドレスでアクセスす
る必要があり、ＶＭ３の領域にアクセスする際には、ア
ドレス変位（α＋β）を加算したアトしスでアクセスす
る必要があり、ＶＭ４の領域にアクセスする際には、ア
ドレス変位（α＋β＋γ）を加算したアドレスでアクセ
スする必要がある。

また、従来より、Ｏ３が認識する絶対アドレスと、それ
に対応する主記憶装置の物理的な実体との対応を与える
ため、浮動アドレスレジスタが設けられている。この浮
動アドレスレジスタは、主記憶の構成単位毎に設けられ
ており、各々に対応する主記憶装置のユニット番号（物
理的な実体）が格納されている。この対応する主記憶装
置のユニット番号を変更することにより、同一の絶対ア
ドレスに対して異なる物理的な実体を対応付けることが
できる。

［発明が解決しようとする課題］ いま、常駐ＶＭ方式で実現される仮想計算機に対して、
その主記憶を動作に再構成する場合を考える。例えば、
前述のように、夜間に使用しないＶＭの専有する主記憶
領域を、夜間には他のＶＭのために与え、翌日の朝には
再び元に戻す運用形状をとる場合がある。ここで、動的
再構成とは、〜′Ｍ上のＯ８の再ＩＰＬを必要としない
ことを意味する。

例えば、ホスト主記憶上にアドレスの下位部かうＫＩＡ
　ニ、常駐ＶＭであるＶＭｌ、７Ｍ２．ＶＭ３が存在す
るものとする。ここで、Ｖ　Ｍ　３が運用を終了したの
で、その空き領域をＶＭＩに追加して与えようとすると
、このＶＭ３の領域はＶＭＩの領域に隣接していないた
め、直ちにＶＭＩに与えることができない。何故ならば
、常駐ＶＭ方式では、その主記憶はホスト主記憶上の連
続領域で与えなければならないからである。従って、先
ず７Ｍ２をｖＮ４３の領域に移動することにより、ＶＭ
ｌに隣接した部分に空き領域を作成する。ただし、この
移動は、浮動アドレスレジスタの内容を変更することに
より可能であって、実際のメモリ間のデータの移動は不
要である。

また、７Ｍ２の移動に伴って、入出カプロセッサに登録
されているそのＶＭのアドレス変位の変更も必要となる
。しかし、この移動の最中に、７Ｍ２が入出力処理に伴
うデータ転送を行っている可能性もあるので、データ転
送を矛盾なく実行するためには、このアドレス変位の変
更を浮動アドレスレジスタの内容の変更と同期して行う
必要がある。ところが、浮動アドレスレジスタの変更に
は、かなりの時間を要するため、同期変更の実現は極め
て難かしい。

さらに、前述の公報では、ＶＭＩの全体をＶＭ３があっ
た領域に移動する方式が示されているが、この場合にも
前述と同じように、浮動アドレスレジスタの内容変更と
同期した変更が難かしいという問題がある。

本発明の目的は、このような従来の課題を解決し、絶対
アドレス空間上での仮想計算機の主記憶領域の移動を行
わずに、仮想計算機の主記憶を動力に再構成することが
できるような多重枚対アドレス空間構成方法および装置
を提供することにある ［課頌を解決するための手段］ 上記目的を達成するため、本発明の多重絶対アドレス空
間構成方法は、（イ）異なる絶対アドレス空間を各仮想
計算機に与えて、各仮想計算機が主記憶にアクセスする
際に、定数を加算せずに、指定されたアドレスでアクセ
スすることに特徴がある。また、（ロ）ホスト計算機が
各仮想計算機に対して異なる絶対アドレス空間を与える
ため、各仮想計算機が走行する際に、仮想計算機に関す
る情報を格納する主記憶内の領域、該仮想計算機が専有
する装置に対応するサブチャネルにそれぞれ仮想計算機
に与えられた絶対アドレス空間の番号を設定することに
も特徴がある。また、（ハ）入出力起動命令のオペラン
ドを用いて、オペレーティングシステムが入出力の際に
使用する絶対アドレス空間を指定することにも特徴があ
る。さらに（ニ）入出力命令が指定するチャネルコマン
ド語（ＣＣＷ）を用いて、オペレーティングシステムが
入出力の際に使用する絶対アドレス空間を指定すること
にも特徴がある。

本発明の多重絶対アドレス空間構成装置は、（ホ）複数
の絶対アドレス空間をオペレーティングシステムに与え
る手段として、絶対アドレスと主記憶装置の物理的な実
体との対応を与える手段を、絶対アドレス空間対応に具
備することに特徴がある。また、（へ）絶対アドレスと
主記憶装置の物理的な実体との対応を与える手段は、絶
対アドレスの空間番号、該空間番号か有効であることを
示す有効ビット、および空間番号に対応する主記憶ユニ
ット番号を１組として登録する浮動アドレスレジスタで
あることにも特徴がある。また、（ト）絶対アドレスと
主記憶装置の物理的な実体との対応を与える手段の内容
を変更するために、ＳＶＰコール命令の一部で指定され
る汎用レジスタと、汎用レジスタの内容である制御テー
ブルとにより、変更する絶対アドレス空間番号と絶対ア
ドレス空間番号に対応する主記憶装置の構成単位（主記
憶エレメント）の番号と主記憶装置の物理的な実体（主
記憶ユニット）の番号を指定することにも特徴かある。

また、（チ）オペレーティングシステムが使用する絶対
アドレス空間を複数設定し、そのうちの１つを指定する
手段（制御レジスタ〕、およびア）・シス変換で使用す
るアドレス変換テーブルの存在する絶対アドレス空間を
指定する手段を具備する二とにも特徴がある。さらに、
（す）アドレス変換で使用するアドレス変換で使用する
アドレス変換テーブルの存在する絶対アドレス空間を指
定する手段と、絶対アドレス空間のアドレス変換テブル
にアクセスする手段と、アにレス変換テーブルにアクセ
スして得られた変換結果を指定した絶対アドレス空間に
対応付ける手段とを有することにも特徴がある。

［作　　用］ 本発明においては、複数の絶対アドレス空間を与えるた
めに、浮動アドレスレジスタ内に絶対アドレス空間の識
別子を持たせ、各絶対アドレス空間対応に浮動アドレス
レジスタを備える。浮動アドレスレジスタは、計算機上
のＯ８が認識する絶対アトシスと主記憶装置の物理的な
実体との対応関係を示すので、これを絶対アドレス空間
対応に設ける。しかし、必ずしも浮動アドレスレジスタ
である必要はなく、＃ｉ！対アドレスと主記憶装置の物
理的な実体との対しＬ−を与λるものか他にあれば、そ
れを用いても差し支えない。

ホストコンピュータか、これらの絶対アトしス空間を各
仮想計算機に割り当てて使用する場合には、Ｓ　シａｔ
ｅ　　Ｄｅｓｃｒｉｐ＋、１ｏｎ（Ｓ　Ｄ）に割り当て
られた絶対アドレス空間の識別子を設定し、その仮想計
算機をディスパッチする二とにより、仮想計算機はそれ
ぞれ独立した絶対アドレス空間を使用することができる
。このホストコシピユータは、ソフトウェアで実現され
る制御プログラムｆつまり、仮想計算機モニタ）でもよ
いし、またハードウェアでも勿論よい。仮想計算機の命
令プロセッサから主記憶装置にアクセスする場合には、
全て絶対アドレス空間識別子を伴って行つ。さらに、入
出力の際にも、サブチャネルに使用する絶対アトしス空
間の番号を設定することにより、入出カプロセッサから
主記憶装置へアクセスする場合には、全て絶対アドレス
空間識別子を伴って行う。

これにより、ある仮想計算機の主記憶領域の再構成を行
う場合、浮動アドレスレジスタの絶対アドレスと主記憶
装置の物理的な実体との対応を変更するだけでよく、他
の仮想計算機の領域を絶対アドレス上で移動させる必要
はない。

一方、複数の絶対アドレス空間をヘアマシン上のＯ８が
使用する場合には、使用する絶対アドレス空間を制御レ
ジスタで指定し、アドレス変換で使用するアドレス変換
テーブルの存在する絶対アドレス空間を制御レジスタで
指定する。アドレス変換の際には、指定された絶対アド
レス空間のアドレス変換テーブルにアクセスし、アドレ
ス変換の結果を指定された絶対アドレス空間に対応付け
る。これにより、入出力の際に使用する絶対アドレス空
間を入出力起動命令のオペランドである動作要求ブロッ
ク（○ＲＩ３）や、入出力起動命令が指定するチャネル
コマンドｉ（ｃｃｗ）で指定可能とすることにより、命
令プロセッサや入出カプロセッサからの主記憶アクセス
も絶対アドレス空間番号を伴って行う。

［実施例］ 以下、本発明の実施例を、図面により詳細に説明する。

第１４図は、本発明の動作原理を示す説明図である。

本発明においては、複数の絶対アトしス空間を与えるも
ので、そのために各絶対アトしス空間対応に浮動アドレ
スレジスタを備える。このように、各仮想計算機にそれ
ぞれ独立した絶対アドレス空間を与えれば、複数のＶ　
＝　ＲＶ　ｈ＋を実現することができる。すなわち、第
１４図に示すように、主記憶装置（〜１ＳＵ）の実アド
レスをアトしスの小さい方から順に、容量αをＶＭＩに
、容量βを〜′〜１２に、容量γをＶＭ３に、容量δを
Ｖ　Ｍ　４に、それぞれ割り当てた場合、本発明では、
＼’Ｍｌ、ＶＭ２．ＶＭ３．ＶＭ４対応ニソレぞｉＭ対
７ＦＬス空間を与えているので、各Ｖ　Ｎｌの先頭アド
レスはＯ番地となる。従って、それぞれの記憶領域をア
クセスする際には、従来のようにそれぞれ加算したアト
し・スでアクセスする必要がなく、そのままのアドレス
でアクセスする二とができる。

一方、複数の絶対アドレス空間をヘアマシン十のＯＳが
使用する場合には、使用する絶対アドレス空間を制御レ
ジスタで指定し、アドレス変換で使用する７Ｆ゛レス変
換テーブルの存在する絶対アドレス空間を制御レジスタ
で指定する３７トレス変換の際には、指定された絶対ア
ドレス空間のアドレス変換テーブルにアクセスし、アド
レス変換の結果を指定された絶対アドレス空間に対応付
ける。これにより、入出力の際に使用する絶対アドレス
空間を入出力起動命令のオベラシ［・である動作要求ブ
ロツク（ＯＲＢ）や、入出力起動命令が指定するチャ２
・ルコマシト語（ＣＣ〜１て指定可能とすることにより
、命令プロセッサや入出カプロセッサからの１：記憶ア
クセスも絶対アトしス空間番号をイ゛トっで？テう。

従来の方法では、仮想、計算機のうち、領域３を領域よ
に割り当てる場合、主記憶の絶対アドレスでは、領域１
と領域３とが隣接していないため、動的再構成を行うこ
とかできない。そこで、領域２の主記憶領域をγ＋βた
け移動ヒて、領域１の隣接する領域を空きにした後、領
域３をそこに移して再構成する。これにより、ゲストの
主記憶が増加するように再構成することが可能になる。

本発明の方法で、ゲストの主記憶の隣接する領域を再構
成する場合には、領域２を領域ｌに割り当てるため、全
く領域を移動せずに行うことができる。すなわち、主記
憶の絶対アドレスγからγ十ａまての領域ｌに、γ＋β
までの領域２を加えて、領域１にすればよい。

また、本発明の方法で、ゲストの主記憶に遠隔領域を再
構成する場合には、領域ｌの隣接領域が領域２であって
も、領域１の５２憶領域を増設するため、遠隔の空き領
域を増設領域とする。主記憶の実アドレス」−では、領
域１はγ〜γ＋αの領域を割り当てられて０るが、独立
した絶対アドレスＯ〜ａの領域であるため、増設する際
には、空き領域のδ〜δ十β−αをそのまま領域ｌに登
録する二とにより、α−βの絶対アトしスで使用するこ
とができる。

第１図は、本発明の一実施例を示す計算機システムの全
体構成図である。

本発明の計算機システムは、命令プロセッサ（ＩＰ）１
０００．システム制御装置（ＳＣ）２０００、主記憶装
置（ＭＳ）３０００、拡張記憶装置（ＥＳ）４０００、
入出カプロセッサ（■○Ｐ）４１００、入出力制御装置
（１０Ｃ）４２００、オヨび入出力装置（１０）４３０
０から構成される。これらの各装置は、図では１台ずつ
しか示していないが、実際には複数台が存在している。

第２図は、第１図における命令プロセッサの要部構成図
である６ 命令プロセッサ１０００には、主記憶装置３０００から
読み出された命令が格納される命令レジスタ１０２０、
その命令をデコードするための命令デコーダ１０２２、
命令を実行するための命令実行回路１ｏ２４、アドレス
を生成するアドレス生成回路１０２６が設けられる。ア
ドレス生成回路１０２６においては、仮想アドレスから
実アドレスへのアドレス変換や、実アドレスから絶対ア
ドレスへのプリフィクス変換が行われる。

また、第２図の左側に示すように、各種レジスタとして
、ゲストの仮想計算機の実行モードを示すゲスト実行モ
ードピット（ＩＥモードビット）ｌ○０２、ホストに対
応するホストプログラムステタスワード（Ｐ　ＳＷ）　
ｌ　ＯＯ４、ホスト計算機に対して制御すべき絶対アド
レス空間の番号とＡＴＴ空間番号を示すホスト制御レジ
スタ（ホストＣＲ）１００６、ホストの記憶領域中のＯ
８等の制御プログラムが格納されているアドレス領域を
示すホストプリフィクスレジスタ＋００８、ゲストに対
応するケストプログラムスデータスワート（ゲストＰＳ
Ｗ）１０１０、ゲストの仮想計算機を制御する絶対アド
レス空間を示すゲスト制御レジスタ（ゲストＣＲ）１０
１２、およびゲストの記憶領域中のＯ８等が格納されて
いるアドレス領域を示すゲストプリフィクスレジスタ１
０１４か設けられる。なお、ホスト制御レジスタ１００
６には、絶対アドレス空間番号を指定する空間番号レジ
スタ１０６０と、アトしス変換において使用するアドレ
ス変換テーブルか存在する絶対アドレス空間を指定する
ＡＴＴ空間番号レジスタ１０６２とが含まれている。当
然のことながし、空間番号レジスタ１０６ｏおよびＡＴ
Ｔ空間番号レジスタ＋０６２は、プログラムから上記空
間番号とＡＴＴ空間番号に変更することか可能である。

アドレス変換の際には、アドレス生成回路１０２６にお
いて、ＡＴＴ空間番号レジスタ１０６２で指定された絶
対アドレス空間に存在するアトしス変換テーブルを使用
して、アドレス変換が行われる。

さらに、各レジスタの最下段には、絶対アドレス空間指
定レジスタ１０１６が設けられている。

そして、信号線１０５６には、ホスト制御レジスタ１ｏ
０６のうちの空間番号１０６０が出力される。ＡＮＤゲ
ート＋０５０および１０５２．ならびにＯＲゲートｌ○
５４の動作により、ＩＥモードビットｌ　００２が１′
のときには、信号線１５０４に絶対アドレス空間指定レ
ジスタ１０１６の内容が出力され、ＩＥモードビットｌ
　００２か“０′のときには、信号線１５０４にホスト
制御レジスタの絶対アドレス空間を指定する内容が出力
される。なお、第２図では１．八人Ｄケート１０５０、
］Ｏ０２およびＯＲゲート１０５４が１ビット分しか示
されていないが、実際には、絶対アドレス空間を指定す
るピッ［・数の分たけ設けられる。そして、信号線１５
０４を介して、指定された絶対アドレス空間の番号がシ
ステム制御装置（ＳＣ）２０００に伝達される。また、
信号線１５０６を介して、アドレス生成回路１ｏ２６で
生成されたアドレス値が、同じくシステム制御装置（Ｓ
Ｃ）２０００に伝達される 第３図は、本発明に関連のある５Ｄ（ＳｔａｔｅＤｅｓ
ｃｒｉｐｔｉ○ｎ）領域の内容を示す図である。

いま、ゲスト実行モード（ｉ＋ニモード」に移るための
５ＩＥ（Ｓｔａｒｔ　　Ｉｎｔｅｒｐｒｅｔｉｖｅ　　
Ｅｘｅｃｕｔｉｏｎ）命令が発行されたとする。ＳＩＥ
命令は、主記憶装置上のゲストに関する情報を格納する
領域であるＳ　Ｄ（Ｓシａｔｅ　　Ｄｅｓｃｒｉｐｔｉ
ａｎ）　ｌ　２００をオペランドとして持っている。

第３図の５Ｄ１２００において、ＰＳＷ１２０２はゲス
トのＰＳＷを格納する領域であり、制御レジスタ１２０
４はゲストの制御レジスタを格納する領域であり、また
、プリフィクスレジスタ１２０６はゲストのプリフィク
スレジスタを格納する領域である。本発明においては、
これらの他に、空間番号（４へＳ：’＜０）１２０８の
領域がある。空間番号領域ｊ２０８は、ゲストに対して
与える絶対アにレス空間の番号を格納する領域である。

ＳＩＥ命令が発行されると、第２図の命令実行回路１０
２４によりＩＥモードビット１００２にはゲスト走行中
を示すｌ゛が設定され、ホストＰＳＷＩＯ０４、ホスト
ＣＲ１００６、ホストプリフィクスレジスタ１００８に
は、それぞれホストのＰＳＷ、制御レジスタおよびプリ
フィクスレジスタの内容がセットされる。また、ゲスト
ＰＳ〜’１’　ｌ　Ｏｌ○、ゲストＣＲＩＯ１２、ゲス
トプリフィクスレジスタ１０１４、および絶対アドレス
空間指定レジスタ１０１６には、それぞれＳ　Ｉ　Ｅ命
令のオベラニドて指定された５ＤＩ２００に格納されて
いるゲストのＰＳＷ１２０２、同じく制御レジスタｌ　
２０４、同じくプリフィクスレジスタ１２０６、および
空間番号１２０８の内容がセットされる。なお、５ＤＩ
２００に格納されている空間番号１２０８は、ＩＥモー
トの時にはそのゲストに与えられる絶対アドレス空間番
号がセットされるが、ＩＥモード以外のときにはＯがセ
ットされる。すなわち、ホストやベアマシン上で動作す
るＯ８には、絶対アドレス空間Ｏ（空間番号Ｏ）が与え
られる。

第４図は、第１図のシステム制御装置中に設けられる浮
動アドレスレジスタの構成図である。

システム制御装置２０００に内蔵されているン１ａ７ド
レスレジスタ（ＦＡＲ）ｌ　３００は、Ｏ８が認識する
絶対アドレスと、それに対応する主記憶装置の物理的な
実体（主記憶ユニットＭＳＵ）との対応を与えるもので
あって、絶対アドレスの空間番号ビット〕３０２と、有
効ビットい’ａｌｉｄ）　ｌ　３０４と、主記憶ユニッ
ト番号１３０６とが、１組として格納される。これらの
組は、主記憶の構成尾位毎（例凡ば、１６＼ＩＢ毎）に
設けられる。この主記憶の構成単位を、以Ｆ、主記憶エ
レメントいＩＳＥ＋と呼ぶ。

第４図における主記憶ユニット（＼１Ｓし力番号１；３
００は、主記憶エレメントに対応する主記憶装置の物理
的な実体（主記憶ユニット）の番号が格納される。空間
番号ビット１３０２は、その浮動ア［・しスレジスタに
割り当てられた絶対７トレス空間番号を示している。本
発明においては、各絶対アトじス空間を〜’Ｍ毎に割り
当てているため、空間番号はすなわちＶ　ｋｌ　識別子
となる。この空間番号ビット１３ｏ２のフィールドに与
えられたビット数を＼とすると、２ＯＮ乗個の絶対アド
レス空間を実現することができる。なお、本実施例では
、浮動アドレスしジスタを用いて絶対アドレス空間を与
λているが、これはＯ８が計識する絶対７トレスと、そ
れに対応する主記憶装置の物理的な実体との対応を与え
るものであれば、それ以外のものでも差し支えない。

ところで、浮動アドレスレジスタ１３００は、（８）計
算機システムにおける１［記憶ユニット（：〜・１８し
）の数、または（ｂ）１つの絶対アドレス空間に存在す
る圭記憶工しメシトの数（すなわち、絶対７トレス空間
の大きさを、主記憶工しメントの大きさで割った数）と
、提供可能な絶対アドレス空間数の積の数たけ、システ
ム内に設けられる。

上記（ｂ）の場合において、各、７動アドレスレジスタ
の各フィールドの内容を設定する順序は、先ず、各絶対
アドレス空間に割り当てる主記憶装置の容量を指定する
。すなわち、各Ｖ〜１に割り当てる実記憶容量を指定す
る。たたし、この総和は、ｔｔ算機システムにおける１
−６Ｑ、憶ユニット（物理的な実体）の容量以干である
二とか必要である。この指定に従って、各絶対アトし・
ス空間に関する浮動アドレスレジスタｌ　３００の主記
憶エレメント（〜ｔｓＩ’））に対して主記憶ユニット
（＼４ＳＵ）を対応付けた後、それを主記憶ユニット番
号１３０６にセットし、ｖａｌｉｄビット＋３０４に　
ｌ　をセットする。

第５図は、第１図におけるシステム制御装置の要部構成
図である。

第５図のシステム制御装置（ＳＣ）２０００に対して、
ＩＰ（命令プロセッサ）、ＩＯＰ　（入出カプロセッサ
）から信号線１５０４を介して空間番号が、また信号線
１５０６を介して絶対アドレスが送られ、それぞれ選択
回路１５０２に入力する。

選択回路１５０２は、これらの空間番号と絶対アドレス
とから、対応するＭＳＥ　Ｃ主記憶エレメント）を選択
する。この選択回路】５０２の働きにより、主記憶アク
セスに対して１つの主記憶ユニット（ＭＳＵ）が対応付
けられる。そして、選択されたＭ　Ｓ　ＵのＭＳＵ番号
と信号線１５０６で通知される絶対アドレスを用いて主
記憶アクセス回路１５０８から信号線１５１０を介して
主記憶装置３０００にアクセス信号が送出される。

次に、浮動アドレスレジスタ＋３００の主記憶ユニット
番号フィールド１３０６の内容を変更するＭｏｄｉｆｙ
　　Ｍ　Ｓ　Ｅ命令について説明する。

第６図は、主記憶ユニット番号フィールドの内容を変更
する命令（Ｍｏｄｉｆｙ　　Ｍ　Ｓ　Ｅ　）の形式図で
ある。

Ｍ　ｏｄｉｆｙ　　ｋｌ　Ｓ　Ｅ命令は、３２ビツト長
で構成され、命令コード（ビット０−１５）とＲ１領域
（ビット２４〜２７）とＲ２領域（ビット２８〜３１）
とからなる。Ｒ１（１６０２）は、Ｓ　ｖ　Ｐ　：１ル
命令における汎用レジスタの内容のサブオペコード１６
０６を指定する。また、Ｒ２（１６０４）は、汎用レジ
スタの内容の制御テーブル１６１０の先頭アドレス］６
０８を指定する。これらサブオペコード＋６０６と、制
御テーブル先頭アドレス１６０８とは、いずれも３２ビ
ツト長である。

この制御テーブル１６１０により、対象となるＭＳＥ番
号や変更するＭ　Ｓ　Ｕ番号等が指定される。

この制御テーブル１６１０における制御テーブル長１６
１２は、この制御テーブルの大きさ（ここでは、（ＯＦ
）、）を指定し、空間番号１６２Ｑは、変更する絶対ア
ドレス空間番号（つまり、ＶＮｌの識別子）を指定し、
Ｍ　Ｓ　Ｅ番号１６１６は、ｉ’、ｌ　Ｓ　Ｌ番号を変
更する：〜ＩｓＨの番号を指定し、Ｎｌ５Ｕ番号１６１
８は、変更する＼１ＳＵの番号を指定する。そして、リ
ターンコート１６１４は、この命令を実行した結果を報
告する。

第７タｌは、本発明における仮想計算機システムにおい
て、各仮想計算機（ＶＭ）に異なる絶対アドレス空間を
与える場合のホスト計算機の処理フロチャートである。

なお、このホストは、ソフトウェアによるプログラム（
つまり、仮想計算機モニタ）でもよく、またハードウェ
アにより実現されるものでもよい。

先ず、ホストでの各ＶＮＩの開始処理では、使用されて
いない絶対アドレス空間の有無を調べ（ステップ＋７０
２）、なければｖＮ１開始処理を終了する（ステップ１
７０４）。あれば、その中で最も若い番号の絶対アドレ
ス空間をその〜゛Ｍに割り当てる（ステップ１７０６）
。たたし、絶対アドレス空間番号Ｏは、ホスト自身が使
用する。そして、ｖ　Ｎ４のディスパッチ処理において
、第３図に示す〜’Ｍの５ＤＩ２００中の空間番号１２
０８ｉ：与えられた絶対アドレス空間の番号をセットし
て（ステップ１７０８）、次にＰＳＷ、制御レジスタ等
のそのセの情報を５ＤＩ２００にセットしくステップ１
７１０）、ＳＩＥ命令を発行する（ステップ］　７１２
）。

第８図は、＼＼１か使用する絶対アトしス空間の空間番
号をサブチャマ、ルに登録するＳ・＼８人０命令の形式
図である。

Ｓ　Ａ　Ｓ＼Ｏ命令（Ｓｅｔ、　　、＼ｄｄｒｅｓｓ　
　Ｓ　ｐａｎｔ：　　＼（）命令）は、ｖＮｌが使用す
る空間番号（Ｘ＼１識別了−）をサブチャネルに登録す
る命令であって、４８ビツト長からなる。この命令は、
汎用レジスタ１（ＧＲｌ）のビット１６か１ら３１て指
定されたサブチャネルに、第２オベラシ［・７トしス（
＝（Ｂ２）＋　（Ｄ　２　））で指定された空間番号が
Ｅ、送される５、この命令により空間番号が設定される
前の状態では、各サブチャλ、ルの空間番号はＯが設定
されている。この命令で、空間番号をサブチャネルに登
録する二とにより、入出カプロセンサが主記憶にアクセ
スする際に使用する絶対アドレス空間の空間番号を特定
することができる。つまり、入出カプロセッサがチャネ
ルプログラムを実行する際に入出カプロセッサは入出力
命弔で指定されたサブチャネルに設定されている絶対ア
ドレス空間番号を用いて主記憶上のチャネルプログラム
にアクセスし、さらにチャネルコマンドＭ（ＣＣＷ）が
指定するデータへのアクセスの際にも、この絶対アドレ
ス空間番号を用いてアクセスする。

第９図および第１０図は、Ｖ〜１の主記憶の動的再構成
を行う前および後の状態図である。

計算機システム上のＶＭの主記憶に対し、再構成要求が
発生する前の状態では、絶対アドレス空間、浮動アドレ
スレジスタ、およびＭ　Ｓ　Ｕの内容が、第９図に示す
ような状態であったとする。

絶対アドレス空間１，２，３．４には、それぞれＶＭＩ
、ＶＭ２．ＶＭ３．ＶＭ４が割り当てられている。Ｍ　
Ｓ　Ｈの大きさを１６ＭＢとすると、Ｖ　Ｍ　１．　ｉ
：は６４ＭＢ、ＶＭ２１］；！３２ＮＩＢ、ＶＭ１３に
は４８ＭＢ、ＶＭ４には３２ＭＢがそれぞれ与えられて
いる。Ｍ　Ｓ　Ｕと乙ては、番号Ｏ〜１０が割り当てら
れている。浮動アドレスレジスタ（ＦＡＲ）には、前述
のように、空間番号、Ｍ　Ｓ　Ｅ番号、ＭＳＵ番号、Ｖ
ａｌｉｃｌが、〜４ＳＥ毎に組で格納されている。

いま、ＶＭ４の運用が終了して、ＶＭ４が使用していた
主記憶をＶＭ２に使用させる場合を考える。このときに
は、Ｍｏｄｉｆｙ　　Ｍ　Ｓ　Ｅ命令をホストが発行す
ることにより、ＶＭ２が使用していたＭＳＥ番号０．Ｉ
に連続して、空間番号２のＮｉ　ＳＦ３および３のＦＡ
ＲのＶａｌｉｄビットをｉ’　にし、ｖＮｉ４が使用し
ていたＭ　Ｓ　Ｅ番号、つまり空間番号４のＭＳＥＯお
よび１のＦＡＲのＶａｌｉｄビットを　０′にする。こ
の再構成の後の状態が第１０図である。第１０図では、
既にＶ　Ｍ４の動作は終了しているため、絶対アドレス
空間４は割り当てられていない。そして、ＦＡＲの空間
番号２（７）ＭＳＥ２，３ｉ：はＭＳＵ９，１０が割り
当テラれ、それぞれＶａｌｉｄに′ｌ′がセットされて
いる。

一方、ＦＡＲの空間番号４のＭＳＥＯ，ｌに対応するＶ
ａｌｉｄには　○”がセットされ、無効となっている。

第１１図は、入出力起動命令であるＳ　Ｓ　Ｃ１，＋命
令の形式図である。

サブチャネルにおける入出力起動命令（ＳｔａｒｔＳ　
ｕｂｃｎｎｎｃ　Ｉ命令）は、第１１図（二段に示すよ
つに３２ビツト長からなる。また、汎用レジスタ１（Ｇ
ＲＩ）の一部ｔこは、サブチャフ・非番号が格納されて
いる。Ｓ　Ｓ　ＣＨ命令は、ン凡用レジスタ］　　（Ｇ
１’Ｘ　＋　、’ｌのビット１６が１っ３１まての内容
でサブチャイ、ルを指定し、第２オペランドが示す主記
憶Ｊ−の領域（（Ｂ２）＋（Ｄ２））の動作要求ブロッ
ク（ＯＲＢ）１８００を指定したサブチャスルに転送す
る。

第；２図は、主記憶に格納されている動作要求プ０７り
（ＯＲＢ）のフォ〜マノトレ；である。

ＣＲＴ３は、第１２図に示すように、人、’ｆｆ、力の
実行に必要な各種の情報で構成されている。二の中の空
間番Ｑ！９０２で、入出力動作において使用する絶対ア
ドレス空間を指定する。二の空間番号１８０２の指定が
なかった場合には、ホストが使用するＱが仮定される。

なお、ＯＲＢ１８００には、割込みパラメータ、サブチ
ャネルキー、およびチャネルプログラムアドレスが格納
されている。

第１３図は、主記憶に格納されているチャネルコマシト
語（ＣＣＷ）のフォーマツｉ・図である。

ＣＣへ〜１８１０においては、ＣＣＷの動作で使用する
絶対アドレス空間を空間番号１８１２にょ＋）指定する
。この空間番号］８０２の指定がない場合には、ホスト
が使用するＯが仮定される。

連のＣＣ込°チェイシにおいて、各ｃｃｗて空間番号１
８１２を変更することにより、異なる絶対アトし・ス空
間を使用することかり能である。また、先に述へたＣＲ
Ｂて指定した空間番号＋８０２とＣ（”　Ｗて指定した
空間番′＋１８＋：ｚとが異なった場合には、（−ＣＩ
Ｖ〜で指定した空間番号１８１２が便先される。

二のよつに、本実施例においては、仮想ｇｆ算機毎に異
なる絶対アドレス空間が与えられるので、全ての仮想計
算機がＶｚＲＶλ１となり、アクセスの際に加算される
定数、つまり常駐ＶＭに対するアトしス定数が不要とな
る。

［発明の効果］ 以上説明したように、本発明によれば、仮想計算機の主
記憶の動的な再構成を行う場合に、仮想計算機毎に異な
る絶対アドレス空間が与えられるので、再構成に関係し
ない仮想計算機の記憶領域を絶対アドレス空間上で移動
しなくてもよい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す計算機システムのブロ
ック構成図、第２図は第１図における命令プロセッサの
構成図、第３図は第１図の主記憶上に格納されているＳ
　ｔａｔｅ　　Ｄｅｓｃｒｉｐｔｚｏｎのフオマット図
、第４図は第１図のシステム制御装置内の浮動アドレス
レジスタの構成図、第５図は第１図におけるシステム制
御装置の要部構成図、第６図は第４図の浮動アドレスレ
ジスタの主記憶ユニット番号の内容を変更する命令の説
明図、第７図は各仮セ、計算機に異なる絶対アドレス空
間を与えるためのホストの処理フローチャート、第８図
は仮想計算機が使用する絶対アドレス空間番号をサブチ
ャネルに登録する命令の説明図、第９図および第１０図
は仮想ｉイ算機の主記憶の再構成のボｊ後の浮動アドレ
スレジスタの状態を示す図、第１１図は入出力起動命令
の説明図、第１２図は入出力起動命令のオペランドであ
る動作要求ブロックの説明図、第１３図は主記憶に格納
されているチャネルコマンド語の説明図、第１４図は主
記憶構成単位（ＮＩＳＥ）および絶対アドレス空間の関
係を示す図である。 １０００　　命令プロでツサ、１００２．１Ｅモトビツ
ト、１００４　ホストＰＳ〜、１ｏ０６ホスト制御レジ
スタ、１００８：ホストプリフィクスレジスタ、１０１
０；ゲストＰ　Ｓ　Ｗ、１０ｊ２、ゲスト制御レジスタ
、１０１４＋ゲストプリフイクスレジスタ、１０１６　
　絶対アドレス空間指定レジスタ、１０２０　命令レジ
スタ、１０２２　命令デコーダ、１０２４　命令実行回
路、０２６　　アドレス生成回路、ｌ　２００　：　５
Ｄ３００　　浮動アトしスレシスタ、１６１０　制御テ
ーブル、＋８００　　動作要求ブロック（○ＲＦ３）１
８１０　チャネルコマンド語（ＣＣＷ）、２（１００命
令プロセッサ、２０００　　システム潜Ｊ御２置、３０
００　：主記憶装置、４０００　：拡張記憶装置、４１
ｔＪＯ入出カプロセッサ、４２００６１＋１ 工 入出力制御装置、４３００　　入出力装置。 第 図 図 二 二〇〇 −一日 第 図 ビット０ ２４ζ２８３１ 第 図 第 ■ 図 第 ソ 第 図 チャネルコマンド語（ＣＣＷ） 第 図

Claims (1)

1. 【特許請求の範囲】 １、１台の実計算機上で、絶対アドレス空間に対して複
   数の論理アドレス空間を割り当てることにより、それぞ
   れにオペレーティングシステムを有する複数台の仮想計
   算機を同時に動作させ、各仮想計算機が主記憶にアクセ
   スする際には、指定されたアドレスに定数を加算してア
   クセスするような仮想計算機システムにおいて、異なる
   絶対アドレス空間を各仮想計算機に与えて、各仮想計算
   機が主記憶にアクセスする際に、定数を加算せずに、指
   定されたアドレスでアクセスすることを特徴とする多重
   絶対アドレス空間構成方法。 ２、１台の実計算機（ホスト計算機）上で、複数台の仮
   想計算機を同時に動作させる仮想計算機システムにおい
   て、上記ホスト計算機が各仮想計算機に対して異なる絶
   対アドレス空間を与えるため、各仮想計算機が走行する
   際に、該仮想計算機に関する情報を格納する主記憶内の
   領域、該仮想計算機が専有する装置に対応するサブチャ
   ネルに、それぞれ該仮想計算機に与えられた絶対アドレ
   ス空間の番号を設定することを特徴とする多重絶対アド
   レス空間構成方法。 ３、１台の実計算機上で、複数台の仮想計算機を同時に
   動作させる仮想計算機システムにおいて、絶対アドレス
   空間を各仮想計算機に与える手段として、絶対アドレス
   と主記憶装置の物理的な実体との対応を与える手段を、
   絶対アドレス空間対応に具備することを特徴とする多重
   絶対アドレス空間構成装置。 ４、請求項３に記載の絶対アドレス空間構成装置におい
   て、上記絶対アドレスと主記憶装置の物理的な実体との
   対応を与える手段は、絶対アドレスの空間番号、該空間
   番号が有効であることを示す有効ビット、および該空間
   番号に対応する主記憶ユニット番号を１組として登録す
   る浮動アドレスレジスタであることを特徴とする多重絶
   対アドレス空間構成装置。 ５、請求項３または４に記載の多重絶対アドレス空間構
   成装置において、上記絶対アドレスと主記憶装置の物理
   的な実体との対応を与える手段の内容を変更するために
   、ＳＶＰコール命令の一部で指定される汎用レジスタと
   、該汎用レジスタの内容である制御テーブルとにより、
   変更する絶対アドレス空間番号と該絶対アドレス空間番
   号に対応する主記憶装置の構成単位（主記憶エレメント
   ）の番号と主記憶装置の物理的な実体（主記憶ユニット
   ）の番号を指定することを特徴とする多重絶対アドレス
   空間構成装置。 ６、１台の実計算機上で、上記オペレーティングシステ
   ムが使用する絶対アドレス空間を複数設定し、そのうち
   の１つを指定する手段（制御レジスタ）、およびアドレ
   ス変換で使用するアドレス変換テーブルの存在する絶対
   アドレス空間を指定する手段を具備することを特徴とす
   る多重絶対アドレス空間構成装置。 ７、請求項６に記載の多重絶対アドレス空間構成装置に
   おいて、上記１台の実計算機は、アドレス変換で使用す
   るアドレス変換テーブルが存在する絶対アドレス空間を
   指定する手段と、該絶対アドレス空間のアドレス変換テ
   ーブルにアクセスする手段と、アドレス変換テーブルに
   アクセスして得られた変換結果を指定した絶対アドレス
   空間に対応付ける手段とを有することを特徴とする多重
   絶対アドレス空間構成装置。 ８、請求項６または７に記載の多重絶対アドレス空間構
   成装置における上記１台の実計算機は、入出力起動命令
   オペランドを用いて、上記オペレーティングシステムが
   入出力の際に使用する絶対アドレス空間を指定すること
   を特徴とする多重絶対アドレス空間構成方法。 ９、請求項６、７または８に記載の多重絶対アドレス空
   間構成装置における上記１台の実計算機は、入出力命令
   が指定するチャネルコマンド語（ＣＣＷ）を用いて、上
   記オペレーティングシステムが入出力の際に使用する絶
   対アドレス空間を指定することを特徴とする多重絶対ア
   ドレス空間構成方法。