JPS63269242A - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JPS63269242A JPS63269242A JP62103761A JP10376187A JPS63269242A JP S63269242 A JPS63269242 A JP S63269242A JP 62103761 A JP62103761 A JP 62103761A JP 10376187 A JP10376187 A JP 10376187A JP S63269242 A JPS63269242 A JP S63269242A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 58
- 239000000872 buffer Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 9
- 238000011094 buffer selection Methods 0.000 claims description 4
- 230000001419 dependent effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 16
- 238000006073 displacement reaction Methods 0.000 description 6
- 230000009466 transformation Effects 0.000 description 3
- 235000002595 Solanum tuberosum Nutrition 0.000 description 1
- 244000061456 Solanum tuberosum Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は空間に依存する空間別変換対を一または二以上
の空間毎別に変換牽引バッファ（以下ＴＬＢと称する）
に格納するとともに、空間に依存しない共通変換対を別
に格納しているため各ＴＬＢに格納できる容量が大きい
ので無効化の回数が減少するとともに、無効化を行う場
合には各ＴＬＢ毎に行えば良いので無効化の処理速度が
向上することになる。
の空間毎別に変換牽引バッファ（以下ＴＬＢと称する）
に格納するとともに、空間に依存しない共通変換対を別
に格納しているため各ＴＬＢに格納できる容量が大きい
ので無効化の回数が減少するとともに、無効化を行う場
合には各ＴＬＢ毎に行えば良いので無効化の処理速度が
向上することになる。
本発明はアドレス変換方式に係り、特にシステムに実装
された実記憶装置よりも大きな容量を有する仮想記憶装
置を得るため、実記憶装置をあたかも多重の仮想記憶空
間から成り立っているように仮想記憶装置の仮想アドレ
スを実記憶装置の実アドレスに空間毎に対応づけて変換
するアドレス変換方式に関する。
された実記憶装置よりも大きな容量を有する仮想記憶装
置を得るため、実記憶装置をあたかも多重の仮想記憶空
間から成り立っているように仮想記憶装置の仮想アドレ
スを実記憶装置の実アドレスに空間毎に対応づけて変換
するアドレス変換方式に関する。
従来、アドレス変換は主記憶装置内のテーブルを参照す
ることにより行われていたが変換に相当の時間がかかる
ことから実アドレスと仮想アドレスとの対応の一部をＴ
Ｌ Ｂ （ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄ
ｅ Ｂｕｆｆｅｒ 変換索引バッファ）に持たせ、求
める対応がその中にあれば主記憶装置内のテーブルを参
照することなく高速変換を行うようにしている。
ることにより行われていたが変換に相当の時間がかかる
ことから実アドレスと仮想アドレスとの対応の一部をＴ
Ｌ Ｂ （ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄ
ｅ Ｂｕｆｆｅｒ 変換索引バッファ）に持たせ、求
める対応がその中にあれば主記憶装置内のテーブルを参
照することなく高速変換を行うようにしている。
第８図はこのようなアドレス変換方式を示すものである
。本例は仮想アドレスと実アドレスとの対応を示す変換
対を格納するＴＬＢ５１、オペレーティング・システム
の指令により所定数のセグメントを含むセグメント・テ
ーブルの先頭アドレスを格納する制御レジスタ５２、当
該セグメント・テーブル先頭アドレスとそれに対応する
空間ＩＤとの対を格納するＳＴＯスタック５３、制御レ
ジスタ５２に格納されたセグメント・テーブル先頭アド
レスに対応する空間ＩＤを格納する空間ＩＤレジスタ５
４から構成されている。
。本例は仮想アドレスと実アドレスとの対応を示す変換
対を格納するＴＬＢ５１、オペレーティング・システム
の指令により所定数のセグメントを含むセグメント・テ
ーブルの先頭アドレスを格納する制御レジスタ５２、当
該セグメント・テーブル先頭アドレスとそれに対応する
空間ＩＤとの対を格納するＳＴＯスタック５３、制御レ
ジスタ５２に格納されたセグメント・テーブル先頭アド
レスに対応する空間ＩＤを格納する空間ＩＤレジスタ５
４から構成されている。
本例の作用を第９図に基づいて説明する。制御レジスタ
５２にセグメントテーブル先頭アドレス５ＴＯ−１が格
納されると、ＳＴＯスタック５３は当該５ＴＯ−１に対
応する空間ＩＤ−Ａを出力する。当該空間ＩＤ−Ａは空
間ＩＤレジスタ５４に格納される。
５２にセグメントテーブル先頭アドレス５ＴＯ−１が格
納されると、ＳＴＯスタック５３は当該５ＴＯ−１に対
応する空間ＩＤ−Ａを出力する。当該空間ＩＤ−Ａは空
間ＩＤレジスタ５４に格納される。
仮想アドレスはセグメント番号とページ番号と変位とに
より特定されるものである。ここで、ページとはアドレ
ス空間を固定長のブロックに分割した最小の単位であり
、その大きさは２キロバイト、または４キロバイトの大
きさを持つ。また、セグメントとは複数のページから成
る単位であり、仮想記憶の容量をページよりも大きな単
位に分割したものであり、その大きさは６４キロバイト
または１メガバイトである。
より特定されるものである。ここで、ページとはアドレ
ス空間を固定長のブロックに分割した最小の単位であり
、その大きさは２キロバイト、または４キロバイトの大
きさを持つ。また、セグメントとは複数のページから成
る単位であり、仮想記憶の容量をページよりも大きな単
位に分割したものであり、その大きさは６４キロバイト
または１メガバイトである。
今、仮想アドレスのセグメント番号及びページ番号をＶ
Ａ−２、変位をＰＡと表す。
Ａ−２、変位をＰＡと表す。
ＴＬＢ５１に格納されている変換対は空間ＩＤに基づい
て仮想アドレスと実アドレスとの対応関係を表わすもの
である。ＴＬＢ５１は空間ＩＤがＩＤ−Ａであり、仮想
アドレスがＶＡ−２であることから、実アドレスＲＡ−
２を出力する。
て仮想アドレスと実アドレスとの対応関係を表わすもの
である。ＴＬＢ５１は空間ＩＤがＩＤ−Ａであり、仮想
アドレスがＶＡ−２であることから、実アドレスＲＡ−
２を出力する。
ところで、従来のアドレス変換方式にあっては、第１０
図（ａ）に示すように制御レジスタ５２に５ＴＯ−３が
格納された場合にはＳＴＯスタック５３中に５ＴＯ−３
に対応する空間が存在する場合には、対応する空間ＩＤ
の２が空間ＩＤレジスタ５４に保持されることになり、
ＴＬＢ５１を検索することにより実アドレスを得ること
ができる。
図（ａ）に示すように制御レジスタ５２に５ＴＯ−３が
格納された場合にはＳＴＯスタック５３中に５ＴＯ−３
に対応する空間が存在する場合には、対応する空間ＩＤ
の２が空間ＩＤレジスタ５４に保持されることになり、
ＴＬＢ５１を検索することにより実アドレスを得ること
ができる。
しかし、次に制御レジスタ５２に５ＴＯ−４が格納され
た場合にはＳＴＯスタック５３中には５ＴＯ−４が存在
しないため、いずれかの空間に保持されているＳＴＯを
無効化して、代わりに５ＴＯ−４を格納する必要がある
。これは、仮想記憶は実記憶よりも大きな容量を持つた
めにすべての仮想アドレスが実アドレスと一対一に対応
しないからである。
た場合にはＳＴＯスタック５３中には５ＴＯ−４が存在
しないため、いずれかの空間に保持されているＳＴＯを
無効化して、代わりに５ＴＯ−４を格納する必要がある
。これは、仮想記憶は実記憶よりも大きな容量を持つた
めにすべての仮想アドレスが実アドレスと一対一に対応
しないからである。
そのため第１Ｏ図（ａ）でスタック・ポインタの示す空
間ＩＤが４である空間を無効化して新たに５ＴＯ−４を
格納する。
間ＩＤが４である空間を無効化して新たに５ＴＯ−４を
格納する。
この場合、ＴＬＢ５１の容量が小さいので各ＳＴＯ毎の
テーブルは余り多くのセグメント番号を含む変換対を登
録することができないため空間の数に対してＳＴＯの数
が増え、無効化の回数が増加し、またテーブルによるア
ドレス変換の回数も多くなり処理速度が低下するという
問題点を有していた。
テーブルは余り多くのセグメント番号を含む変換対を登
録することができないため空間の数に対してＳＴＯの数
が増え、無効化の回数が増加し、またテーブルによるア
ドレス変換の回数も多くなり処理速度が低下するという
問題点を有していた。
そこで、本発明は以上の問題点を解決するためになされ
たものであり、高速にアドレス変換を行うことができる
アドレス変換方式を提供することを目的としてなされた
ものである。
たものであり、高速にアドレス変換を行うことができる
アドレス変換方式を提供することを目的としてなされた
ものである。
以上の問題点を解決するため本発明は第１図に示すよう
に、システムに実装された実記憶装置よりも大きな容量
を有する仮想記憶装置を得るため実記憶装置をあたかも
多重の仮想記憶空間から成り立っているように仮想記憶
装置の仮想アドレスを空間別に実記憶装置の実アドレス
に変換するアドレス変換方式において、 前記空間に依存しない仮想アドレスと実アドレスとの対
応を示す共通変換対を格納する共通域用変換牽引バッフ
ァ２と、一または二以上の前記空間毎別に仮想アドレス
と実アドレスとの対応を示す空間別変換対を格納する空
間別変換牽引バッファ３１．・・・、３ｎと、仮想アド
レスが特定アドレスか否かを判別して、仮想アドレスが
特定アドレスである場合には共通域用変換牽引バッファ
２を選択し、仮想アドレスが特定アドレスでない場合に
は指定された空間に対応した空間別変換牽引バッファ３
１．・・・、３ｎのいずれかを選択する変換牽引バッフ
ァ選択手段１とを有するものである。
に、システムに実装された実記憶装置よりも大きな容量
を有する仮想記憶装置を得るため実記憶装置をあたかも
多重の仮想記憶空間から成り立っているように仮想記憶
装置の仮想アドレスを空間別に実記憶装置の実アドレス
に変換するアドレス変換方式において、 前記空間に依存しない仮想アドレスと実アドレスとの対
応を示す共通変換対を格納する共通域用変換牽引バッフ
ァ２と、一または二以上の前記空間毎別に仮想アドレス
と実アドレスとの対応を示す空間別変換対を格納する空
間別変換牽引バッファ３１．・・・、３ｎと、仮想アド
レスが特定アドレスか否かを判別して、仮想アドレスが
特定アドレスである場合には共通域用変換牽引バッファ
２を選択し、仮想アドレスが特定アドレスでない場合に
は指定された空間に対応した空間別変換牽引バッファ３
１．・・・、３ｎのいずれかを選択する変換牽引バッフ
ァ選択手段１とを有するものである。
（作用）
仮想アドレスは変換牽引バッファ選択手段１により当該
アドレスが特定アドレスか否かが判別される。ここで、
特定アドレスとは例えばオペレーティング・システムの
制御用プログラムについて使用されるアクセス頻度が高
い重要なアドレスであり、ユーザ用プログラムに対する
ものである。
アドレスが特定アドレスか否かが判別される。ここで、
特定アドレスとは例えばオペレーティング・システムの
制御用プログラムについて使用されるアクセス頻度が高
い重要なアドレスであり、ユーザ用プログラムに対する
ものである。
もし、仮想アドレスが特定アドレスである場合には共通
域用変換牽引バッファ２を選択し、当該仮想アドレスが
特定アドレスでない場合にはオペレーティング・システ
ムにより指定される空間に基づいて当該空間に対応する
空間別変換牽引バッファ３１．・・・、３ｎを選択する
。
域用変換牽引バッファ２を選択し、当該仮想アドレスが
特定アドレスでない場合にはオペレーティング・システ
ムにより指定される空間に基づいて当該空間に対応する
空間別変換牽引バッファ３１．・・・、３ｎを選択する
。
ここで、共通域とはすべての空間で共用している領域で
あるために無効化処理を必要としないものである。
あるために無効化処理を必要としないものである。
一方、空間別変換牽引バッファ３１・・・３ｎに格納さ
れた空間別変換対は各々一または二以上の空間毎別に仮
想アドレスと実アドレスとの対応を示すものである。
れた空間別変換対は各々一または二以上の空間毎別に仮
想アドレスと実アドレスとの対応を示すものである。
次に、本発明に係る実施例を第２図に基づいて説明する
。
。
本実施例は仮想アドレスを格納する仮想アドレスレジス
タ１０、ＴＬＢＯ等のＴＬＢの選択を行う変換牽引バッ
ファ選択手段１１、共通域用変換牽引バッファ１２とし
てのＴＬＢＯ１空間別変空間用変換牽引バッファ１３１
．１３４としてのＴＬＢＩ、２，３，４ＴＬＢを検索し
て求められた実アドレスを格納する実アドレスレジスタ
１５、仮想アドレスと実アドレスとの対応を示す変換対
がＴＬＢに存在しない場合に当該変換対を作成してＴＬ
Ｂｏ、１，２，３．４内に書き加えるテーブル変換手段
１６、オペレーティング・システムからの指令によりセ
グメント・テーブル先頭アドレスＳＴＯを格納する制御
レジスタ１７、当該ＳＴＯと空間ＩＤとの対応表を格納
しているＳＴＯスタック１８及びＳＴＯスタック１８に
より対応付けられた空間ＩＤを格納する空間ＩＤレジス
タ１９を有している。
タ１０、ＴＬＢＯ等のＴＬＢの選択を行う変換牽引バッ
ファ選択手段１１、共通域用変換牽引バッファ１２とし
てのＴＬＢＯ１空間別変空間用変換牽引バッファ１３１
．１３４としてのＴＬＢＩ、２，３，４ＴＬＢを検索し
て求められた実アドレスを格納する実アドレスレジスタ
１５、仮想アドレスと実アドレスとの対応を示す変換対
がＴＬＢに存在しない場合に当該変換対を作成してＴＬ
Ｂｏ、１，２，３．４内に書き加えるテーブル変換手段
１６、オペレーティング・システムからの指令によりセ
グメント・テーブル先頭アドレスＳＴＯを格納する制御
レジスタ１７、当該ＳＴＯと空間ＩＤとの対応表を格納
しているＳＴＯスタック１８及びＳＴＯスタック１８に
より対応付けられた空間ＩＤを格納する空間ＩＤレジス
タ１９を有している。
ＴＬＢＩ、２，３．４は各々空間ＩＤ１，２、空間ＩＤ
３，４．空間ＩＤ５，６、空間ＩＤ７．８のように空間
２個ずつが対応するものである。
３，４．空間ＩＤ５，６、空間ＩＤ７．８のように空間
２個ずつが対応するものである。
変換牽引バッファ選択手段１１は特定アドレスを示す基
準となる特定のセグメント番号を格納しているセグメン
ト番号レジスタ２０、当該特定セグメント番号と仮想ア
ドレスのセグメント番号とを比較して特定アドレスを判
別する比較部２１、仮想アドレスが特定アドレスの場合
にはＴＬＢＯを選択し、仮想アドレスが特定アドレスで
ない場合には空間ＩＤに基づいてセレクタ２４に当該空
間ＩＤに対応する二進数＜ ｂ、 、 ｂ工。
準となる特定のセグメント番号を格納しているセグメン
ト番号レジスタ２０、当該特定セグメント番号と仮想ア
ドレスのセグメント番号とを比較して特定アドレスを判
別する比較部２１、仮想アドレスが特定アドレスの場合
にはＴＬＢＯを選択し、仮想アドレスが特定アドレスで
ない場合には空間ＩＤに基づいてセレクタ２４に当該空
間ＩＤに対応する二進数＜ ｂ、 、 ｂ工。
ｂ２）を出力する空間ＩＤ比較処理部２３及び当該処理
部２３からの二進数（ｂｏ、ｂｌ、ｂ２）に基づいて当
該空間に対応するＴＬＢＩ、２，３，４のいずれかを選
択するセレクタ２４を有している。
部２３からの二進数（ｂｏ、ｂｌ、ｂ２）に基づいて当
該空間に対応するＴＬＢＩ、２，３，４のいずれかを選
択するセレクタ２４を有している。
ここで、本実施例では二進数を（ｂｏ、ｂｘ、ｂｚ）と
しているのは全空間数を８個としているから３ビツトで
各空間を区別することができるからである。 例えば、
空間ＩＤが１から４の場合は（０゜０．０）を空間ＩＤ
が１に、（１，０，０）は空間ＩＤが２に対応するよう
に空間ＩＤから１を引いた二進数を出力し、ｂ２−１の
場合のように空間ＩＤが５から８までのの場合に空間Ｉ
Ｄから１を引いた値を反転させた値とする。
しているのは全空間数を８個としているから３ビツトで
各空間を区別することができるからである。 例えば、
空間ＩＤが１から４の場合は（０゜０．０）を空間ＩＤ
が１に、（１，０，０）は空間ＩＤが２に対応するよう
に空間ＩＤから１を引いた二進数を出力し、ｂ２−１の
場合のように空間ＩＤが５から８までのの場合に空間Ｉ
Ｄから１を引いた値を反転させた値とする。
本実施例は次のように作動する。
オペレーティング・システムからセグメント・テーブル
の先頭アドレス５ＴＯ−１が制御レジスタ１７に格納さ
れる。すると、第４図に示したＳＴＯスタック１８に格
納されている表に基づいて当該５ＴＯ−１に対応する空
間ＩＤを表示する１を出力する。当該空間ＩＤである１
は空間ＩＤレジスタ１９に保持される。
の先頭アドレス５ＴＯ−１が制御レジスタ１７に格納さ
れる。すると、第４図に示したＳＴＯスタック１８に格
納されている表に基づいて当該５ＴＯ−１に対応する空
間ＩＤを表示する１を出力する。当該空間ＩＤである１
は空間ＩＤレジスタ１９に保持される。
一方、仮想アドレスレジスタ１０には本方式により実ア
ドレスに変換すべき仮想アドレスが入力し保持される。
ドレスに変換すべき仮想アドレスが入力し保持される。
仮想アドレスは第３図に示すようにセグメント番号、ペ
ージ番号及びページ内変位から成り立っている。例えば
セグメント番号を３、ページ番号を１及びページ内変位
を２００とする。もし当該仮想アドレスに対応する実ア
ドレスを表示した変換対が存在しない場合にはテーブル
変換手段１６により対応する変換対を作成してＴＬＢに
書き加えておく。なお、テーブルによる変換はＴＬＢの
検索と日時に行なわれ、ＴＬＢで求める対があった時は
その時点で中止され、対がなかった時はそのままテーブ
ル変換が行なわれてＴＬＢに登録される。
ージ番号及びページ内変位から成り立っている。例えば
セグメント番号を３、ページ番号を１及びページ内変位
を２００とする。もし当該仮想アドレスに対応する実ア
ドレスを表示した変換対が存在しない場合にはテーブル
変換手段１６により対応する変換対を作成してＴＬＢに
書き加えておく。なお、テーブルによる変換はＴＬＢの
検索と日時に行なわれ、ＴＬＢで求める対があった時は
その時点で中止され、対がなかった時はそのままテーブ
ル変換が行なわれてＴＬＢに登録される。
テーブル変換手段１６による変換対の作成について第７
図に示す。
図に示す。
第７図に示すように制御レジスタ１７に保持されている
ＳＴＯに基づいて空間ＩＤが定められると当該空間ＩＤ
及び仮想アドレスのセグメント番号に基づいてセグメン
ト・テーブルよりセグメント番号に対応するページ・テ
ーブル先頭アドレスが検索される。ページ・テーブル先
頭アドレスが求まると当該ページ・テーブルより仮想ア
ドレスのページ番号に対応する実ページアドレスが求ま
る。こうして得られた実ページアドレス及び仮想アドレ
スの変位が前記仮想アドレスに対応する変換対となり所
定のＴＬＢに書き込まれることになる。
ＳＴＯに基づいて空間ＩＤが定められると当該空間ＩＤ
及び仮想アドレスのセグメント番号に基づいてセグメン
ト・テーブルよりセグメント番号に対応するページ・テ
ーブル先頭アドレスが検索される。ページ・テーブル先
頭アドレスが求まると当該ページ・テーブルより仮想ア
ドレスのページ番号に対応する実ページアドレスが求ま
る。こうして得られた実ページアドレス及び仮想アドレ
スの変位が前記仮想アドレスに対応する変換対となり所
定のＴＬＢに書き込まれることになる。
仮想アドレスのセグメント番号の３は予め特定アドレス
を表示するためにセグメント番号レジスタ２０に格納さ
れている特定セグメント番号である２と比較部２１によ
り比較される。
を表示するためにセグメント番号レジスタ２０に格納さ
れている特定セグメント番号である２と比較部２１によ
り比較される。
特定セグメント番号以下の小さい番号にはオペレーショ
ン・システムの制御に使用するような重要度の高い特定
アドレスを対応させておく。したがって、セレクタ２２
はセグメント番号が０．１．２の場合にはＴＬＢＯを選
択することになる。
ン・システムの制御に使用するような重要度の高い特定
アドレスを対応させておく。したがって、セレクタ２２
はセグメント番号が０．１．２の場合にはＴＬＢＯを選
択することになる。
ＴＬＢＯに格納されている共通変換対の内容は例えば第
６図に示すように仮想アドレスとそれに対応する実ペー
ジアドレスを示したものであって空間には依存しない。
６図に示すように仮想アドレスとそれに対応する実ペー
ジアドレスを示したものであって空間には依存しない。
本例では仮想アドレスのセグメント番号３は特定セグメ
ント番号より大きいため空間ＩＤ処理部２３が空間ＩＤ
に基づいて出力する二進数により定められるＴＬＢＩ、
２，３．４のいずれかを選択することになる。
ント番号より大きいため空間ＩＤ処理部２３が空間ＩＤ
に基づいて出力する二進数により定められるＴＬＢＩ、
２，３．４のいずれかを選択することになる。
空間比較処理部２３は空間ＩＤレジスタ１９に保持され
ている空間ＩＤは１であることからす、−ｏ、ｂニーｏ
、ｂ、−ｏを出力し当該二進数に対応するＴＬＢｌがセ
レクタ２４により選択されることになる。
ている空間ＩＤは１であることからす、−ｏ、ｂニーｏ
、ｂ、−ｏを出力し当該二進数に対応するＴＬＢｌがセ
レクタ２４により選択されることになる。
ＴＬＢｌには第３図に示すようにセグメント番号、ペー
ジ番号、実アドレス及び空間識別フラグを表示した空間
別変換対が格納されている。
ジ番号、実アドレス及び空間識別フラグを表示した空間
別変換対が格納されている。
選択されたＴＬＢは第５図に示すような空間側の変換対
が登録されていて仮想アドレス（セグメント番号３、ペ
ージ番号１）に対応する実ページ・アドレス８１０００
を検索して仮想アドレスの変位２００とともに実アドレ
スとして出力し、当該実アドレスは実アドレスレジスタ
１５に格納される。
が登録されていて仮想アドレス（セグメント番号３、ペ
ージ番号１）に対応する実ページ・アドレス８１０００
を検索して仮想アドレスの変位２００とともに実アドレ
スとして出力し、当該実アドレスは実アドレスレジスタ
１５に格納される。
ところで、本実施例では第５図に示すようにＴＬＢに空
間識別フラグ（１，０）を用いることにより１つのＴＬ
Ｂに２つの空間を対応させている。 すなわち、第２図
に示す空間ＩＤレジスタ１９により指定された空間が５
である場合には空間ＩＤ比較処理部２３から二進数とし
てす。−０，ｂ、−０、ｂ２−１が出力される。ｂ２−
１の場合には、これらの各ビットｂ。、ｂ□、ｂ２を反
転させて得られる二進数に対応するＴＬＢを選択するこ
とになる。したがって、空間ＩＤが５の場合にはｂｏ”
１．ｂｘ−１，ｂｚ−０に対応するＴＬＢであるＴＬＢ
４が選択されるとともに当該ＴＬＢの識別フラグ“１°
′が立っているものだけを選択する。第５図に示すＴＬ
Ｂｌ内においては空間識別フラグ“０″が立っている場
合には空間ＩＤの１に対応させ、空間識別フラグ“°１
″が立っている場合には空間ＩＤの８に対応させるよう
にしている。第１１図が空間ＩＤ処理部の処理例を示し
た図である。
間識別フラグ（１，０）を用いることにより１つのＴＬ
Ｂに２つの空間を対応させている。 すなわち、第２図
に示す空間ＩＤレジスタ１９により指定された空間が５
である場合には空間ＩＤ比較処理部２３から二進数とし
てす。−０，ｂ、−０、ｂ２−１が出力される。ｂ２−
１の場合には、これらの各ビットｂ。、ｂ□、ｂ２を反
転させて得られる二進数に対応するＴＬＢを選択するこ
とになる。したがって、空間ＩＤが５の場合にはｂｏ”
１．ｂｘ−１，ｂｚ−０に対応するＴＬＢであるＴＬＢ
４が選択されるとともに当該ＴＬＢの識別フラグ“１°
′が立っているものだけを選択する。第５図に示すＴＬ
Ｂｌ内においては空間識別フラグ“０″が立っている場
合には空間ＩＤの１に対応させ、空間識別フラグ“°１
″が立っている場合には空間ＩＤの８に対応させるよう
にしている。第１１図が空間ＩＤ処理部の処理例を示し
た図である。
このようにすることにより、ＴＬＢの数は空間数の半分
で済むことになり、ＴＬＢを多くの空間に割り当てるこ
とができる。
で済むことになり、ＴＬＢを多くの空間に割り当てるこ
とができる。
さて、次に制御レジスタ１７に５ＴＯ−７がロードされ
た場合、５ＴＯ−７は第４図に示すＳＴＯスタック１８
内に存在しない。この場合には現在ポインタが示してい
る空間ＩＤ番号、例えば３とするとＴＬＢ３のうち空間
識別フラグが０のものが無効化されることになる。
た場合、５ＴＯ−７は第４図に示すＳＴＯスタック１８
内に存在しない。この場合には現在ポインタが示してい
る空間ＩＤ番号、例えば３とするとＴＬＢ３のうち空間
識別フラグが０のものが無効化されることになる。
このように、本実施例では空間毎にＴＬＢに変換対を格
納しているため無効化を行う場合には該当するＴＬＢの
み行えば良いので処理速度が向上することになる。
納しているため無効化を行う場合には該当するＴＬＢの
み行えば良いので処理速度が向上することになる。
こうして、本発明は一または二以上の空間に対応する空
間別変換牽引バッファを選択して仮想アドレスと実アド
レスとの対応をさせるようにしているため各空間毎に格
納される情報量が増え、無効化の頻度を低下させること
になる。さらに、無効化を行う際に該当する変換対を格
納しているＴＬＢのみを無効化を行えば良いので効率良
く無効化時間の短縮が図れることになり、有効使用効率
の向上が図れることになる。さらに、本発明では空間に
依存しない共通域変換対を別に格納しているためオペレ
ーティング・システムの制御に使用する重要なアドレス
について空間の切り換えに際して無効化を行う必要がな
い。
間別変換牽引バッファを選択して仮想アドレスと実アド
レスとの対応をさせるようにしているため各空間毎に格
納される情報量が増え、無効化の頻度を低下させること
になる。さらに、無効化を行う際に該当する変換対を格
納しているＴＬＢのみを無効化を行えば良いので効率良
く無効化時間の短縮が図れることになり、有効使用効率
の向上が図れることになる。さらに、本発明では空間に
依存しない共通域変換対を別に格納しているためオペレ
ーティング・システムの制御に使用する重要なアドレス
について空間の切り換えに際して無効化を行う必要がな
い。
第１図は本発明に係る原理ブロック図、第２図は実施例
に係るブロック図、第３図は仮想アドレスの一例を示す
図、第４図は実施例に係るＳＴＯスタックに格納した表
の一例を示す図、第５図は実施例に係るＴＬＢｌの空間
別変換対の一例を示す図、第６図は実施例に係るＴＬＢ
Ｏの共通域変換対の一例を示す図、第７図はテーブル変
換の一例を示す図、第８図は従来例に係るブロック図、
第９図は従来例に係る作用説明図、第１０図は従来の無
効化の一例を示す図、第１１図は実施例に係る空間ＩＤ
比較処理部の処理例を示す図である。 １・・・変換牽引バッファ ２・・・共通域用変換牽引バッファ ３１、・・・、３ｎ・・・空間別変換牽引バッファ喪之
蓼、７ドレス 不発θ６の台ｉ電ブＯツク３ 第１ 図 実テ法仔＋ｉユ偉１デＯγ２０ 第２図 ９（處１そ４り１１１；イ糸３ ＳＴＯスタックにλ
４ト、デ、みし１己Ａ）Φ−イ子り１示す間第４図 ダミ方を士（クリｌ；イ争、３ＴＬＢ Ｉｓ ’ｌ Ｊ
弓？χ４の一イタ１１ 遺カー”す“口笛５図 ＊、ｙと＋＋１１ｔ＝ｑｈｓ ＴＬＢＯｎ ｔ１％ｔｔ
ｏ＋−例ｉ芋ｖ図第６図 テーブル蛮才牛、 −４ｐＨｔポ１０ 第７図 ｇ来ブクｌし； イ士るフ゛°口・／７０第８図 姿ｚオザリＣ：イ糸ろイ′Ｆ吊＝ｔｅｎロ第９図 （ｂ） はモの淋丈刀（仁の一イタ“１１手１図第１０図
に係るブロック図、第３図は仮想アドレスの一例を示す
図、第４図は実施例に係るＳＴＯスタックに格納した表
の一例を示す図、第５図は実施例に係るＴＬＢｌの空間
別変換対の一例を示す図、第６図は実施例に係るＴＬＢ
Ｏの共通域変換対の一例を示す図、第７図はテーブル変
換の一例を示す図、第８図は従来例に係るブロック図、
第９図は従来例に係る作用説明図、第１０図は従来の無
効化の一例を示す図、第１１図は実施例に係る空間ＩＤ
比較処理部の処理例を示す図である。 １・・・変換牽引バッファ ２・・・共通域用変換牽引バッファ ３１、・・・、３ｎ・・・空間別変換牽引バッファ喪之
蓼、７ドレス 不発θ６の台ｉ電ブＯツク３ 第１ 図 実テ法仔＋ｉユ偉１デＯγ２０ 第２図 ９（處１そ４り１１１；イ糸３ ＳＴＯスタックにλ
４ト、デ、みし１己Ａ）Φ−イ子り１示す間第４図 ダミ方を士（クリｌ；イ争、３ＴＬＢ Ｉｓ ’ｌ Ｊ
弓？χ４の一イタ１１ 遺カー”す“口笛５図 ＊、ｙと＋＋１１ｔ＝ｑｈｓ ＴＬＢＯｎ ｔ１％ｔｔ
ｏ＋−例ｉ芋ｖ図第６図 テーブル蛮才牛、 −４ｐＨｔポ１０ 第７図 ｇ来ブクｌし； イ士るフ゛°口・／７０第８図 姿ｚオザリＣ：イ糸ろイ′Ｆ吊＝ｔｅｎロ第９図 （ｂ） はモの淋丈刀（仁の一イタ“１１手１図第１０図
Claims (1)
- 【特許請求の範囲】 システムに実装された実記憶装置よりも大きな容量を有
する仮想記憶装置を得るため実記憶装置をあたかも多重
の仮想記憶空間から成り立っているように仮想記憶装置
の仮想アドレスを空間別に実記憶装置の実アドレスに変
換するアドレス変換方式において、 前記空間に依存しない仮想アドレスと実アドレスとの対
応を示す共通変換対を格納する共通域用変換牽引バッフ
ァ（２）と、 一または二以上の前記空間毎別に仮想アドレスと実アド
レスとの対応を示す空間別変換対を格納する空間別変換
牽引バッファ（３１）、 （３ｎ）と、 仮想アドレスが特定アドレスか否かを判別して、仮想ア
ドレスが特定アドレスである場合には共通域用変換牽引
バッファ（２）を選択し、仮想アドレスが特定アドレス
でない場合には指定された空間に対応した空間別変換牽
引バッファ（３１）、…、（３ｎ）のいずれかを選択す
る変換牽引バッファ選択手段（１）とを有することを特
徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103761A JPS63269242A (ja) | 1987-04-27 | 1987-04-27 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103761A JPS63269242A (ja) | 1987-04-27 | 1987-04-27 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269242A true JPS63269242A (ja) | 1988-11-07 |
Family
ID=14362496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62103761A Pending JPS63269242A (ja) | 1987-04-27 | 1987-04-27 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428757A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Address converting buffer control system |
| JPH0612330A (ja) * | 1992-06-24 | 1994-01-21 | Nec Corp | 記憶管理方式 |
-
1987
- 1987-04-27 JP JP62103761A patent/JPS63269242A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428757A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Address converting buffer control system |
| JPH0612330A (ja) * | 1992-06-24 | 1994-01-21 | Nec Corp | 記憶管理方式 |
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