JPS5998367A - アドレス変換バツフア方式 - Google Patents
アドレス変換バツフア方式Info
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- JPS5998367A JPS5998367A JP57208018A JP20801882A JPS5998367A JP S5998367 A JPS5998367 A JP S5998367A JP 57208018 A JP57208018 A JP 57208018A JP 20801882 A JP20801882 A JP 20801882A JP S5998367 A JPS5998367 A JP S5998367A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は仮想メモリ方式の情報処理装置に用いられ、
アドレス変換バッファ装置の構成及び制御方式に関する
ものである。
アドレス変換バッファ装置の構成及び制御方式に関する
ものである。
〈背 景〉
近年、主メモリの容量は増加の傾向にあり、仮想メモリ
方式のシステムにおいてはアドレス変換の高速化がシス
テム性能に大きな影響を与えるようになってきている。
方式のシステムにおいてはアドレス変換の高速化がシス
テム性能に大きな影響を与えるようになってきている。
しかし従来のよう々アドレス変換バッファ装置（以下Ｔ
ＬＢと記す）の構成では１セツト内の変換対のエントリ
数増加やセット数を増加すると、システムのクロックサ
イクルが遅くなりアドレス変換が高速化されてもシステ
ムの性能としては低下してしまう、このためＴＬＢのア
ドレス変換対の数は制限されるという欠点があった。
ＬＢと記す）の構成では１セツト内の変換対のエントリ
数増加やセット数を増加すると、システムのクロックサ
イクルが遅くなりアドレス変換が高速化されてもシステ
ムの性能としては低下してしまう、このためＴＬＢのア
ドレス変換対の数は制限されるという欠点があった。
〈発明の目的〉
この発明の目的はＴＬＢの容量を２分割して主ＴＬＢと
従ＴＬＢとに分け、主ＴＬＢ索引で実アドレス情報が得
られないとき、続いて従ＴＬＢを索引できる構成とし、
従ＴＬＢ索引で実アドレス情報が得られ々いとき、新し
いアドレス変換情報を主ＴＬＢへ登録し、その主ＴＬＢ
から追出されたアドレス変換情報を従ＴＬＢへ再登録し
、また従ＴＬＢ索引で実アドレス情報が得られたとき、
そのアドレス変換情報を主ＴＬＢへ登録し、その主ＴＬ
Ｂから追出されたアドレス変換情報を従ＴＬＢへ再登録
することにより上記欠点を解決し、システムのクロック
サイクルを遅くせずにＴＬＢの容量を増加できるように
したアドレス変換バッファ制御方式を提供する。
従ＴＬＢとに分け、主ＴＬＢ索引で実アドレス情報が得
られないとき、続いて従ＴＬＢを索引できる構成とし、
従ＴＬＢ索引で実アドレス情報が得られ々いとき、新し
いアドレス変換情報を主ＴＬＢへ登録し、その主ＴＬＢ
から追出されたアドレス変換情報を従ＴＬＢへ再登録し
、また従ＴＬＢ索引で実アドレス情報が得られたとき、
そのアドレス変換情報を主ＴＬＢへ登録し、その主ＴＬ
Ｂから追出されたアドレス変換情報を従ＴＬＢへ再登録
することにより上記欠点を解決し、システムのクロック
サイクルを遅くせずにＴＬＢの容量を増加できるように
したアドレス変換バッファ制御方式を提供する。
〈発明の概要〉
一つまたは複数個の論理アドレス情報と実アドレス情報
の対を格納するＴＬＢとして、主ＴＬＢと従ＴＬＢとの
複数セットを設け、前記主ＴＬＢでの索引結果において
実アドレス情報が得られないとき、続いて前記従ＴＬＢ
を索引させる手段と、前記従ＴＬＢの索引結果において
実アドレス情報が得られたときは、その変換アドレス情
報を前記主ＴＬＢに登録し、その主ＴＬＢの登録前の変
換アドレス情報を前記従ＴＬＢの索引アドレスエントリ
に登録し直す手段と、前記従ＴＬＢの索引結果において
実アドレス情報が得られないとき、変換テーブルによる
アドレス変換結果を前記主’Ｉ’ＬＢに登録し、その主
ＴＬＢの登録前の変換アドレス情報を前記従ＴＬＢの索
引アドレスエントリに登録し直す手段とから構成される
。
の対を格納するＴＬＢとして、主ＴＬＢと従ＴＬＢとの
複数セットを設け、前記主ＴＬＢでの索引結果において
実アドレス情報が得られないとき、続いて前記従ＴＬＢ
を索引させる手段と、前記従ＴＬＢの索引結果において
実アドレス情報が得られたときは、その変換アドレス情
報を前記主ＴＬＢに登録し、その主ＴＬＢの登録前の変
換アドレス情報を前記従ＴＬＢの索引アドレスエントリ
に登録し直す手段と、前記従ＴＬＢの索引結果において
実アドレス情報が得られないとき、変換テーブルによる
アドレス変換結果を前記主’Ｉ’ＬＢに登録し、その主
ＴＬＢの登録前の変換アドレス情報を前記従ＴＬＢの索
引アドレスエントリに登録し直す手段とから構成される
。
〈実施例〉
次にこの発明について図面を参照して詳細に説明する。
この発明の実施例を示す第１図において、アクセス論理
アドレス１はレジスタ２へ保持し、レジスタ２の論理ペ
ージアドレス部（ＬＰＡ）の下位ビットにより主ＴＬＢ
３及び４の２セツトをアドレスし、対応する主ＴＬＢ３
．４の２エントリを読出す。主ＴＬＢ３．４から読出さ
れた論理ページアドレス部（ＬＰＡＯ、ＬＰＡＩ ）は
レジスタ２の論理ページアドレス部（ＬＰＡ）の上位ビ
ットと各々比較器５及び６で比較され、比較器５．６の
いずれかで一致が検出されると、アドレス変換制御部７
にそのことが報告されるとともに比較器５及び６の出力
を選択回路８へ供給する。
アドレス１はレジスタ２へ保持し、レジスタ２の論理ペ
ージアドレス部（ＬＰＡ）の下位ビットにより主ＴＬＢ
３及び４の２セツトをアドレスし、対応する主ＴＬＢ３
．４の２エントリを読出す。主ＴＬＢ３．４から読出さ
れた論理ページアドレス部（ＬＰＡＯ、ＬＰＡＩ ）は
レジスタ２の論理ページアドレス部（ＬＰＡ）の上位ビ
ットと各々比較器５及び６で比較され、比較器５．６の
いずれかで一致が検出されると、アドレス変換制御部７
にそのことが報告されるとともに比較器５及び６の出力
を選択回路８へ供給する。
選択回路８は主ＴＬＢ３．４から読出した実ページアド
レス部（ＲＰＡＯ、ＲＰＡＩ ）につき、前記比較器５
，６の出力で一致した側の実ページアドレス部を選択す
る。この選択された出力が選択回路９を経て実アドレス
レジスタ１０にセットされる。これと同時にページ内相
対アドレス（ＲＰＡ）が選択回路９を経て実アドレスレ
ジスタ１０にセットされて変換を終了する。
レス部（ＲＰＡＯ、ＲＰＡＩ ）につき、前記比較器５
，６の出力で一致した側の実ページアドレス部を選択す
る。この選択された出力が選択回路９を経て実アドレス
レジスタ１０にセットされる。これと同時にページ内相
対アドレス（ＲＰＡ）が選択回路９を経て実アドレスレ
ジスタ１０にセットされて変換を終了する。
また比較器５，６での論理ページアドレス上位ビットの
比較でいずれも不一致のとき、これをアドレス変換制御
部７に報告し、従ＴＬＢ１３及び１４の索引を指示する
とともにアクセス論理アドレスをレジスタ２からレジス
タ１２へ移送する。
比較でいずれも不一致のとき、これをアドレス変換制御
部７に報告し、従ＴＬＢ１３及び１４の索引を指示する
とともにアクセス論理アドレスをレジスタ２からレジス
タ１２へ移送する。
レジスタ１２の論理ページアドレス部（ＬＰＡ’）の下
位ビットにより従ＴＬＢ１３．１４の２セツトをアドレ
スし、対応する従ＴＬＢ１３．１４の２エントリを読出
す。従ＴＬＢ１３．１４から読出された論理ページアド
レス部（ＬＰＡ２．ＬＰＡ、３）は、前記レジスタ１２
の論理ページアドレス部（ＬＰＡ”）の上位ビットと各
々比較器１５及び１６で比較され、比較器５．６のいず
れかで一致が検出されると、アドレス変換制御部７にそ
のことが報告されるとともに、比較器１５及び１６の出
力を選択回路１８へ供給する。選択回路１８は従ＴＬＢ
１３．１４から読出した実ページアドレス部（ＲＰＡ２
、ＲＰＡ３ ）につき比較器１５ 、１６の出力で一
致した側の実ページアドレス部を選択する。この選択さ
れた出力が選択回路９を経て実アドレスレジスタ１０に
セットされる。これと同時にページ内相対アドレス（Ｒ
Ｐ Ａ’ ）が選択回路９を経て実アドレスレジスタ１
０にセットされ、実アドレス変換を終了する。
位ビットにより従ＴＬＢ１３．１４の２セツトをアドレ
スし、対応する従ＴＬＢ１３．１４の２エントリを読出
す。従ＴＬＢ１３．１４から読出された論理ページアド
レス部（ＬＰＡ２．ＬＰＡ、３）は、前記レジスタ１２
の論理ページアドレス部（ＬＰＡ”）の上位ビットと各
々比較器１５及び１６で比較され、比較器５．６のいず
れかで一致が検出されると、アドレス変換制御部７にそ
のことが報告されるとともに、比較器１５及び１６の出
力を選択回路１８へ供給する。選択回路１８は従ＴＬＢ
１３．１４から読出した実ページアドレス部（ＲＰＡ２
、ＲＰＡ３ ）につき比較器１５ 、１６の出力で一
致した側の実ページアドレス部を選択する。この選択さ
れた出力が選択回路９を経て実アドレスレジスタ１０に
セットされる。これと同時にページ内相対アドレス（Ｒ
Ｐ Ａ’ ）が選択回路９を経て実アドレスレジスタ１
０にセットされ、実アドレス変換を終了する。
この時後続の同−論理ページアクセス時のアドレス変換
を高速化するため、選択回路１８で選択した実ページア
ドレスな選択回路２０を通して、主ＴＬＢ３．４への書
込レジスタ２１ヘセツトし、同時にレジスタ２でアドレ
スされている主ＴＬＢ３．４から読出された変換対情報
を退避させるため主ＴＬＢ３．４の置換アルゴリズム（
この発明と直接関係しないので詳細説明は省略するが公
知０ＬＲＵ方式等）により選択回路２２で一方のセット
を選択し、従ＴＬＢ１３．１４への書込レジスタ２３ヘ
セツトする。次に論理アドレスレジスタ２の論理ページ
アドレス部の下位で示される主ＴＬＢ３．４のうち置換
アルゴリズムにより選択されたセットの１エントリと、
論理アドレスレジスタ１２の論理ページアドレス蔀の下
位で示される従ＴＬＢ１３．１４のうち実ページアドレ
スを得たセットの１エントリに対して主ＴＬＢ３．４へ
はレジスタ２の論理ページアドレス上位ビットとレジス
タ２１の内容が、従ＴＬＢ１３．１４へはレジスタ２３
Ω内容が登録されて主ＴＬＢ３ 。
を高速化するため、選択回路１８で選択した実ページア
ドレスな選択回路２０を通して、主ＴＬＢ３．４への書
込レジスタ２１ヘセツトし、同時にレジスタ２でアドレ
スされている主ＴＬＢ３．４から読出された変換対情報
を退避させるため主ＴＬＢ３．４の置換アルゴリズム（
この発明と直接関係しないので詳細説明は省略するが公
知０ＬＲＵ方式等）により選択回路２２で一方のセット
を選択し、従ＴＬＢ１３．１４への書込レジスタ２３ヘ
セツトする。次に論理アドレスレジスタ２の論理ページ
アドレス部の下位で示される主ＴＬＢ３．４のうち置換
アルゴリズムにより選択されたセットの１エントリと、
論理アドレスレジスタ１２の論理ページアドレス蔀の下
位で示される従ＴＬＢ１３．１４のうち実ページアドレ
スを得たセットの１エントリに対して主ＴＬＢ３．４へ
はレジスタ２の論理ページアドレス上位ビットとレジス
タ２１の内容が、従ＴＬＢ１３．１４へはレジスタ２３
Ω内容が登録されて主ＴＬＢ３ 。
４と従ＴＬＢ１３，１４の変換対情報を交換する。
また比較器５，６での比較に続いて、さらに比較器１５
．１６での比較でも不一致のとき、すなわち主ＴＬＢ３
．４及び従ＴＬＢ１３．１４のいずれにも対応する実ア
ドレス情報が存在しない場合はアドレス変換制御部７に
おいて変換テーブルを索引して変換した結果の実アドレ
ス情報が選択回路２０を通してレジスタ２１ヘセツ）す
るト同時に、レジスタ２でアドレスされている主ＴＬ、
Ｂ３．４から読出された変換対情報を退避させるため主
ＴＬＢ３．４の置換アルゴリズムにより選択回路２２で
一方のセットを選択し従ＴＬＢＩ ３ 。
．１６での比較でも不一致のとき、すなわち主ＴＬＢ３
．４及び従ＴＬＢ１３．１４のいずれにも対応する実ア
ドレス情報が存在しない場合はアドレス変換制御部７に
おいて変換テーブルを索引して変換した結果の実アドレ
ス情報が選択回路２０を通してレジスタ２１ヘセツ）す
るト同時に、レジスタ２でアドレスされている主ＴＬ、
Ｂ３．４から読出された変換対情報を退避させるため主
ＴＬＢ３．４の置換アルゴリズムにより選択回路２２で
一方のセットを選択し従ＴＬＢＩ ３ 。
１４への書込レジスタ２３ヘセツトする。
次に主ＴＬＢ３．４と従ＴＬＢ１３，１４へ登録する方
法は前に説明した変換対情報の交換の場合と同様に行わ
れる。
法は前に説明した変換対情報の交換の場合と同様に行わ
れる。
〈効 果〉
以上説明したようにギＴＬＢでの索引で実アドレス情報
が得られない場合でも、従ＴＬＢでの索引で実アドレス
情報が得られれば、変換テーブル索引によるアドレス変
換に比較して高速化が期待でき、また主ＴＬＢでの索引
に失敗した場合、従ＴＬＢ内実アドレス情報又は変換テ
ーブル索引結果を優先的に登録し、かつ主ＴＬＢから追
出された変換対情報を従ＴＬＢに登録して退避させるこ
とにより後続の論理アドレスアクセスのＴＬＢ索引時の
実アドレス情報の存在率を高める。
が得られない場合でも、従ＴＬＢでの索引で実アドレス
情報が得られれば、変換テーブル索引によるアドレス変
換に比較して高速化が期待でき、また主ＴＬＢでの索引
に失敗した場合、従ＴＬＢ内実アドレス情報又は変換テ
ーブル索引結果を優先的に登録し、かつ主ＴＬＢから追
出された変換対情報を従ＴＬＢに登録して退避させるこ
とにより後続の論理アドレスアクセスのＴＬＢ索引時の
実アドレス情報の存在率を高める。
なおこの実施例では主ＴＬＢ及び従ＴＬＢとも２セツト
ずつの場合を示したが、セット数を柾々変えて行っても
よい。
ずつの場合を示したが、セット数を柾々変えて行っても
よい。
この発明は以上説明したようにＴＬＢのセット５ 数を
生ＴＬＢと従ＴＬＢに分割した構成をとることにより、
ＴＬＢで変換可能外アドレス変換対の数を容易に増加可
能ならしめ、しいてはアドレス変換時間を高速化してシ
ステムの性能を向上させる効果がある。
生ＴＬＢと従ＴＬＢに分割した構成をとることにより、
ＴＬＢで変換可能外アドレス変換対の数を容易に増加可
能ならしめ、しいてはアドレス変換時間を高速化してシ
ステムの性能を向上させる効果がある。
第１図はこの発明の一実施例を示すブロック図である。
１：論理アドレス情報、２，１０，１２，２１゜２３：
レジスタ、３，４，１３，１４：ＴＬＢ１５．６，１５
，１６：比較器、７：アドレス変換制御部、８，９，１
８，２０，２２：選択回路、３０：実アドレス情報。 特許出願人 日本電気株式会社
レジスタ、３，４，１３，１４：ＴＬＢ１５．６，１５
，１６：比較器、７：アドレス変換制御部、８，９，１
８，２０，２２：選択回路、３０：実アドレス情報。 特許出願人 日本電気株式会社
Claims (1)
- （１） 与えられた論理アドレスを変換テーブルによ
って実アドレスに変換した結果の論理ページアドレスと
実ページアドレスの対応データを、アドレス変換バッフ
ァ装置（以下ＴＬＢと記す）に格納しておき、処理に当
って与えられたアクセス論理アドレス情報に基づいて前
記ＴＬＢを索引し、前記与えられたアクセス論理アドレ
ス情報に対応した実アドレス情報を抽出して処理を実行
する仮想メモリ方式の情報処理装置において、一つまた
は複数個の論理アドレス情報と実アドレス情報の対を格
納するＴＬＢとして、主ＴＬＢと従ＴＬＢとの複数セッ
ト１を設け、前記上ＴＬＢでの索引結果において実アド
レス情報が得られないとき、続いて前記径ＴＬＢを索引
させる手段とを設けたことを特徴とするアドレス変換バ
ッファ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208018A JPS5998367A (ja) | 1982-11-26 | 1982-11-26 | アドレス変換バツフア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208018A JPS5998367A (ja) | 1982-11-26 | 1982-11-26 | アドレス変換バツフア方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998367A true JPS5998367A (ja) | 1984-06-06 |
Family
ID=16549308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208018A Pending JPS5998367A (ja) | 1982-11-26 | 1982-11-26 | アドレス変換バツフア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998367A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141847A (ja) * | 1988-11-24 | 1990-05-31 | Nec Corp | アドレス変換バッファ制御方式 |
| JPH03175548A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | マイクロプロセッサ及びアドレス制御方式 |
| JP2009037610A (ja) * | 2007-07-31 | 2009-02-19 | Intel Corp | 入出力（ｉ／ｏ）仮想化動作のプロセッサへのオフロード |
| JPWO2008155851A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | 演算処理装置、エントリ制御プログラムおよびエントリ制御方法 |
| JP2016528640A (ja) * | 2013-08-20 | 2016-09-15 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 物理メモリアドレスを問い合わせる方法及び装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558874A (en) * | 1978-10-23 | 1980-05-01 | Mitsubishi Electric Corp | Information processing system |
| JPS5713946A (en) * | 1980-06-25 | 1982-01-25 | Hitachi Ltd | Rotary electric machine |
-
1982
- 1982-11-26 JP JP57208018A patent/JPS5998367A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558874A (en) * | 1978-10-23 | 1980-05-01 | Mitsubishi Electric Corp | Information processing system |
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| JPWO2008155851A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | 演算処理装置、エントリ制御プログラムおよびエントリ制御方法 |
| JP4812876B2 (ja) * | 2007-06-20 | 2011-11-09 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| US8688952B2 (en) | 2007-06-20 | 2014-04-01 | Fujitsu Limited | Arithmetic processing unit and control method for evicting an entry from a TLB to another TLB |
| JP2009037610A (ja) * | 2007-07-31 | 2009-02-19 | Intel Corp | 入出力（ｉ／ｏ）仮想化動作のプロセッサへのオフロード |
| JP2016528640A (ja) * | 2013-08-20 | 2016-09-15 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 物理メモリアドレスを問い合わせる方法及び装置 |
| US10114762B2 (en) | 2013-08-20 | 2018-10-30 | Huawei Technologies Co., Ltd. | Method and apparatus for querying physical memory address |
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