JPS6068443A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPS6068443A JPS6068443A JP58174214A JP17421483A JPS6068443A JP S6068443 A JPS6068443 A JP S6068443A JP 58174214 A JP58174214 A JP 58174214A JP 17421483 A JP17421483 A JP 17421483A JP S6068443 A JPS6068443 A JP S6068443A
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- Japan
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- common area
- address
- correspondence table
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、仮想計算機システムに関し、特にそのアドレ
ス変換に関係する。
ス変換に関係する。
仮想記憶機能を有する計算機のアドレス変換装置におい
て、各仮想記憶空間に共通の領域はアドレス変換バッフ
ァＴＬＢ内の共通ビット（Ｃビット）によって示され、
ＣビットがＯｎの場合は仮想記憶空間の疏別子（８ＴＯ
Ｒ）の不一致を無視してＴＬＢに登録されている物理ア
ドレスを有効にしている。しかし仮想計算機システムの
場合、Ｃビットだけではどの仮想計算機に属する共通領
域でおるか識別できないので、第１図に示すように仮想
計算機ヲ識別するＶＭａ別子（ＶＭ−ＩＤ）を保持する
と共に、ＴＬＢ内にＶＭ識別子を格納するフィールド（
ＩＤフィールド）を設けている。
て、各仮想記憶空間に共通の領域はアドレス変換バッフ
ァＴＬＢ内の共通ビット（Ｃビット）によって示され、
ＣビットがＯｎの場合は仮想記憶空間の疏別子（８ＴＯ
Ｒ）の不一致を無視してＴＬＢに登録されている物理ア
ドレスを有効にしている。しかし仮想計算機システムの
場合、Ｃビットだけではどの仮想計算機に属する共通領
域でおるか識別できないので、第１図に示すように仮想
計算機ヲ識別するＶＭａ別子（ＶＭ−ＩＤ）を保持する
と共に、ＴＬＢ内にＶＭ識別子を格納するフィールド（
ＩＤフィールド）を設けている。
そして、アドレス変換は次の動作によシ行われる。
ＬＡＲ３に格納された論理アドレスのＬ２部によってＴ
ＬＢ４の該当エントリが指定され、ｉ、ＡＲ３のＬ１部
とＴＬＢ４のＬＡフィールドが比較器７によシ比較され
る。比較の結果、両者が一致したとき比較器７から１１
”が出力される。ＶＭ−Ｉ ＤはＴＬＢ４のＩＤフィー
ルドと比較器５により比較され、両者が一致したとき比
較器５から′″１＃が出力される。そして、ＴＬＢ４の
Ｃビットが′″１”のときＡＮＤ回路８から′″１”が
出力される。５ＴＯＲ，２はＴＬＢ４のＳ’ｌ”Ｏフィ
ールドと比較器６によシ比較され、両者が一致したとき
比較器６から″１＃が出力される。そして、比較器５の
出力が“１＃のときＡＮＤ回路９から１″が出力される
。比較器７の出力が１１Ｍで、ＡＮＤ回路８とＡＮＤ回
路９のいずれかの出力が”１”のときＡＮＤ回路１１か
ら“１”が出力され、ＡＮＤ回路１１の出力が１１″′
のときＰＡＲ１２が有効となる。つまＤ 、Ｌ Ａ ａ
ａのＬ１部とＴＬＢ４のＬＡフィールドが等しくＶＭ
、−ＩＤが一致し、ＴＬＢ４のＣビットがｏｎあるいは
５ＴＯＲ２とＴＬＢ４のＳＴＯフィールドが一致したと
きＰＡＲ１２が有効となる。
ＬＢ４の該当エントリが指定され、ｉ、ＡＲ３のＬ１部
とＴＬＢ４のＬＡフィールドが比較器７によシ比較され
る。比較の結果、両者が一致したとき比較器７から１１
”が出力される。ＶＭ−Ｉ ＤはＴＬＢ４のＩＤフィー
ルドと比較器５により比較され、両者が一致したとき比
較器５から′″１＃が出力される。そして、ＴＬＢ４の
Ｃビットが′″１”のときＡＮＤ回路８から′″１”が
出力される。５ＴＯＲ，２はＴＬＢ４のＳ’ｌ”Ｏフィ
ールドと比較器６によシ比較され、両者が一致したとき
比較器６から″１＃が出力される。そして、比較器５の
出力が“１＃のときＡＮＤ回路９から１″が出力される
。比較器７の出力が１１Ｍで、ＡＮＤ回路８とＡＮＤ回
路９のいずれかの出力が”１”のときＡＮＤ回路１１か
ら“１”が出力され、ＡＮＤ回路１１の出力が１１″′
のときＰＡＲ１２が有効となる。つまＤ 、Ｌ Ａ ａ
ａのＬ１部とＴＬＢ４のＬＡフィールドが等しくＶＭ
、−ＩＤが一致し、ＴＬＢ４のＣビットがｏｎあるいは
５ＴＯＲ２とＴＬＢ４のＳＴＯフィールドが一致したと
きＰＡＲ１２が有効となる。
したがって、常にＶＭ−ＩＤの比較を行っているので仮
想計算機間で共通な領域を設定することができない。あ
るいは、仮想計算機間で共通な領域をＣピッｉ使用して
識別する場合は、仮想計算機内の共通領域は設定できな
くなる。
想計算機間で共通な領域を設定することができない。あ
るいは、仮想計算機間で共通な領域をＣピッｉ使用して
識別する場合は、仮想計算機内の共通領域は設定できな
くなる。
本発明の目的は、仮想計算機システムにおいて、仮想計
算機内の共通領域と仮想計算機間の共通領域を同時に設
定可能とする機能を提供することにある。
算機内の共通領域と仮想計算機間の共通領域を同時に設
定可能とする機能を提供することにある。
本発明では、仮想計算機間で共通な領域に対して識別子
を設定し、各仮想計算機に対してその反想計算機が使用
できる共通領域の識別子を割当て、仮想針４機が走行中
にその識別子を保持する。また、ＴＬＢ内にも共通領域
であることを示す標識と共通領域の識別子を格納するフ
ィールドを設けＴＬＢ内の共通領域の識別子を判定する
ことによって、仮想計算機内の共通領域と仮想記憶機能
の共通領域を区別することができるので両者を同時に設
定できる。また、仮想計算機間の共通領域を複数個設定
できることに特徴がある。
を設定し、各仮想計算機に対してその反想計算機が使用
できる共通領域の識別子を割当て、仮想針４機が走行中
にその識別子を保持する。また、ＴＬＢ内にも共通領域
であることを示す標識と共通領域の識別子を格納するフ
ィールドを設けＴＬＢ内の共通領域の識別子を判定する
ことによって、仮想計算機内の共通領域と仮想記憶機能
の共通領域を区別することができるので両者を同時に設
定できる。また、仮想計算機間の共通領域を複数個設定
できることに特徴がある。
以下、本発明を実施例により図を用いて説明する。第２
図は本発明の一天施例を示す構成図である。
図は本発明の一天施例を示す構成図である。
本発明の装置は、仮想計算機識別子レジスタ（ＶｉＶｆ
ＩＤＲ） １ 、セグメント・テーブル先頭アドレス・
レジスタ（５ＴＯＲ）２、論理アドレスレジスタ（ＬＡ
Ｉ’（）３、アドレス変換バッファ（ＴＬＩ３） ４、
比較器５，６，７，１４，１５、ＡＮＤ回路８゜９．１
１，１６、ＯＲ回路１０、物理アドレスレジスタ（ＰＡ
Ｒ）１２、共通頭載識別子レジスタ（ＣＮＲ）１３から
構成される。
ＩＤＲ） １ 、セグメント・テーブル先頭アドレス・
レジスタ（５ＴＯＲ）２、論理アドレスレジスタ（ＬＡ
Ｉ’（）３、アドレス変換バッファ（ＴＬＩ３） ４、
比較器５，６，７，１４，１５、ＡＮＤ回路８゜９．１
１，１６、ＯＲ回路１０、物理アドレスレジスタ（ＰＡ
Ｒ）１２、共通頭載識別子レジスタ（ＣＮＲ）１３から
構成される。
ＶＭＩＤＲＩとＴＬＢ４のＩＤフィールドには仮想計算
機の識別子、５ＴＯＩ’Ｌ２にはセグメント・テーブル
の先頭アドレス、ＬＡＲ３にはｆｔｍＢＭアドレス、そ
してＣＮＲ１３とＴＬＢ４のＣＮ、ｙイールドには現在
走行中の仮想計算機が使用できる仮想計算機間で共通な
領域の識別子がストアされる。
機の識別子、５ＴＯＩ’Ｌ２にはセグメント・テーブル
の先頭アドレス、ＬＡＲ３にはｆｔｍＢＭアドレス、そ
してＣＮＲ１３とＴＬＢ４のＣＮ、ｙイールドには現在
走行中の仮想計算機が使用できる仮想計算機間で共通な
領域の識別子がストアされる。
第２図の動作は以下の通シである。ＬＡＲ，３にセット
された論理アドレスのＬ２部によってＴＬＢ４の該当エ
ントリーが指定される。ＶＭｉＤＲｌの内容ＶＭ−ＩＤ
はＴＬＢ４のＩＤフィールドと比較器５により比較され
、両者が一致したとき比較器５から１″′が出力される
。ＴＬＢ４のＣＮフィールドは比較器１４によＱＯと比
較され、ＣＮフィールドが０のとき比較器１４から″１
”が出力される。比較器５の出力と比較器１４の出力が
１”でＴＬＢ４のＣビットがＩ１１＃のとき、つまりＶ
Ｍ−ＩＤが一致しＣＮフィールドが０でＣビットがＯｎ
のときＡＮＤ回路８から１１”が出力される。５ＴＯＲ
，２はＴＬＢ４のＳＴＯフィールドと比較器６によシ比
較され、両者が一致したとき比較器６から′″１”が出
力される。比較器５の出力と比較器６の出力が″１”の
とき、つまシＶＭ−ＩＤが一致し５ＴＯＲが一致したと
きＡＮＤ回路９から“１”が出力される。ＣＮａ１３は
ＴＬＢ４のＣＮフィールドと比奴器１５によ）比較され
、両者が一致したとさ比較器１５から”１”が出力され
る。比較器１５の出力が”１′でＴＬＢ４のＣビットが
１′のとき、つまシＣＮＲが一致しＣビットがＯｎのと
きＡ Ｎ Ｄ回路１６から１”が出力される。ＬＡＲ３
のＬ１部はＴＬＢ４のＬ＆フィールドと比、ｌ！２器７
により比較され、両者が一致したとき比較器７から＠１
＃が出力される。ＴＬＢ４のＰＡフィールドはＰａｌ
２にストアされる。また、ＬＡＲ３のＬ３部もＰＡＩＩ
、１２にストアされる。比較器７の出力が′１＃で、Ａ
ＮＤ回路８，９．１６の出力のいずれかが″１”のとき
ＡＮＤ回路１１から′″１”が出力される。ＡＮＤ回路
１１の出力が“１”のとき、ＰＡＲ１２の物理アドレス
が有効になる。つまり （１） ＶＭ −ＩＤが一致しＣビットがＯｎでＣＮフ
ィールドがＯのとき。
された論理アドレスのＬ２部によってＴＬＢ４の該当エ
ントリーが指定される。ＶＭｉＤＲｌの内容ＶＭ−ＩＤ
はＴＬＢ４のＩＤフィールドと比較器５により比較され
、両者が一致したとき比較器５から１″′が出力される
。ＴＬＢ４のＣＮフィールドは比較器１４によＱＯと比
較され、ＣＮフィールドが０のとき比較器１４から″１
”が出力される。比較器５の出力と比較器１４の出力が
１”でＴＬＢ４のＣビットがＩ１１＃のとき、つまりＶ
Ｍ−ＩＤが一致しＣＮフィールドが０でＣビットがＯｎ
のときＡＮＤ回路８から１１”が出力される。５ＴＯＲ
，２はＴＬＢ４のＳＴＯフィールドと比較器６によシ比
較され、両者が一致したとき比較器６から′″１”が出
力される。比較器５の出力と比較器６の出力が″１”の
とき、つまシＶＭ−ＩＤが一致し５ＴＯＲが一致したと
きＡＮＤ回路９から“１”が出力される。ＣＮａ１３は
ＴＬＢ４のＣＮフィールドと比奴器１５によ）比較され
、両者が一致したとさ比較器１５から”１”が出力され
る。比較器１５の出力が”１′でＴＬＢ４のＣビットが
１′のとき、つまシＣＮＲが一致しＣビットがＯｎのと
きＡ Ｎ Ｄ回路１６から１”が出力される。ＬＡＲ３
のＬ１部はＴＬＢ４のＬ＆フィールドと比、ｌ！２器７
により比較され、両者が一致したとき比較器７から＠１
＃が出力される。ＴＬＢ４のＰＡフィールドはＰａｌ
２にストアされる。また、ＬＡＲ３のＬ３部もＰＡＩＩ
、１２にストアされる。比較器７の出力が′１＃で、Ａ
ＮＤ回路８，９．１６の出力のいずれかが″１”のとき
ＡＮＤ回路１１から′″１”が出力される。ＡＮＤ回路
１１の出力が“１”のとき、ＰＡＲ１２の物理アドレス
が有効になる。つまり （１） ＶＭ −ＩＤが一致しＣビットがＯｎでＣＮフ
ィールドがＯのとき。
（２） ＶＭ−ＩＤが一致し５ＴＯＲが一致したとき。
（３）ＣビットがＯｎでＣＩＮ Ｒが一致したとき。
以上のいずれかの条件が成立しＬＡＲ３のＬ＋部とＴＬ
Ｂ４のＬＡフィールドが一致したとき、ＰＡＩＩ２が有
効になる。
Ｂ４のＬＡフィールドが一致したとき、ＰＡＩＩ２が有
効になる。
次に仮想計算機間で共通の領域を一つに制限した場合に
９いて説明する。その場合は、ＴＬＢ４のＣＮフィール
ドとＣ’ＮＦＬ１３が１ビツトとなシ、比較器１４をＮ
ＯＴ回路に置換えることができる。
９いて説明する。その場合は、ＴＬＢ４のＣＮフィール
ドとＣ’ＮＦＬ１３が１ビツトとなシ、比較器１４をＮ
ＯＴ回路に置換えることができる。
さらに、すべての仮想計算機が仮想計算機間で共通の領
域を使用可能とする場合は、比較器１５が不用となる。
域を使用可能とする場合は、比較器１５が不用となる。
第３図にＣＮフィールドを１ビツトにした場合のＣビッ
トとＣＮフィールド値に対する使用順域を示す。
トとＣＮフィールド値に対する使用順域を示す。
以上述べたように、本実施例によれば、仮想計算機内の
共通項域と仮想計算機間の共通項域を同時に設定するこ
とができる。また、ＣＮＲの値を変えることによシ別の
共通領域ヲ使用することができ、０をセットした場合は
仮想針Ｘ機間の共通項域だけを使用不可にすることがで
きる。
共通項域と仮想計算機間の共通項域を同時に設定するこ
とができる。また、ＣＮＲの値を変えることによシ別の
共通領域ヲ使用することができ、０をセットした場合は
仮想針Ｘ機間の共通項域だけを使用不可にすることがで
きる。
本発明によれば、仮想計算機間の共通領域の識別子を保
持することによシ反想計算機内の共通項域と仮想計算機
間の共通領域を識別することができるので、両者を同時
に設定することができ、主記憶装置を効率的に使用する
ことができる。また、仮想針Ｘ機間の共通項域を峻故個
設定することができ、使用できる共通領域の変更や共通
領域を使用不可能にすることができる。
持することによシ反想計算機内の共通項域と仮想計算機
間の共通領域を識別することができるので、両者を同時
に設定することができ、主記憶装置を効率的に使用する
ことができる。また、仮想針Ｘ機間の共通項域を峻故個
設定することができ、使用できる共通領域の変更や共通
領域を使用不可能にすることができる。
第１図は従来のアドレス変換装置の構成図、第２図は本
発明によるアドレス変換装置の一実施例を示す構成図、
第３図はＣビットとＣＮフィールドによる使用領域を説
明する説明図である。 １・・・仮想計算機識別子レジスタ、２・・・セグメン
ト・テーブル先頭アドレス・レジスタ、３・・・論理ア
ドレスレジスタ、４・・・アドレス変換バッファ、５゜
６．７，１４，１５・・・比較器、８，９，１１゜１６
・・・ＡＮＤ回路、１０・・・ＯＲ回路、１２・・・物
理アドンスレジスタ、１３・・・共通碩域識別子しンス
タ。 第 ／ 菌 第 ２ 口
発明によるアドレス変換装置の一実施例を示す構成図、
第３図はＣビットとＣＮフィールドによる使用領域を説
明する説明図である。 １・・・仮想計算機識別子レジスタ、２・・・セグメン
ト・テーブル先頭アドレス・レジスタ、３・・・論理ア
ドレスレジスタ、４・・・アドレス変換バッファ、５゜
６．７，１４，１５・・・比較器、８，９，１１゜１６
・・・ＡＮＤ回路、１０・・・ＯＲ回路、１２・・・物
理アドンスレジスタ、１３・・・共通碩域識別子しンス
タ。 第 ／ 菌 第 ２ 口
Claims (1)
- 【特許請求の範囲】 １、仮想計算機が使用する論理アドレスを該仮想計算機
に割当てられた領域の先頭を起点とした領域内物理アド
レスに変換するためのテーブル（アドレス変換テーブル
）と、仮想計算機を識別するだめの識別子（７Ｍ識別子
）を保持する手段、該論理アドレスに対応する実主記憶
装置の物理アドレス（システム物理アドレス）と、該ア
ドレス変換テーブルの先頭アドレス（アドレス変換テー
ブルの識別子）および該７Ｍ識別子の組を記憶してアド
レス変換のために使用されるテーブル（対応テーブル）
を有し、動作時の共通領域の種類を示す識別子（共通領
域識別子）を保持する手段と、共通領域であることを示
す標識及び共通領域識別子を上記対応テーブルに格納す
る手段と、共通領域であることが指定されていて、且つ
動作時の共通領域識別子と上記対応テーブルに格納され
た共通領域識別子が一致した場合、７Ｍ識別子、アドレ
ス変換テーブルの識別子の一致条件ケ無視して、論理ア
ドレスに対応する該対応テーブル内のシステム物理アド
レスを有効にする手段を有することを特徴とするアドレ
ス変換装置。 ２、共通領域であることが指定されていて、且つ動作時
の共通領域識別子と該対応テーブルに格納された共通領
域識別子が一致しない場合、動作時の７Ｍ識別子と上記
対応テーブルに格納された７Ｍ識別子の一致によシ論理
アドレスに対応する該対応テーブル内のシステム物理ア
ドレスを有効にする手段を有すること忙特徴とする特許
請求の範囲第１項のアドレス変換装置。 ３、共通領域であることが指定されていない場合、動作
時の７Ｍ識別子と上記対応デープルに格納された７Ｍ識
別子の一致と、動作時のアドレス変換テーブルの識別子
と上記対応テーブルに格納されたアドレス変換テーブル
の識別子の一致によシ論理アドレスに対応する上記対応
テーブル内のシステム物理アドレスを有効にする手段を
有することを特徴とする特許請求の軛囲第１項のアドレ
ス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174214A JPS6068443A (ja) | 1983-09-22 | 1983-09-22 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174214A JPS6068443A (ja) | 1983-09-22 | 1983-09-22 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068443A true JPS6068443A (ja) | 1985-04-19 |
Family
ID=15974717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174214A Pending JPS6068443A (ja) | 1983-09-22 | 1983-09-22 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068443A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985828A (en) * | 1987-03-19 | 1991-01-15 | Hitachi, Ltd. | Method and apparatus for generating a real address multiple virtual address spaces of a storage |
| US5319758A (en) * | 1989-02-01 | 1994-06-07 | Hitachi, Ltd. | Method for managing multiple virtual storages divided into families |
| JP2007122305A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Ltd | 仮想計算機システム |
| JP2014119787A (ja) * | 2012-12-13 | 2014-06-30 | Renesas Electronics Corp | プロセッサ |
-
1983
- 1983-09-22 JP JP58174214A patent/JPS6068443A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985828A (en) * | 1987-03-19 | 1991-01-15 | Hitachi, Ltd. | Method and apparatus for generating a real address multiple virtual address spaces of a storage |
| US5319758A (en) * | 1989-02-01 | 1994-06-07 | Hitachi, Ltd. | Method for managing multiple virtual storages divided into families |
| JP2007122305A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Ltd | 仮想計算機システム |
| JP2014119787A (ja) * | 2012-12-13 | 2014-06-30 | Renesas Electronics Corp | プロセッサ |
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