JPH07287671A - リプレース回路 - Google Patents
リプレース回路Info
- Publication number
- JPH07287671A JPH07287671A JP6081224A JP8122494A JPH07287671A JP H07287671 A JPH07287671 A JP H07287671A JP 6081224 A JP6081224 A JP 6081224A JP 8122494 A JP8122494 A JP 8122494A JP H07287671 A JPH07287671 A JP H07287671A
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Abstract
(57)【要約】
【目的】 記憶管理においてＦＩＦＯアルゴリズムとＬ
ＲＵアルゴリズムの両方を一つの回路の中で実現する。 【構成】 レジスタ90,91,92は、過去にアクセスされた
アドレスを格納している。比較回路40,41,42は、アクセ
スされたアドレス100 とレジスタのアドレスを比較す
る。リプレース指示回路50は、比較回路40,41,42の一致
結果信号110,111,112 とリプレースの指示信号120 を受
けて、レジスタのリプレースの判断指示をする。バス出
力回路60,61,62は、リプレース判断回路50から送出され
た信号130,131,132 によりレジスタのアドレスをバス70
に送出する。アドレスセレクト回路80,81,82は、リプレ
ース指示回路50から送出された信号によりバス70に送出
されたアドレスとそれぞれのレジスタ自身が格納してい
るアドレスと他のレジスタが格納しているアドレスから
新たにレジスタに格納するアドレスを選択する。
ＲＵアルゴリズムの両方を一つの回路の中で実現する。 【構成】 レジスタ90,91,92は、過去にアクセスされた
アドレスを格納している。比較回路40,41,42は、アクセ
スされたアドレス100 とレジスタのアドレスを比較す
る。リプレース指示回路50は、比較回路40,41,42の一致
結果信号110,111,112 とリプレースの指示信号120 を受
けて、レジスタのリプレースの判断指示をする。バス出
力回路60,61,62は、リプレース判断回路50から送出され
た信号130,131,132 によりレジスタのアドレスをバス70
に送出する。アドレスセレクト回路80,81,82は、リプレ
ース指示回路50から送出された信号によりバス70に送出
されたアドレスとそれぞれのレジスタ自身が格納してい
るアドレスと他のレジスタが格納しているアドレスから
新たにレジスタに格納するアドレスを選択する。
Description
【０００１】
【産業上の利用分野】本発明は、主記憶装置および主記
憶装置よりも小規模で高速のバッファをそなえる情報処
理装置に関し、特に、バッファのリプレース回路に関す
る。
憶装置よりも小規模で高速のバッファをそなえる情報処
理装置に関し、特に、バッファのリプレース回路に関す
る。
【０００２】
【従来の技術】従来、この種のリプレース回路では一番
最初に割り当てられたエントリを追い出すＦＩＦＯ方
式，最も長い間アクセスの行われていないエントリを追
い出す方式であるＬＲＵ方式，上記リプレース方式を組
み合わせた疑似ＬＲＵ方式（例えば特開昭６０−１６３
１４７号公報など）が採用されている。
最初に割り当てられたエントリを追い出すＦＩＦＯ方
式，最も長い間アクセスの行われていないエントリを追
い出す方式であるＬＲＵ方式，上記リプレース方式を組
み合わせた疑似ＬＲＵ方式（例えば特開昭６０−１６３
１４７号公報など）が採用されている。
【０００３】計算機の規模やプログラムのアルゴリスム
によってリプレース方式としてＦＩＦＯ方式がすぐれて
いる場合もあるし、ＬＲＵ方式がすぐれている場合もあ
る。しかし、リプレース（ＦＩＦＯ／ＬＲＵ）方式のど
ちらかを採用している。
によってリプレース方式としてＦＩＦＯ方式がすぐれて
いる場合もあるし、ＬＲＵ方式がすぐれている場合もあ
る。しかし、リプレース（ＦＩＦＯ／ＬＲＵ）方式のど
ちらかを採用している。
【０００４】
【発明が解決しようとする課題】従来、記憶管理におい
てＦＩＦＯアルゴリズムとＬＲＵアルゴリズムを一つの
装置の中で両方を実現させるためには、二つ別々に作ら
ねばならず、ハードウェア量の増加につながっている。
てＦＩＦＯアルゴリズムとＬＲＵアルゴリズムを一つの
装置の中で両方を実現させるためには、二つ別々に作ら
ねばならず、ハードウェア量の増加につながっている。
【０００５】
【課題を解決するための手段】本発明のリプレース回路
は、過去にアクセスされたアドレスを格納しているレジ
スタ群と、アクセスされたアドレスと前記レジスタ群の
アドレスを比較する比較回路と、前記比較回路の一致結
果信号とリプレース指示信号を受けて、前記レジスタ群
のリプレースの判断指示をするリプレース指示回路と、
前記リプレース指示回路から送出された信号により前記
レジスタ群のアドレスをバスに送出するためのバス出力
回路と、前記リプレース指示回路から送出された信号に
より前記バスに送出されたアドレスとそれぞれレジスタ
自身が格納しているアドレスと他のレジスタが格納して
いるアドレスから新たに格納するアドレスを選択するア
ドレスセレクト回路とを具備することを特徴とする。
は、過去にアクセスされたアドレスを格納しているレジ
スタ群と、アクセスされたアドレスと前記レジスタ群の
アドレスを比較する比較回路と、前記比較回路の一致結
果信号とリプレース指示信号を受けて、前記レジスタ群
のリプレースの判断指示をするリプレース指示回路と、
前記リプレース指示回路から送出された信号により前記
レジスタ群のアドレスをバスに送出するためのバス出力
回路と、前記リプレース指示回路から送出された信号に
より前記バスに送出されたアドレスとそれぞれレジスタ
自身が格納しているアドレスと他のレジスタが格納して
いるアドレスから新たに格納するアドレスを選択するア
ドレスセレクト回路とを具備することを特徴とする。
【０００６】
【実施例】図１は本発明の一実施例のブロック図であ
る。図２は図１のリプレース回路を用いた情報処理装置
を示すブロック図である。
る。図２は図１のリプレース回路を用いた情報処理装置
を示すブロック図である。
【０００７】図２において、３エントリのフルアソシア
ティブＴＬＢ１１，１２，１３はそれぞれキー部，デー
タ部から構成される。
ティブＴＬＢ１１，１２，１３はそれぞれキー部，デー
タ部から構成される。
【０００８】ＴＬＢ（Translation Look−aside Buff
er）とは、仮想アドレス（キー）と実アドレス（デー
タ）を高速に変換するバッファである。
er）とは、仮想アドレス（キー）と実アドレス（デー
タ）を高速に変換するバッファである。
【０００９】ＴＬＢに対してアクセス要求があった場合
にＴＬＢアクセスデータとＴＬＢ１１，ＴＬＢ１２，Ｔ
ＬＢ１３のキー部のデータが比較回路２０で比較され、
一致するデータがあれば一致信号１２１がＯＮになり、
一致したＴＬＢのエントリアドレス１００が読み出さ
れ、セレクト回路２１にセレクト信号１２２が送られて
一致したＴＬＢのデータ部からデータが読み出される。
にＴＬＢアクセスデータとＴＬＢ１１，ＴＬＢ１２，Ｔ
ＬＢ１３のキー部のデータが比較回路２０で比較され、
一致するデータがあれば一致信号１２１がＯＮになり、
一致したＴＬＢのエントリアドレス１００が読み出さ
れ、セレクト回路２１にセレクト信号１２２が送られて
一致したＴＬＢのデータ部からデータが読み出される。
【００１０】一致するデータがなければ、一致信号１２
１はＯＦＦにされる。キー部にはＴＬＢアクセスデータ
が格納される。データ部にはキー部のデータに対応する
データを見つけ出したときにそのデータを格納する。
１はＯＦＦにされる。キー部にはＴＬＢアクセスデータ
が格納される。データ部にはキー部のデータに対応する
データを見つけ出したときにそのデータを格納する。
【００１１】リプレース回路３０は、ＴＬＢのアクセス
情報を更新しアクセス順序を記憶しておき、リプレース
要求が発生したときにＴＬＢ１１，ＴＬＢ１２，ＴＬＢ
１３の中からリプレースすべきものを指定するリプレー
スエントリアドレス１２３を出力する。
情報を更新しアクセス順序を記憶しておき、リプレース
要求が発生したときにＴＬＢ１１，ＴＬＢ１２，ＴＬＢ
１３の中からリプレースすべきものを指定するリプレー
スエントリアドレス１２３を出力する。
【００１２】図１に示すリプレース回路は、過去にアク
セスされたアドレスを格納しているレジスタ９０，９
１，９２と、エントリアドレス１００とレジスタ９０，
９１，９２のアドレスとを比較
し、レジスタ９０，９１，９２のうちのどのレジスタの
アドレスと一致したかを示す信号１１０，１１１，１１
２を出力する比較回路４０，４１，４２と、信号１１
０，１１１，１１２とリプレース指示信号１２０と一致
信号１２１とを受けて、どのようなリプレース形態をと
るかを決定
し、出力回路６０，６１，６２に対して許可を与える信
号１３０，１３１，１３２の出力するリプレース指示回
路５０と、バス７０と、バス７０にレジスタ９０，９
１，９２のアドレスを出力するバス出力回路６０，６
１，６２と、バスからの出力アドレス信号１５０
、およびレジスタ９０のアドレスをホールドするための
信号１７０を入力し、レジスタ９０に登録するアドレス
の選択を指示する信号１４０の指示によりアドレス選択
を行うアドレスセレクト回路８０と、リプレース指示回
路５０から出力され、信号１５０，１８０，１７１
を入力し、レジスタ９１に登録するアドレスを選択を指
示する信号１４１の指示によりアドレス選択を行うアド
レスセレクト回路８１と、リプレース指示回路５０から
出力され信号１５０，１８１，１７２からレジスタ９２
に登録するアドレスを選択を指示する信号１４２の指示
によりアドレス選択を行うアドレスセレクト回路８２と
から構成されている。
セスされたアドレスを格納しているレジスタ９０，９
１，９２と、エントリアドレス１００とレジスタ９０，
９１，９２のアドレスとを比較
し、レジスタ９０，９１，９２のうちのどのレジスタの
アドレスと一致したかを示す信号１１０，１１１，１１
２を出力する比較回路４０，４１，４２と、信号１１
０，１１１，１１２とリプレース指示信号１２０と一致
信号１２１とを受けて、どのようなリプレース形態をと
るかを決定
し、出力回路６０，６１，６２に対して許可を与える信
号１３０，１３１，１３２の出力するリプレース指示回
路５０と、バス７０と、バス７０にレジスタ９０，９
１，９２のアドレスを出力するバス出力回路６０，６
１，６２と、バスからの出力アドレス信号１５０
、およびレジスタ９０のアドレスをホールドするための
信号１７０を入力し、レジスタ９０に登録するアドレス
の選択を指示する信号１４０の指示によりアドレス選択
を行うアドレスセレクト回路８０と、リプレース指示回
路５０から出力され、信号１５０，１８０，１７１
を入力し、レジスタ９１に登録するアドレスを選択を指
示する信号１４１の指示によりアドレス選択を行うアド
レスセレクト回路８１と、リプレース指示回路５０から
出力され信号１５０，１８１，１７２からレジスタ９２
に登録するアドレスを選択を指示する信号１４２の指示
によりアドレス選択を行うアドレスセレクト回路８２と
から構成されている。
【００１３】エントリアドレス１００がレジスタ９０，
９１，９２のアドレスと比較回路４０，４１，４２でそ
れぞれ比較される。比較回路４０の出力１１０と比較回
路４１の出力１１１と比較回路１２の出力１１２と
リプレース指示信号１２０と一致信号１２１によりリプ
レース指示回路５０から、バス出力回路６０に許可を与
える信号１３０とバス出力回路６１に許可を与える信号
１３１とバス出力回路６２に許可を与える信号１３２の
内の一つと、アドレスセレクト回路８０にアドレス選択
を指示する信号１４０とアドレスセレクト回路８１にア
ドレス選択を指示する信号１４１とアドレスセレクト回
路８２にアドレス選択を指示する信号１４２の内の一つ
が送出される。信号１３０、１３１、１３２によりアド
レスが一致したレジスタのアドレスがバス７０に送出さ
れる。アドレスセレクト回路８０は、信号１４０によ
り、バス７０からの出力アドレス信号１５０と、レジス
タ９０のアドレスをホールドするための信号１７０とか
ら、レジスタ９０に新しくセットするアドレスをセレク
トする。アドレスセレクト回路８１は、信号１４１によ
り、バス７０からの出力アドレス信号１５０と、レジス
タ９０のアドレスを移しかえるための信号１８０と、レ
ジスタ９１のアドレスをホールドするための信号１７１
とから、レジスタ９１に新しくセットするアドレスをセ
レクトする。アドレスセレクト回路８２は、信号１４２
により、バス７０からの出力アドレス信号１５０と、レ
ジスタ９１のアドレスを移しかえるための信号１８１
と、レジスタ９２のアドレスをホールドするための信号
１７２とから、レジスタ９２に新しくセットするアドレ
スをセレクトする。
９１，９２のアドレスと比較回路４０，４１，４２でそ
れぞれ比較される。比較回路４０の出力１１０と比較回
路４１の出力１１１と比較回路１２の出力１１２と
リプレース指示信号１２０と一致信号１２１によりリプ
レース指示回路５０から、バス出力回路６０に許可を与
える信号１３０とバス出力回路６１に許可を与える信号
１３１とバス出力回路６２に許可を与える信号１３２の
内の一つと、アドレスセレクト回路８０にアドレス選択
を指示する信号１４０とアドレスセレクト回路８１にア
ドレス選択を指示する信号１４１とアドレスセレクト回
路８２にアドレス選択を指示する信号１４２の内の一つ
が送出される。信号１３０、１３１、１３２によりアド
レスが一致したレジスタのアドレスがバス７０に送出さ
れる。アドレスセレクト回路８０は、信号１４０によ
り、バス７０からの出力アドレス信号１５０と、レジス
タ９０のアドレスをホールドするための信号１７０とか
ら、レジスタ９０に新しくセットするアドレスをセレク
トする。アドレスセレクト回路８１は、信号１４１によ
り、バス７０からの出力アドレス信号１５０と、レジス
タ９０のアドレスを移しかえるための信号１８０と、レ
ジスタ９１のアドレスをホールドするための信号１７１
とから、レジスタ９１に新しくセットするアドレスをセ
レクトする。アドレスセレクト回路８２は、信号１４２
により、バス７０からの出力アドレス信号１５０と、レ
ジスタ９１のアドレスを移しかえるための信号１８１
と、レジスタ９２のアドレスをホールドするための信号
１７２とから、レジスタ９２に新しくセットするアドレ
スをセレクトする。
【００１４】エントリアドレス１００がレジスタ９１に
格納されていたアドレスと一致した場合のリプレース回
路３０の動作を示す。
格納されていたアドレスと一致した場合のリプレース回
路３０の動作を示す。
【００１５】レジスタ９０に「０００」が格納され、レ
ジスタ９１に「００１」が格納され、レジスタ９２に
「０１０」が格納されているとし、
エントリアドレス１００は「００１」であったする。
ジスタ９１に「００１」が格納され、レジスタ９２に
「０１０」が格納されているとし、
エントリアドレス１００は「００１」であったする。
【００１６】比較回路４１より一致信号１１１がリプレ
ース指示回路５０に送出される。リプレース指示回路５
０より信号１３１が送出され、バス出力回路６１よりバ
ス７０に対してレジスタ９１のアドレスが送出される。
ース指示回路５０に送出される。リプレース指示回路５
０より信号１３１が送出され、バス出力回路６１よりバ
ス７０に対してレジスタ９１のアドレスが送出される。
【００１７】ＬＲＵを実現する場合、新たにアクセスさ
れたアドレスを最新のものとして登録し、レジスタに格
納されていたアドレスデータを移し変えねばならないの
で、この場合では、レジスタ９１のアドレスが一番新し
いものになり、レジスタ９０のアドレスが２番目に新し
く、レジスタ９２のアドレスが一番古くなるので、リプ
レース指示回路５０はアドレス選択指示信号１４０によ
りデータセレクト回路８０に対し信号１５０を取り込む
ように指示し、アドレス選択指示信号１４１によりアド
レスセレクト回路８１に対し信号１８０を取り込むよう
に指示し、アドレス選択指示信号１４２によりアドレス
セレクト回路８２に対し信号１７２を取り込むように指
示する。
れたアドレスを最新のものとして登録し、レジスタに格
納されていたアドレスデータを移し変えねばならないの
で、この場合では、レジスタ９１のアドレスが一番新し
いものになり、レジスタ９０のアドレスが２番目に新し
く、レジスタ９２のアドレスが一番古くなるので、リプ
レース指示回路５０はアドレス選択指示信号１４０によ
りデータセレクト回路８０に対し信号１５０を取り込む
ように指示し、アドレス選択指示信号１４１によりアド
レスセレクト回路８１に対し信号１８０を取り込むよう
に指示し、アドレス選択指示信号１４２によりアドレス
セレクト回路８２に対し信号１７２を取り込むように指
示する。
【００１８】ＦＩＦＯの実現する場合、新たにアクセス
されたアドレスが参照に使用された場合には今の状態を
保持しなければならず、登録に使用された場合には最新
のものとして登録しレジスタに格納されていたアドレス
データを移し変えねばならないので、この場合では、参
照の場合には今の状態を保持しなくてはならないので、
リプレース指示回路５０は、アドレス選択指示信号１４
０によりアドレスセレクト回路８０に対し信号１７０を
取り込むように指示し、アドレス選択指示信号１４１に
よりアドレスセレクト回路８１に対し信号１５０を取り
込むように指示し、アドレス選択指示信号１４２により
アドレスセレクト回路８２に対し信号１７２を取り込む
ように指示する。
されたアドレスが参照に使用された場合には今の状態を
保持しなければならず、登録に使用された場合には最新
のものとして登録しレジスタに格納されていたアドレス
データを移し変えねばならないので、この場合では、参
照の場合には今の状態を保持しなくてはならないので、
リプレース指示回路５０は、アドレス選択指示信号１４
０によりアドレスセレクト回路８０に対し信号１７０を
取り込むように指示し、アドレス選択指示信号１４１に
よりアドレスセレクト回路８１に対し信号１５０を取り
込むように指示し、アドレス選択指示信号１４２により
アドレスセレクト回路８２に対し信号１７２を取り込む
ように指示する。
【００１９】また登録の場合はＬＲＵの動作と同様にな
る。
る。
【００２０】上述した２つの場合では３エントリのＴＬ
Ｂを元に説明をおこなっているが、エントリ数はどんな
数であってもかまわない。
Ｂを元に説明をおこなっているが、エントリ数はどんな
数であってもかまわない。
【００２１】
【発明の効果】以上説明したように、本発明のリプレー
ス回路は、ＦＩＦＯ，ＬＲＵアルゴリズムの双方とも実
現できることでハードウェア量低減につながるという効
果がある。
ス回路は、ＦＩＦＯ，ＬＲＵアルゴリズムの双方とも実
現できることでハードウェア量低減につながるという効
果がある。
【図１】本発明の一実施例の構成図である。
【図２】図１のリプレース回路を用いる情報処理装置の
構成図である。
構成図である。
【符号の説明】 ４０，４１，４２ 比較回路 ５０ リプレース指示回路 ６０，６１，６２ バス出力回路 ７０ バス ８０，８１，８２ アドレスセレクト回路 ９０，９１，９２ レジスタ １００ エントリアドレス １２０ リプレース指示信号 １２１ 一致信号
Claims (2)
- 【請求項１】 過去にアクセスされたアドレスを格納し
ているレジスタ群と、アクセスされたアドレスと前記レ
ジスタ群のアドレスを比較する比較回路と、前記比較回
路の一致結果信号とリプレース指示信号を受けて、前記
レジスタ群のリプレースの判断指示をするリプレース指
示回路と、前記リプレース指示回路から送出された信号
により前記レジスタ群のアドレスをバスに送出するため
のバス出力回路と、前記リプレース指示回路から送出さ
れた信号により前記バスに送出されたアドレスとそれぞ
れレジスタ自身が格納しているアドレスと他のレジスタ
が格納しているアドレスから新たに格納するアドレスを
選択するアドレスセレクト回路とを具備することを特徴
とするリプレース回路。 - 【請求項２】 請求項１記載のリプレース回路と、それぞれ キー部，データ部から構成され３エントリのフ
ルアソシアティブＴＬＢと、 ＴＬＢに対してアクセス要求があった場合にＴＬＢアク
セスデータと前記ＴＬＢのキー部のデータを比較し、一
致するデータがあれば一致信号をＯＮとし、一致したＴ
ＬＢのエントリアドレスを読み出し、一致するデータが
なければ、一致信号をＯＦＦにする比較回路と、 セレクト信号が送られて一致したＴＬＢのデータ部から
データを読み出すセレクト回路とを具備し、 前記リプレース回路が、ＴＬＢのアクセス情報を更新し
アクセス順序を記憶しておき、リプレース要求が発生し
たときに前記ＴＬＢの中からリプレースすべきものを指
定するリプレースエントリアドレスを出力することを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081224A JP2704112B2 (ja) | 1994-04-20 | 1994-04-20 | リプレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081224A JP2704112B2 (ja) | 1994-04-20 | 1994-04-20 | リプレース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287671A true JPH07287671A (ja) | 1995-10-31 |
| JP2704112B2 JP2704112B2 (ja) | 1998-01-26 |
Family
ID=13740516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081224A Expired - Fee Related JP2704112B2 (ja) | 1994-04-20 | 1994-04-20 | リプレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205445A (ja) | 2008-02-28 | 2009-09-10 | Sony Corp | アドレス変換回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108539A (en) * | 1978-02-15 | 1979-08-25 | Hitachi Ltd | Virtual memory control system of information processor |
| JPS55105883A (en) * | 1979-02-03 | 1980-08-13 | Tetsunori Nishimoto | Address conversion device |
| JPS5837877A (ja) * | 1981-08-28 | 1983-03-05 | Poriguramu Rekoode Service Kk | カセツトテ−プのロ−デイング方法 |
| JPS62269249A (ja) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | 番地変換索引緩衝装置 |
| JPH02146647A (ja) * | 1988-11-29 | 1990-06-05 | Nippon Telegr & Teleph Corp <Ntt> | バツフアメモリ制御装置 |
| JPH0418650A (ja) * | 1990-05-14 | 1992-01-22 | Toshiba Corp | メモリ管理装置 |
-
1994
- 1994-04-20 JP JP6081224A patent/JP2704112B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108539A (en) * | 1978-02-15 | 1979-08-25 | Hitachi Ltd | Virtual memory control system of information processor |
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| JPS62269249A (ja) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | 番地変換索引緩衝装置 |
| JPH02146647A (ja) * | 1988-11-29 | 1990-06-05 | Nippon Telegr & Teleph Corp <Ntt> | バツフアメモリ制御装置 |
| JPH0418650A (ja) * | 1990-05-14 | 1992-01-22 | Toshiba Corp | メモリ管理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2704112B2 (ja) | 1998-01-26 |
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