JP3176255B2 - キャッシュメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレスアレイの各ラ
インに登録されたアドレス情報に関する無効化処理を行
うキャッシュメモリ装置に関し、特に大量の連続領域を
無効化するキャッシュメモリ装置に関する。

【０００２】

【従来の技術】キャッシュメモリは、アクセスアドレス
の局所性を利用して、主記憶の一部分の写しを高速かつ
小容量のバッファメモリに蓄えておくことにより、擬似
的に主記憶アクセス速度を向上させるものである。従っ
て、キャッシュメモリの内容は原則として主記憶の内容
と一致していることが必要である。このため、主記憶を
書き換えるような場合にはこれをキャッシュメモリに反
映させることが必要になる。

【０００３】このような、主記憶の更新をキャッシュメ
モリに反映させる従来の技術として、たとえば、特公昭
６３−２５３７８号公報には、ベクトルストア命令によ
り主記憶上の連続または等間隔アドレスにベクトルデー
タをストアする際のキャッシュ無効化技術が記載されて
いる。この従来技術では、キャッシュメモリの１ブロッ
クサイズに含まれるベクトルストア要素数を調べてお
き、その要素数のベクトルストアアドレスの生成を省略
することにより、キャッシュ無効化処理をブロックアド
レス毎に行っている。

【０００４】

【発明が解決しようとする課題】上述の従来技術では、
各ベクトルストアアドレスに対してキャッシュの有効ま
たは無効を調べ、以降同一ブロックが連続する場合には
キャッシュ無効化を省略している。

【０００５】しかし、この従来技術では、ブロック毎に
キャッシュ無効化を行っているものの、各ベクトルスト
アアドレスに従って順次無効化を行うため、ベクトル要
素数に比例した回数の無効化を行わなければならない。

【０００６】すなわち、従来技術では、無効化のための
キャッシュメモリのアドレス検索を、連想的に規則性な
く行っているため、キャッシュメモリの容量とは無関係
に何度も無効化を行う必要が生じる。また、転送容量が
大きい主記憶への転送の場合、転送容量がキャッシュ容
量をはるかに上回るため、キャッシュ内をロールバック
して検索することになり、アドレスアレイの同一ライン
を何度も検索することになる。

【０００７】本発明の目的は、大量の連続する主記憶領
域に対してキャッシュメモリの無効化をする場合に、無
効化にかかる時間を短縮することにある。

【０００８】また、本発明の他の目的は、キャッシュメ
モリの無効化に要する時間を、アドレスアレイの容量分
に抑えることにある。

【０００９】また、本発明の他の目的は、キャッシュメ
モリの無効化を行う場合に、要素数に応じて適切な方法
を選択できるようにして、無効化にかかる時間をより効
果的に短縮することにある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明のキャッシュメモリ装置は、キャッシュメモリ
の各ラインで管理されるアドレスを保持するアドレスア
レイとキャッシュメモリの各ラインの有効性を保持する
バリッドメモリとを有するキャッシュメモリ装置におい
て、前記アドレスアレイの各ラインに保持されるアドレ
スを順次読み出して、無効化すべきアドレスの範囲に含
まれるか否かを判断し、その結果により無効化すべき旨
判断されたラインを無効化する。

【００１１】また、本発明の他のキャッシュメモリ装置
は、キャッシュメモリの各ラインで管理されるアドレス
を保持するアドレスアレイとキャッシュメモリの各ライ
ンの有効性を保持するバリッドメモリとを有するキャッ
シュメモリ装置において、無効化すべき開始アドレスと
処理要素数と要素間距離とから終了アドレスを生成する
アドレス生成回路と、前記アドレスアレイの各ラインの
内容を順次読み出すようにアドレスを供給するカウンタ
と、前記アドレスアレイの各ラインに保持されるアドレ
スが前記開始アドレスから前記終了アドレスまでの範囲
に含まれるか否かを判断するアドレス比較回路と、この
アドレス比較回路の結果により無効化すべき旨判断され
たラインを無効化する無効化制御回路とを含む。

【００１２】また、本発明の他のキャッシュメモリ装置
において、前記アドレス比較回路は、前記アドレスアレ
イから読み出されたアドレスについて、前記開始アドレ
スよりも大きいか等しく、且つ前記終了アドレスよりも
小さいか等しい場合、さらに前記バリッドメモリの対応
するラインが有効を示していれば、当該ラインを無効化
すべき旨判断する。

【００１３】また、本発明の他のキャッシュメモリ装置
は、キャッシュメモリの各ラインで管理されるアドレス
を保持するアドレスアレイとキャッシュメモリの各ライ
ンの有効性を保持するバリッドメモリとを有するキャッ
シュメモリ装置において、無効化すべき処理要素数が所
定の要素数よりも多いか否かを判別する要素数判別回路
と、この要素数判別回路により要素数が多いと判別され
た場合には無効化すべき開始アドレスと前記処理要素数
と要素間距離とから終了アドレスを生成し、要素数が少
ないと判別された場合には無効化すべきアドレスを順次
生成するアドレス生成回路と、前記アドレスアレイの各
ラインの内容を順次読み出すようにアドレスを供給する
カウンタと、前記要素数判別回路により要素数が多いと
判別された場合には前記アドレスアレイの各ラインに保
持されるアドレスが前記開始アドレスから前記終了アド
レスまでの範囲に含まれるか否かを判断し、要素数が少
ないと判別された場合には前記アドレスアレイの各ライ
ンに保持されるアドレスが前記アドレス生成回路により
生成されたアドレスと一致するか否かを判断するアドレ
ス比較回路と、このアドレス比較回路の結果により無効
化すべき旨判断されたラインを無効化する無効化制御回
路とを含む。

【００１４】また、本発明の他のキャッシュメモリ装置
において、前記アドレス比較回路は、前記要素数判別回
路により要素数が多いと判別された場合には前記アドレ
スアレイから読み出されたアドレスについて前記開始ア
ドレスよりも大きいか等しく且つ前記終了アドレスより
も小さいか等しくさらに前記バリッドメモリの対応する
ラインが有効を示していれば当該ラインを無効化すべき
旨判断し、要素数が少ないと判別された場合には前記ア
ドレスアレイから読み出されたアドレスが前記アドレス
生成回路により生成されたアドレスと一致し且つ前記バ
リッドメモリの対応するラインが有効を示していれば当
該ラインを無効化すべき旨判断する。

【００１５】また、本発明の他のキャッシュメモリ装置
において、前記アドレス生成回路は、キャッシュメモリ
のブロックサイズを保持するブロックサイズレジスタを
含み、前記要素数判別回路により要素数が少ないと判別
された場合には生成するアドレスに順次前記ブロックサ
イズを加算していくことによりアドレスを生成する。

【００１６】また、本発明の他のキャッシュメモリ装置
において、前記アドレスアレイは２以上のセットサイズ
を有する。すなわち、セットアソシアティブ方式のキャ
ッシュメモリである。

【００１７】また、本発明の他のキャッシュメモリ装置
において、前記アドレス生成回路は、前記処理要素数か
ら１を減じたものに前記要素間距離を乗じて前記開始ア
ドレスに加算することにより前記終了アドレスを生成す
る。

【００１８】

【実施例】次に本発明のキャッシュメモリ装置の一実施
例について図面を参照して詳細に説明する。

【００１９】図１を参照すると、本発明の第１の実施例
であるキャッシュメモリ装置は、無効化する開始アドレ
スと処理要素数とから終了アドレスを生成するアドレス
生成回路２００と、キャッシュメモリの各ラインのアド
レスを管理するキャッシュアドレス回路３００と、キャ
ッシュメモリの各ラインの有効または無効を管理する無
効化回路４００とを有している。

【００２０】アドレス生成回路２００は、「開始アドレ
ス＋（要素数−１）×要素間距離」を計算することによ
り、終了アドレスを求める。無効化する開始アドレス、
要素間距離、および処理要素数は、それぞれ開始アドレ
スレジスタ１１０、要素間距離レジスタ１２０および処
理要素数レジスタ１３０に保持されている。

【００２１】図２を参照すると、アドレス生成回路２０
０は、減算器２１１と、シフタ２１２と、加算器２１３
とを有している。減算器２１１は、処理要素レジスタ１
２０に保持されている要素数を、信号線１２１を介して
受け取り、１つ減算する。そして、この結果を、要素間
距離レジスタ１２０に保持されている数に基づいてシフ
タ２１２によりシフトする。このシフタ２１２は乗算器
の代わりに用いられているものであり、例えば要素間距
離が４バイトであれば２ビット左シフトし、要素間距離
が８バイトであれば３ビット左シフトする。加算器２１
３は開始アドレスレジスタ１１０の値とシフタ２１２の
出力とを加算して終了アドレスを生成する。

【００２２】図１を参照すると、キャッシュアドレス回
路３００は、アドレスアレイ３５１および３５２と、無
効化する開始アドレスまたはアクセスすべきアドレスを
保持する開始アドレスレジスタ３１０と、無効化する終
了アドレスを保持する終了アドレスレジスタ３２０と、
無効化の際にアドレスアレイ３５１および３５２にアド
レスを与えるカウンタ３３０と、キャッシュメモリに与
えるアドレスを選択するセレクタ３４０と、アドレスア
レイ３５１および３５２から読み出したアドレスが無効
化すべき範囲に含まれるか否かを判断するアドレス比較
回路３６０と、アドレスアレイ３５１および３５２にア
クセスしたアドレスを保持する一致アドレスレジスタ３
８０と、アドレス比較回路３６０による判断結果を保持
する一致レジスタ３７１および３７２とを含んでいる。

【００２３】アドレス生成回路２００により生成された
終了アドレスは、キャッシュアドレス回路３００内の終
了アドレスレジスタ３２０に保持される。また、開始ア
ドレスレジスタ１１０の開始アドレスレジスタはキャッ
シュアドレス回路３００内の開始アドレスレジスタ３１
０に保持される。カウンタ３３０は、無効化開始時にリ
セットされ、順次カウントアップしていくことによりア
ドレスアレイ３５１および３５２にアドレスを与える。
セレクタ３４０は、通常の動作時には開始アドレスレジ
スタ３１０の出力を選択するが、無効化をする際にはカ
ウンタ３３０の出力を選択する。アドレスアレイは本実
施例では、第１のアドレスアレイ３５１と第２のアドレ
スアレイ３５２の、２セットから構成される。アドレス
アレイの各ラインは、対応する（図示しない）データメ
モリに関するアドレス情報を保持する。より具体的に
は、アドレスの下位部分によりキャッシュメモリのライ
ンを索引し、アドレスアレイ３５１の各ラインにアドレ
スの上位部分を保持しておくことにより、対応するデー
タメモリに保持されるデータのアドレスを一意に識別す
ることができる。このアドレスアレイ３５１および３５
２はセレクタ３４０から与えられるアドレスにより索引
され、信号線３５３および３５４にその内容を出力す
る。

【００２４】アドレス比較回路３６０は、アドレスアレ
イ３５１および３５２から読み出されたアドレスが開始
アドレスレジスタ３１０および終了アドレスレジスタ３
２０により示された範囲に含まれるか否かを判断する。
このアドレス比較回路３６０の詳細については後述す
る。

【００２５】一致レジスタ３７１および３７２には、ア
ドレスアレイ３５１および３５２から読み出されたアド
レスが開始アドレスレジスタ３１０および終了アドレス
レジスタ３２０により示された範囲に含まれるか否かの
データを保持する。また、一致アドレスレジスタ３８０
には、アドレスアレイ３５１および３５２にアクセスし
たアドレスが保持される。

【００２６】図１を参照すると、無効化回路４００は、
バリッドメモリ４３１および４３２と、無効化するアド
レスを保持する無効化アドレスレジスタ４１０と、バリ
ッドメモリ４３１および４３２にアドレスを与えるセレ
クタ４２０と、無効化制御回路４４０とを有している。
バリッドメモリは、アドレスアレイ３５１および３５２
に対応して、第１のバリッドメモリ４３１と第２のバリ
ッドメモリ４３２の、２セットから構成される。バリッ
ドメモリの各ラインは１ビットであり、当該ラインが有
効であれば「１」を、有効でなければ「０」をそれぞれ
保持する。このバリッドメモリ４３１および４３２はセ
レクタ４２０から与えられるアドレスにより索引され、
信号線４３３および４３４にその内容を出力する。

【００２７】また、無効化制御回路４４０は、一致レジ
スタ３７１または３７２が一致を示したときには、対応
するバリッドメモリ４３１または４３２を無効化する。
この場合のアドレスは、セレクタ４２０を介して無効化
アドレスレジスタ４１０の値が使用される。

【００２８】図３を参照すると、アドレス比較回路３６
０は、比較器３６３〜３６６と、論理積回路３６７およ
び３６８とを有している。比較器３６３は、第１のアド
レスアレイ３５１の出力３５３が開始アドレスレジスタ
３１０の上位部分３１１よりも大きいか等しい場合に
「１」を出力する。比較器３６４は、第１アドレスアレ
イ３５１の出力３５３が終了アドレスレジスタ３１０の
上位部分３２１よりも小さいか等しい場合に「１」を出
力する。信号線４３３には、第１バリッドメモリ４３１
から読み出されたバリッドビットが送られてくる。論理
積回路３６７によって比較器３６３および３６４、なら
びに信号線４３３の論理積を得ることにより、第１アド
レスアレイ３５１から読み出されたアドレスが無効化す
べき範囲に存在するか否かを判断することができる。す
なわち、第１の一致レジスタ３７１が「１」であれば無
効化すべき範囲にあり、「０」であれば無効化すべき範
囲にないことがわかる。

【００２９】第２のアドレスアレイについても、同様の
手順により無効化すべきか否かを判断することができ
る。

【００３０】このようにして、一致レジスタ３７１また
は３７２が「１」となった場合には対応するバリッドメ
モリ４３１または４３２の対応するラインを無効化す
る。このとき、第１の一致レジスタ３７１と、第２の一
致レジスタ３７２とが、同時に「１」になることもあり
得る。この場合には、第１のバリッドメモリ４３１と第
２バリッドメモリ４３２とをともに無効化することにな
る。

【００３１】次に上記第１の実施例の動作について図面
を参照しながら詳細に説明する。

【００３２】ここで、開始アドレスが０、データ要素数
が８１９２、要素間距離は４バイトであるとする。ま
た、キャッシュメモリのライン数は１２８ラインとす
る。

【００３３】図１及び図４を参照すると、第１サイクル
に指示された開始アドレスおよび処理要素数より、加算
器２０２が終了アドレスを生成し、終了アドレスレジス
タ３２１に保持される。

【００３４】第２サイクルでは、終了アドレスレジスタ
３２１の値が読み出されるとともに、カウンタ３３０が
リセットされてその値「０」がセレクタ３４０により選
択されてアドレスアレイ３５１および３５２に与えられ
る。このアドレス「０」は一致アドレスレジスタ３８０
に保持される。また、カウンタの値はサイクル毎に順次
歩進する。

【００３５】第３サイクルでは、アドレスアレイのライ
ン「０」からデータが読み出されアドレス比較回路３６
０における比較が行われる。そして、この結果が一致レ
ジスタ３７１および３７２に保持される。また、一致ア
ドレスレジスタ３８０の内容が無効化アドレスレジスタ
４１０に保持される。

【００３６】第４サイクルでは、一致レジスタ３７１お
よび３７２の結果に応じて、バリッドメモリのライン
「０」を無効化する。

【００３７】以下、同様にしてバリッドメモリの各ライ
ンが順次無効化されていく。すなわち、第５サイクルで
はライン「１」が無効化され、第６サイクルではライン
「２」が無効化される。そして、その後第１３１サイク
ルでライン「１２７」が無効化されると、無効化処理が
完了する。これにより、キャッシュメモリのライン数に
相当する時間で、キャッシュメモリの無効化が完了する
ことがわかる。

【００３８】このように、本発明の第１の実施例である
キャッシュメモリ装置によれば、キャッシュメモリの各
ラインについて、無効化すべき範囲にあるか否かをアド
レス比較回路３６０により順次判断していくことによっ
て、ラインの数に相当するだけの時間でキャッシュメモ
リの無効化を行うことができる。

【００３９】次に本発明のキャッシュメモリ装置の第２
の実施例について図面を参照して詳細に説明する。

【００４０】図５を参照すると、本発明の第２の実施例
であるキャッシュメモリ装置は、キャッシュアドレス回
路３００と無効化回路４００の他に、要素数チェック回
路５００と、終了判定回路６００と、要素数判別回路７
００とを有している点で第１の実施例と異なっている。
第２の実施例では、無効化すべき要素数を要素数判別回
路７００によって予め判別しておくことによって、無効
化すべき要素数が比較的少ない場合には従来のように個
々のアドレス要素を使用して無効化できるようにしてい
る。すなわち、アドレスアレイの全ラインについて無効
化すべき範囲に含まれているか否かを判断するよりも、
個々の要素について無効化の判断をした方が早い場合に
は、後者を選択できるように構成されている。具体的な
要素数については、実際の回路の構成に依存するため、
事情に応じて設定しなければならない。

【００４１】要素数判別回路７００は、このようにして
設定された値よりも要素数が多いか否かを判別する。こ
の判別結果７０１は、アドレス生成回路２００、および
キャッシュアドレス回路３００で使用される。

【００４２】図６を参照すると、第２の実施例における
アドレス生成回路２００は、要素数判別結果７０１によ
って選択されるセレクタ２２２〜２２４を有し、要素数
が多ければ第１の実施例と同様の動作をする。この場合
には、キャッシュメモリの全ラインを無効化すると、無
効化処理を終了する。

【００４３】また、要素数が少なければ、ブロックサイ
ズレジスタ２２１に保持されるブロックサイズを、直前
のサイクルのアドレス値に加算して、キャッシュメモリ
をブロック毎に無効化していく。この場合には、要素数
チェック回路５００による所定の要素数に基づいて、こ
の所定の要素数を無効化したことを終了判定回路６００
によって判定すると、無効化処理を終了する。

【００４４】セレクタ３４０は、要素数判別結果７０１
に応じて、要素数が多ければ第１の実施例と同様にカウ
ンタ３３０の値を選択してアドレスアレイ３５１および
３５２に与える。また、要素数が少なければ、アドレス
レジスタ３９０の下位部分を選択してアドレスアレイ３
５１および３５２に与える。

【００４５】図７を参照すると、第２の実施例における
アドレス比較回路３６０は、比較器３６３〜３６６と論
理積回路３６７および３６８の他に、比較器３９４およ
び３９５とセレクタ３９８および３９９を有している点
で第１の実施例のものと異なっている。比較器３９４
は、第１のアドレスアレイ３５１の出力３５３がアドレ
スレジスタ３９０の上位部分３９１と等しい場合に
「１」を出力する。信号線４３３には、第１バリッドメ
モリ４３１から読み出されたバリッドビットが送られて
くる。論理積回路３９６によって比較器３９４ならびに
信号線４３３の論理積を得ることにより、アドレスレジ
スタ３９０に保持された個別のアドレスについて無効化
すべきか否かを判断することができる。

【００４６】論理積回路３６７または３９６の出力は、
セレクタ３９８によっていずれか一方が選択される。セ
レクタ３９８の制御信号は、信号線７０１の要素数判別
結果による。すなわち、要素数が多ければ論理積回路３
６７の出力が選択されて第１の実施例と同様の結果が得
られ、要素数が少なければ論理積回路３９６の出力が選
択されて個別のアドレスについて無効化の判断結果が得
られる。これにより、第１の一致レジスタ３７１が
「１」であれば当該ラインは無効化すべきであり、
「０」であれば無効化すべきでないことがわかる。

【００４７】第２のアドレスアレイについても、同様の
手順により無効化すべきか否かを判断することができ
る。

【００４８】このように、本発明の第２の実施例である
キャッシュメモリ装置によれば、無効化の判断対象とな
る要素数の判別結果７０１に応じて無効化する手段を切
り換えることにより、要素数の少ない場合にも適切な時
間でキャッシュメモリの無効化を行うことができる。

【００４９】

【発明の効果】以上の説明で明らかなように、本発明に
よると、キャッシュメモリの各ラインについて、無効化
すべき範囲にあるか否かを順次判断していくことによっ
て、ラインの数に相当するだけの時間でキャッシュメモ
リの無効化を行うことができる。

【００５０】また、本発明によれば、無効化の判断対象
となる要素数に応じて無効化する手段を切り換えること
により、要素数の少ない場合にも適切な時間でキャッシ
ュメモリの無効化を行うことができる。

【００５１】すなわち、本発明は、従来のような連想的
かつ不規則なアクセスに基づくものではなく、全ライン
に対して直接的かつ規則性をもってアクセスするため、
効率の良い無効化を行うことができる。しかも、同一ラ
インの異なるアドレスアレイに対し同時に無効化を試み
るため、従来では得られなかった高速な無効化処理を行
うことができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ装置の第１の実施例
の構成を示すブロック図である。

【図２】本発明の第１の実施例におけるアドレス生成回
路の構成を示す図である。

【図３】本発明の第１の実施例におけるアドレス比較回
路の構成を示す図である。

【図４】本発明の第１の実施例のキャッシュメモリ装置
の動作を示す図である。

【図５】本発明のキャッシュメモリ装置の第２の実施例
の構成を示すブロック図である。

【図６】本発明の第２の実施例におけるアドレス生成回
路の構成を示す図である。

【図７】本発明の第２の実施例におけるアドレス比較回
路の構成を示す図である。

【符号の説明】

１１０ 開始アドレスレジスタ １２０ 要素間距離レジスタ １３０ 処理要素数レジスタ ２００ アドレス生成回路 ２１１ 減算器 ２１２ シフタ ２１３ 加算器 ２２１ ブロックサイズレジスタ ２２２〜２２４ セレクタ ３００ キャッシュアドレス回路 ３１０ 開始アドレスレジスタ ３２０ 終了アドレスレジスタ ３３０ カウンタ ３４０ セレクタ ３５１，３５２ アドレスアレイ ３６０ アドレス比較回路 ３６３〜３６６ 比較器 ３６７，３６８ 論理積回路 ３７１，３７２ 一致レジスタ ３８０ 一致アドレスレジスタ ３９０ アドレスレジスタ ４００ 無効化回路 ４１０ 無効化アドレスレジスタ ４２０ セレクタ ４３１，４３２ バリッドメモリ ４４０ 無効化制御回路 ５００ 要素数チェック回路 ６００ 終了判定回路 ７００ 要素数判別回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−294866（ＪＰ，Ａ) 特開 平３−52066（ＪＰ，Ａ) 特開 平２−184971（ＪＰ，Ａ) 特開 平３−244065（ＪＰ，Ａ) 特開 昭63−121975（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 キャッシュメモリの各ラインで管理され
   るアドレスを保持するアドレスアレイとキャッシュメモ
   リの各ラインの有効性を保持するバリッドメモリとを有
   するキャッシュメモリ装置において、 無効化すべき開始アドレスと処理要素数と要素間距離と
   から終了アドレスを生成するアドレス生成回路と、 前記アドレスアレイの各ラインの内容を順次読み出すよ
   うにアドレスアレイ用アドレスを供給するカウンタと、このカウンタからの前記アドレスアレイ用アドレスによ
   って示された ラインに保持されるアドレスが前記開始ア
   ドレスから前記終了アドレスまでの範囲に含まれるか否
   かを判断するアドレス比較回路と、 このアドレス比較回路の結果により無効化すべき旨判断
   されたラインを無効化する無効化制御回路とを含むこと
   を特徴とするキャッシュメモリ装置。
2. 【請求項２】 前記アドレス比較回路は、前記アドレス
   アレイから読み出されたアドレスについて、前記開始ア
   ドレスよりも大きいか等しく、且つ前記終了アドレスよ
   りも小さいか等しい場合、さらに前記バリッドメモリの
   対応するラインが有効を示していれば、当該ラインを無
   効化すべき旨判断することを特徴とする請求項１記載の
   キャッシュメモリ装置。
3. 【請求項３】 前記アドレスアレイは２セット以上のセ
   ットアソシアティブ方式であることを特徴とする請求項
   ２記載のキャッシュメモリ装置。
4. 【請求項４】 キャッシュメモリの各ラインで管理され
   るアドレスを保持するアドレスアレイとキャッシュメモ
   リの各ラインの有効性を保持するバリッドメモリとを有
   するキャッシュメモリ装置において、 無効化すべき処理要素数が所定の要素数よりも多いか否
   かを判別する要素数判別回路と、 この要素数判別回路により要素数が多いと判別された場
   合には無効化すべき開始アドレスと前記処理要素数と要
   素間距離とから終了アドレスを生成し、要素数が少ない
   と判別された場合には無効化すべきアドレスを順次生成
   するアドレス生成回路と、 前記アドレスアレイの各ラインの内容を順次読み出すよ
   うにアドレスアレイ用アドレスを供給するカウンタと、 前記要素数判別回路により要素数が多いと判別された場
   合には前記カウンタからの前記アドレスアレイ用アドレ
   スによって示されたラインに保持されるアドレスが前記
   開始アドレスから前記終了アドレスまでの範囲に含まれ
   るか否かを判断し、要素数が少ないと判別された場合に
   は前記アドレスアレイの各ラインに保持されるアドレス
   が前記アドレス生成回路により生成されたアドレスと一
   致するか否かを判断するアドレス比較回路と、 このアドレス比較回路の結果により無効化すべき旨判断
   されたラインを無効化する無効化制御回路とを含むこと
   を特徴とするキャッシュメモリ装置。
5. 【請求項５】 前記アドレス比較回路は、前記要素数判
   別回路により要素数が多いと判別された場合には前記ア
   ドレスアレイから読み出されたアドレスについて前記開
   始アドレスよりも大きいか等しく且つ前記終了アドレス
   よりも小さいか等しくさらに前記バリッドメモリの対応
   するラインが有効を示していれば当該ラインを無効化す
   べき旨判断し、要素数が少ないと判別された場合には前
   記アドレスアレイから読み出されたアドレスが前記アド
   レス生成回路により生成されたアドレスと一致し且つ前
   記バリッドメモリの対応するラインが有効を示していれ
   ば当該ラインを無効化すべき旨判断することを特徴とす
   る請求項４記載のキャッシュメモリ装置。
6. 【請求項６】 前記アドレス生成回路は、キャッシュメ
   モリのブロックサイズを保持するブロックサイズレジス
   タを含み、前記要素数判別回路により要素数が少ないと
   判別された場合には生成するアドレスに順次前記ブロッ
   クサイズを加算していくことによりアドレス生成するこ
   とを特徴とする請求項５記載のキャッシュメモリ装置。
7. 【請求項７】 前記アドレスアレイは２セット以上のセ
   ットアソシアティブ方式であることを特徴とする請求項
   ６記載のキャッシュメモリ装置。