JPH02302853A - 改良型キャッシュアクセス方法及び装置 - Google Patents

改良型キャッシュアクセス方法及び装置

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JPH02302853A
JPH02302853A JP2019360A JP1936090A JPH02302853A JP H02302853 A JPH02302853 A JP H02302853A JP 2019360 A JP2019360 A JP 2019360A JP 1936090 A JP1936090 A JP 1936090A JP H02302853 A JPH02302853 A JP H02302853A
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JP2019360A
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Howard G Sachs
ハワード　ジーン　サッシュ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ処理システムに関するものであって、更
に詳細には、データ処理システム用のキャッシュメモリ
をアクセスする改良型の方法及び装置に関するものであ
る。
従来技術 多くの最近のデータ処理システムは、メインメモリから
中央処理装置（ＣＰＵ）内への命令及びデータの流れの
速度を向上させるためにキャッシュメモリを有している
。メインメモリのサイクル時間は、典型的に、ＣＰＵの
クロック速度よりも遅いので、この機能は重要である。
典型的なキャッシュメモリユニットは、ＣＰＵとメイン
メモリとの間に配設された高速のランダムアクセスメモ
リ（ＲＡＭ）を有している。キャッシュメモリは、メイ
ンメモリからの数置のデータを格納し、その場合、容置
のデータは複数ラインのデータを有している。データは
、ＣＰＵクロック速度でキャッシュメモリからＣＰＵへ
通信されるが、データはメインメモリのクロック速度で
メインメモリからキャッシュメモリへ通信される。
この様なキャッシュメモリを持ったコンピュータシステ
ムの一例は、「クワッドワード境界キャッシュシステム
（ＱＵＡＤ　　ＷＯＲＤ　　ＢＯＵＮＤＡＲＹ　　ＣＡ
ＣＨＥ　　ＳＹＳＴＥＭ）Ｊという名称の米国特許出願
第９１５，２７４号に開示されている。そのシステムに
おいては、相互に排他的で且つ独立的に操作可能なデー
タ及び命令キャ＝　　８　− ッシュインターフェースを有するマイクロプロセサが設
けられている。命令キャッシュインターフェースは、特
別の専用命令バスを介して専用命令キャッシュからＣＰ
Ｕへの非常に高速の命令の転送を与え、且つデータキャ
ッシュインターフェースは、特別の専用高速データバス
を介して専用データキャッシュからＣＰＵへの同時的な
高速データ転送を与える。データ及び命令キャッシュイ
ンターフェースの各々は、特別のデータ及び命令バスと
相対的に中間速度のシステムバスへ結合するための別個
の専用システムバスインターフェースを有している。該
システムバスは、更に、メインメモリと各キャッシュメ
モリとの間のデータを通信するためにメインメモリへ結
合されている。
全てのキャッシュメモリデザインは、仮想又は実アドレ
スキャッシュアーキテクチャを使用している。仮想アド
レスキャッシュの主要な利点は、仮想アドレスを実アド
レスへ翻訳するステップが取り除かれることである。し
かしながら、仮想アドレス方法は、二つの異なった仮想
アドレスが同−の実アドレスを有する場合（即ち、同義
語）、不所望のキャッシュ不一致問題を抱えている。仮
想アドレスキャッシュにおけるこの問題を回避するため
に、１個の実メモリ位置に対してキャッシュ内にただ一
つのエントリが存在するように操作システムによって同
義語を有する頁をリロケートさせることが可能である。
しかしながら、同義語を見付は出し且つフラッシュする
ためにラインサーチが必要であるという点において、セ
ットに連合するキャッシュは問題を解消するのにより？
１２雑となる。更に、一般的に、Ｉ１０用に逆ＴＬＢが
必要となる。
複雑性及び／又は同義語問題の危険性を回避するために
、実アドレスキャッシュを使用することが可能である。
しかしながら、キャッシュをアクセスするためのアドレ
ス翻訳は付加的な時間を必要とし、且つキャッシュ性能
を改善するためには１　　　　　除去するか又はクリチ
カルでない紅路内に挿入せねばならない。あるシステム
においては、キャッシュアクセスと並列的にアドレス翻
訳を実行し、且つ翻訳されたアドレスがキャッシュ内に
格納されているタグアドレスと比較されて、正確なデー
タがアクセスされたことを検証する。しかしながら、キ
ャッシュが頁寸法に関して大きい場合（それは、高性能
コンピュータの場合に一般的なことであるカリ、キャッ
シュ組織は、Ｎ態様セット連合的とせねばならない。キ
ャッシュがセット連合性である場合、最終的なマルチプ
レクサ段が必要とされ、且つそのマルチプレクサは、更
に、キャッシュアクセス時間を増加する。更に、キャッ
ンユ司法が増加すると、多数のコンパレータが必要とさ
れ、且つこのようにハードウェアの複雑性が増加すると
、キャッシュアクセス時間を更に劣化させる。
目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、データ処理システム
用のキャッシュメモリの改良したアクセス方法及び装置
を提供することを目的とする。
構成 本発明は、キャッシュデータ及びタグアクセスの前にア
ドレス翻訳を必要とすることのない大型の直接マツプ型
実アドレスキャッシュに関するものである。本発明方法
は、一体化されたか又は別々の命令及びデータキャッシ
ュの両方の場合に動作する。本発明の一実施例において
は、アドレス可能キャッシュメモリがメインメモリから
の複数ラインのデータを格納し、且つタグメモリ（典型
的には、キャッシュメモリの一部）が各ラインのデータ
と関連する対応する複数個の実アドレスを格納する。キ
ャッシュアクセスユニットが、ＣＰＵから仮想アドレス
を受取る。その仮想アドレスは、実アドレス部分と仮想
アドレス部分とを有しており、且つその仮想アドレス部
分は仮想頁アドレスを有している。該キャッシュアクセ
スユニットは、該仮想アドレスの実アドレス部分で該キ
ャッシュメモリをアドレスする。該キャッシュメモリが
アクセスされる場合に、翻訳メモリが該仮想アドレスの
仮想アドレス部分を第二実アドレスへ翻訳する。コンパ
レータが第二実アドレスを第一実アドレスと比較し、且
つ該第一実アドレスが該第二実アドレスとマツチする場
合に、そのデータがキャッシュメモリから検索される。
該第二実アドレスは、実頁アドレスレジスタ内に格納さ
れている実頁アドレスを有している。
爾後の全てのキャッシュアクセスは、現在の仮想アドレ
スの実アドレス部分を前に翻訳した実頁アドレスへ付属
させることにより形成される結合アドレスを使用して行
なわれる。同時に、現在の仮想頁アドレスは新たな実頁
アドレスへ翻訳される。第一実アドレスが第二実アドレ
スとマツチしない場合には、新たに翻訳された実頁アド
レスが実頁アドレスレジスタ内に格納されている前に翻
訳された実頁アドレスと等しいか否かを判別するための
チェックが行なわれる。それらが異なる場合には、新た
に翻訳された実頁アドレスが実頁アドレスレジスタ内に
格納され、且つキャッシュメモリは、現在の仮想アドレ
スの実アドレス部分へ付属された新たに翻訳された実頁
アドレスで再アクセスされる。第一実アドレスがいまだ
第二実アドレスとマツチしない場合には、キャッシュメ
モリ管理ユニットは、そのデータを検索するためにメイ
ンメモリをアクセスする。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第１図は、本発明に基づくキャッシュアクセス方法を使
用することが可能なデータ処理システム１０のブロック
図である。データ処理システム１０は、ＣＰＵ１４を有
しており、ＣＰＵ１４は命令キャッシュメモリ管理ユニ
ット（ＭＭＵ）１８及びデータキャッシュＭＭＵ２０へ
、命令バス２２及びデータバス２６を介してそれぞれ結
合されている。命令キャッシュＭＭＵ１８及びデータキ
ャッシュＭＭＵ２０の各々は、バスインターフェース３
４．３８を介してそれぞれシステムバス３１　　　　０
へ結合されている。命令キャッシュＭＭＵ１．８及びデ
ータキャッシュＭＭＵ２０は、バスインターフェース４
６を介してシステムバス３０へ結合されているメインメ
モリ４２から命令及びオペランドデータを受取る。所望
により、データ処理システム１０は、上掲した米国特許
出願に記載される如き構成とすることが可能である。
本発明に基づくキャッシュアクセス方法は、命令キヤ・
ツシュＭＭＵ１８又はデータキャッシュＭＭＵ２０の何
れかにおいて実施することが可能である。本発明に基づ
くキャッシュアクセス方法は、更に、命令データ及びオ
ペランドデータの両方に対して単一のキャッシュメモリ
を持ったシステムにおいて使用することも可能である。
第２図は、好適実施例において本発明キャッシュアクセ
ス方法を実施するためのキャッシュＭＭＵの構成を示し
ている。アドレス入力レジスタ４８は、ＣＰＵ１４から
３２ビツトの仮想アドレスを受取る。仮想アドレスのビ
ット（１１：　０）は、キャッシュメモリ５０内に格納
されるデータの実メモリアドレスの１２個の低次ビット
に対応し、ビット（１７：１２）は仮想頁アドレスを形
成し、且つビット（３１：１８）は仮想アドレスの最大
桁ビット（例えば、セグメントアドレス）を形成する。
仮想アドレス４８の実アドレス部分（ビット（１１：０
））は、１２ビツトライン６０を介してキャッシュメモ
リ５０及びタグメモリ５４へ伝送される。
キャッシュメモリ５０は、メインメモリ４２からの複数
頁のデータを格納し、６頁のデータは複数個のラインを
有している。キャッシュメモリ５０は、データ及びその
他のデジタルシステム情報を、ライン５１を介してシス
テムバス３０（従ってメインメモリ４２）との間で通信
する。キャッシュメモリ５０は、レジスタ５２、ライン
５３及びライン５４を介して、ＣＰＵ１４との間でデー
タを通信する。ライン５３は、キャッシュメモリ５０か
らのデータをレジスタ５２へ通信し、一方ライン５４は
レジスタ５２からのデータを、命令バス２２又はデータ
バス２６の何れかへ通信する。
タグメモリ５４は、キャッシュメモリ５０内に格納され
ている６頁のデータと関連する実アドレスを格納する（
典型的に、メインメモリアドレスのビット（３１：　１
２））。タグメモリ５４は、キヤツシュメモリ５０と一
体的に形成することが可能である。
仮想アドレスの仮想アドレス部分（ビット３１：１２）
は、ライン６８を介して翻訳メモリ６４へ通信される。
翻訳メモリ６４は、仮想アドレスの仮想アドレス部分を
対応する実アドレス（例えば、セグメント及び頁アドレ
ス）へ翻訳し、且つその実アドレスをライン７４を介し
てコンパレータ７２へ通信する。翻訳された仮想頁アド
レスに対応する実頁アドレスは、ライン８０を介して、
実頁アドレスレジスタ７６及びコンパレータ７８へ通信
される。コンパレータ７２は、翻訳メモリ６４からの実
アドレスを、ライン８２を介して受取られたタグメモリ
５４からの実アドレスと比較し、且つこれら二つのアド
レスがライン８８を介してメモリアクセス制御ユニット
８４に対してマツチするか否かを表わす。
実頁アドレスレジスタ７６は、翻訳メモリ６４からの実
頁アドレスを格納し、且つその格納したアドレスをライ
ン９２を介してキャッシュメモリ５０及びタグメモリ５
４へ通信し、以下に説明する態様でキャッシュメモリ５
０及びタグメモリ５４をアドレスする。実頁アドレスレ
ジスタ７６も、格納した実頁アドレスをライン９４を介
してコンハレータフ８へ通信する。コンパレータ７８は
、実頁アドレスレジスタ７６内に現在格納されている実
頁アドレスを、現在の仮想アドレスから翻訳された実頁
アドレスと比較し、且つこれら二つのアドレスがライン
９６上のメモリアクセス制御ユニット８４とマツチする
か否かを表わす。コンパレータ７２及び７８から受取ら
れた信号に基づいて、メモリアクセス制御ユニット８４
は、これらのレジスタのローディングを制御するために
、ライン１００を介して実頁アドレスレジスタ７６へ及
びライン１０４を介してレジスタ５２へ信号を供給する
。メモリアクセス制御ユニット８４は、ライン１２４上
をシステムバス３０へ通信される１　　　　　信号で、
キャッシュメモリ５０とメインメモリ４２との間のデー
タの流れを制御する。
第２図に示した回路の動作は、第３図に示したフローチ
ャートを参照することによって理解することが可能であ
る。初期的には、仮想アドレスがステップ１５０におい
てアドレス入力レジスタ４８によって受取られる。その
後に、仮想アドレスの仮想アドレス部分（ビット３１：
１２）が、ステップ１５４において、翻訳メモリ６４に
より対応する実アドレスへ翻訳される。このアドレス翻
訳と同時的に、キャッシュメモリ５０及びタグメモリ５
４が、ステップ１５８において、仮想アドレスの実アド
レス部分（ビット１１：０）によって部分的にアドレス
される。キャッシュメモリ５０及びタグメモリ５４も、
実頁アドレス及び仮想アドレスの実アドレス部分でアド
レスされる。キャッシュアクセス時間を節約するために
、前に翻訳した仮想アドレスからの実頁アドレスレジス
タ７６内に格納されている実頁アドレスがデフォルトに
より使用される。タグメモリ５４及びキャッシュメモリ
５０へ通信された完全な実アドレスは、仮想アドレス４
８の実アドレス部分（ビット１１：０）を実頁アドレス
レジスタ７６の格納されている内容と連結することによ
って形成される。データ要求は、典型的に、同一の頁に
位置されているデータを必要とするので、現在要求され
ている実頁アドレスは前に要求された頁アドレスと同一
のものであるという仮定は、はとんどの場合において有
効な仮定である。このことは、バーバードアーキテクチ
ャにおいては特にそうである。
同時的なキャッシュアクセス及びアドレス翻訳の結果と
して、キャッシュメモリ５０において要求されるデータ
は、翻訳された実アドレスがライン７４上を翻訳メモリ
６４から得られるのとほぼ同時的にライン５３上で得ら
れる。その時に、コンパレータ７２は、ステップ１６２
において、翻訳メモリ６４から受取られた実アドレスを
タグメモリ５４から受取られた実アドレスと比較し、こ
れらのアドレスがマツチする場合には、キャツシュヒツ
トが宣言される。このキャツシュヒツトは、メモリアク
セス制御８４へのライン８８上で表示され、そのことは
、ステップ１６６において、例えばキャッシュメモリ５
０からの次のラインのデ一タをローディングするために
レジスタ５２ヘライン１０４を介して信号を通信し、且
つそのプロセスはステップ１５０において継続する。
ステップ１６２において、翻訳メモリ６４からの実アド
レスがタグメモリ５４からの実アドレスと等しくないと
決定された場合には、ステップ１７０において、実頁ア
ドレスレジスタ７６内に格納されている実頁アドレスが
翻訳メモリ６４からの現在翻訳された実頁アドレスと等
しいか否かを決定する。等しい場合には、要求されたデ
ータがキャッシュメモリ５０内に存在しないことが明ら
かである。従って、メモリアクセスコントローラ８４が
、ステップ１７４において、正しいラインのデータをメ
インメモリ４２から検索させ（且つ、キャッシュメモリ
５０内に格納し）、口つプロセスはステップ１５０にお
いて継続する。
ステップ１７０において、格納されている実頁アドレス
が現在翻訳された実頁アドレスと等しくないと判別され
た場合には、メモリアクセス制御８４が、ステップ１７
８において、翻訳メモリ６−　つつ　− ４からの現在翻訳された実頁アドレスを実頁アドレスレ
ジスタ７６内に格納させ、ステップ１８２においてキャ
ッシュメモリ５０及びタグメモリ５４を再アクセスし、
且つステップ１６２においてプロセスが継続する。タグ
メモリ５４からの新たにアクセスされた実アドレスが翻
訳メモリ６４からの翻訳された実アドレスとマツチする
場合には、キャツシュヒツトが宣言され、且つステップ
１６６においてキャッシュメモリからデータが検索され
る。タグメモリ５４からの新たにアクセスされた実アド
レスが翻訳メモリ６４からの現在翻訳されたアドレスと
マツチしない場合には、キャッシュミスが宣言され、且
つステップ１７４において正しいラインのデータがメイ
ンメモリから検索される。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。例えば、特定
のシステムにおいて見出される統計的相関に依存してデ
フォルト（予め決まっている）実頁アドレスを供給する
ように多くの方法を使用することが可能である。この様
なシステムにおいては、初期的にキャッシュメモリをア
ドレスするために予測した実頁アドレスが使用される。
【図面の簡単な説明】
第１図は本発明に基づいて構成されたコンピュータシス
テムを示したブロック図、第２図は本発明に基づくキャ
ッシュメモリアクセス機構を示したブロック図、第３図
は本発明に基づくキャッシュアクセス方法を示したフロ
ーチャート図、である。 （符号の説明） １０：データ処理システム １４　：　ＣＰＵ １８：命令キャッシュメモリ管理ユニット２０：データ
キャッシュメモリ管理ユニット２２：命令バス ２６：データバス ＝　　２３　− ３０ニジステムバス ３４．３８：バスインターフェース ４２：メインメモリ ４６：バスインターフェース 特許出願人　　　　インターグラフ　コーポレーション 手続補正書 平成２年４月１２日 特許庁長官　　吉　１）文　毅　殿 １、事件の表示　　　平成２年　特　許　願　第１９３
６０号２、発明の名称　　　改良型キャッシュアクセス
方法及び装置３、補正をする者 事件との関係　　　特許出願人 名称　　　　　インターグラフ　コーポレーション４、
代理人 ５、補正命令の日付　　　自　発 ７、補正の内容　　　　　別紙の通り ＦＩＧ、　　ｌ。

Claims (1)

  1. 【特許請求の範囲】 １、メインメモリからのデータを格納するキャッシュメ
    モリを持ったコンピュータシステムにおけるキャッシュ
    メモリ管理システムにおいて、メインメモリからの複数
    頁のデータを形成する複数ラインのデータを格納するア
    ドレス可能キャッシュメモリが設けられており、前記キ
    ャッシュメモリは各頁のデータと関連する第一実アドレ
    スを格納する第一実アドレス格納手段を具備しており、
    ＣＰＵからの仮想アドレスを受取るアドレス受取り手段
    が設けられており、前記仮想アドレスは実アドレス部分
    と仮想アドレス部分とを持っており、該仮想アドレス部
    分は仮想頁アドレスを具備しており、該仮想アドレスの
    実アドレス部分で該キャッシュメモリをアドレスするた
    めのキャッシュアクセス手段が前記アドレス受取り手段
    と結合して設けられており、前記キャッシュアクセス手
    段による前記キャッシュメモリのアクセス動作と同時的
    に前記仮想アドレスの仮想アドレス部分を第二実アドレ
    ス内へ翻訳する翻訳手段が前記アドレス受取り手段へ結
    合して設けられており、前記キャッシュアドレス手段に
    よってアドレスされるデータと関連する第一実アドレス
    と前記第二実アドレスとを比較するための比較手段が前
    記翻訳手段と前記キャッシュアクセス手段とに結合して
    設けられており、前記キャッシュアクセス手段は、前記
    第一実アドレスが前記第二実アドレスとマッチした場合
    に前記キャッシュメモリからデータを受取るデータ受取
    り手段を具備していることを特徴とするキャッシュメモ
    リ管理システム。 ２、特許請求の範囲第１項において、前記キャッシュア
    クセス手段が、実頁アドレスで前記キャッシュメモリを
    アドレスすることを特徴とするキャッシュメモリ管理シ
    ステム。 ３、特許請求の範囲第２項において、前記キャッシュア
    クセス手段が、更に、実頁アドレスを予測する実頁アド
    レス予測手段を有しており、その予測された実頁アドレ
    スは前記キャッシュメモリをアドレスするために使用さ
    れることを特徴とするキャッシュメモリ管理システム。 ４、特許請求の範囲第３項において、前記第二実アドレ
    スが実頁アドレスを具備しており、前記比較手段が、前
    記実頁アドレスを前記予測した実頁アドレスと比較し、
    且つ前記実頁アドレスが前記予測した実頁アドレスと等
    しくない場合に、前記キャッシュアクセス手段が前記キ
    ャッシュメモリを前記実頁アドレスで再アドレスするこ
    とを特徴とするキャッシュメモリ管理システム。 ５、特許請求の範囲第１項において、前記第二実アドレ
    スが実頁アドレスを具備しており、且つ前記キャッシュ
    アクセス手段が前記仮想アドレスの実アドレス部分及び
    前記実頁アドレスで前記キャッシュメモリ内の１頁のデ
    ータをアドレスすることを特徴とするキャッシュメモリ
    管理システム。 ６、特許請求の範囲第１項において、前記第二実アドレ
    スが実頁アドレスを具備しており、且つ、更に、前記翻
    訳手段によって与えられた実アドレスを格納するための
    格納手段が前記翻訳手段に結合して設けられていること
    を特徴とするキャッシュメモリ管理システム。 ７、特許請求の範囲第６項において、前記キャッシュア
    クセス手段がアドレス結合手段を具備しており、前記ア
    ドレス結合手段は前記仮想アドレスの現在の実アドレス
    部分と前記格納手段内に格納されており且つ前の仮想ア
    ドレスから翻訳された実頁アドレスと結合することによ
    り得られる第一結合アドレスを供給するものであり且つ
    前記格納手段及び前記アドレス受取り手段に結合して設
    けられており、且つ前記キャッシュアクセス手段が前記
    第一結合アドレスで前記キャッシュメモリ内の１ライン
    のデータをアドレスすることを特徴とするキャッシュメ
    モリ管理システム。 ８、特許請求の範囲第７項において、前記比較手段が、
    前記第一実アドレスが前記第二実アドレスと等しくない
    場合に、前記格納した実頁アドレスを前記現在の仮想ア
    ドレスから翻訳された実頁アドレスと比較するために前
    記翻訳手段及び前記格納手段に結合して設けられている
    頁アドレス比較手段を有することを特徴とするキャッシ
    ュメモリ管理システム。 ９、特許請求の範囲第８項において、前記結合手段が、
    前記第一実アドレスが前記第二実アドレスと等しくない
    場合に、前記現在の仮想アドレスから翻訳された実頁ア
    ドレスを前記現在の仮想アドレスの実アドレス部分と結
    合することにより得られる第二結合アドレスを供給する
    ことを特徴とするキャッシュメモリ管理システム。 １０、特許請求の範囲第９項において、前記キャッシュ
    アクセス手段は、更に、前記キャッシュメモリを前記第
    二結合アドレスで再アドレスするための再アドレス手段
    を有することを特徴とするキャッシュメモリ管理システ
    ム。 １１、特許請求の範囲第１０項において、更に、前記キ
    ャッシュメモリが前記第二結合アドレスで再アドレスさ
    れた後に前記第一実アドレスが前記第二実アドレスと等
    しくない場合に、前記メインメモリからのデータを検索
    するためのメインメモリアクセス手段が前記比較手段及
    び前記メインメモリに結合して設けられていることを特
    徴とするキャッシュメモリ管理システム。 １２、処理ユニット、メインメモリ、及び複数ラインか
    らなる複数頁のデータを格納するキャッシュメモリを持
    ったデータ処理システムにおけるデータアクセス方法に
    おいて、前記キャッシュメモリ内の各頁のデータと関連
    する第一実アドレスを格納し、前記処理ユニットから仮
    想アドレスを受取り、前記仮想アドレスは実アドレス部
    分と仮想アドレス部分とを持っており、前記仮想アドレ
    ス部分は仮想頁アドレスを具備しており、前記キャッシ
    ュメモリを前記仮想アドレスの実アドレス部分でアドレ
    スし、前記キャッシュメモリのアドレス動作と同時的に
    前記仮想アドレスの仮想アドレス部分を第二実アドレス
    へ翻訳し、前記キャッシュ内でアドレスされたデータの
    頁と関連する第一実アドレスを前記第二実アドレスと比
    較し、前記第一実アドレスが前記第二実アドレスとマッ
    チする場合に前記キャッシュメモリからデータを検索す
    る、上記各ステップを有することを特徴とする方法。 １３、特許請求の範囲第１２項において、前記第二実ア
    ドレスが実頁アドレスを具備しており、且つ前記キャッ
    シュアドレスステップが、更に、前記仮想アドレスの実
    アドレス部分と前記実頁アドレスで前記キャッシュメモ
    リをアドレスするステップを有することを特徴とする方
    法。 １４、特許請求の範囲第１３項において、更に、前記実
    頁アドレスを格納するステップを有することを特徴とす
    る方法。 １５、特許請求の範囲第１４項において、前記キャッシ
    ュアドレスステップが、更に、現在の仮想アドレスの実
    アドレス部分と前の仮想アドレスから翻訳した実頁アド
    レスとで前記キャッシュメモリをアドレスするステップ
    を有することを特徴とする方法。 １６、特許請求の範囲第１５項において、更に、前記第
    一実アドレスが前記第二実アドレスと等しくない場合に
    、前記格納した実頁アドレスを現在の仮想アドレスから
    翻訳された実頁アドレスと比較するステップを有するこ
    とを特徴とする方法。 １７、特許請求の範囲第１６項において、更に、前記第
    一実アドレスが前記第二実アドレスと等しくなく且つ前
    記格納した実頁アドレスが前記現在の仮想アドレスから
    翻訳した実頁アドレスと等しくない場合に、前記現在の
    仮想アドレスの実アドレス部分と前記現在の仮想アドレ
    スから翻訳した実頁アドレスとで前記キャッシュメモリ
    を再アドレスするステップを有することを特徴とする方
    法。
JP2019360A 1989-05-03 1990-01-31 改良型キャッシュアクセス方法及び装置 Pending JPH02302853A (ja)

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