JP2009037610A - 入出力(i/o)仮想化動作のプロセッサへのオフロード - Google Patents
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Abstract
【解決手段】要求は、DMA動作に関連付けられた装置仮想アドレス(DVA)を含む。本発明の方法は、DVAを物理アドレス(PA)に変換するためのアドレス変換を行うか否かをI/Oハブにおいて判定する工程と、アドレス変換を行わないとI/Oハブが判定した場合に、I/Oハブに結合されたプロセッサにI/Oから、DVAとともに要求を送出する工程とを更に含む。他の実施例も開示している。
【選択図】図1
Description
次に図1を参照するに、本発明の一実施例によるシステムのブロック図が示されている。図1に示すように、システム100は、複数の処理ノード(すなわち、第1のプロセッサ110a及び第2のプロセッサ110b(全体としてプロセッサ110))を含む。中央処理装置(CPU)であり得るプロセッサ110aは、CPUコア112a、統合メモリ・コントローラ114a及び仮想化エンジン116aを含み得る。同様に、プロセッサ110bは、コア112b、統合メモリ・コントローラ114b及び仮想化エンジン116bを含み得る。
112 コア
114 メモリ・コントローラ
116 仮想化エンジン
120 メモリ
140 I/Oハブ
150 I/O装置
135 仮想化エンジン
Claims (17)
- 方法であって、
入出力(I/O)ハブにおいて、前記I/Oハブに結合されたI/O装置から、直接メモリ・アクセス(DMA)動作に対する要求を受信する工程であって、前記要求が、前記DMAに関連付けられた装置仮想アドレス(DVA)を含む工程と、
前記I/Oハブの第1の変換エンジンにおいて前記DVAを物理アドレス(PA)に変換するためのアドレス変換を行うか否かを前記I/Oハブにおいて判定する工程と、
前記I/Oハブが、前記アドレス変換を行わないと判定した場合に、前記DVAとともに前記要求を前記I/Oハブから、前記I/Oハブに結合されたプロセッサに送出し、前記プロセッサの第2の変換エンジンにおいて前記アドレス変換を行う工程とを含む方法。 - 請求項1記載の方法であって、前記判定に基づいて前記I/Oハブの前記第1の変換エンジンにおいて前記アドレス変換を行う工程、及び前記要求を前記PAとともに前記I/Oハブから前記プロセッサに送出し、さもなければ、前記要求を前記DVAとともに前記I/Oハブから前記プロセッサに送出する工程を更に含む方法。
- 請求項2記載の方法であって、前記I/Oハブと前記プロセッサとの間の相互接続の帯域に基づいて前記I/Oハブにおいて前記アドレス変換を行うか否かを判定する工程を更に含む方法。
- 請求項1記載の方法であって、前記第2の変換エンジンは、DVAからPAへの変換を記憶するためのバッファを含み、前記バッファは、前記プロセッサの変換ルックアサイド・バッファとは別個である方法。
- 請求項1記載の方法であって、前記I/O装置がハードウェア変換機構を有する場合、前記I/O装置において前記アドレス変換を行い、さもなければ、前記要求を前記DVAとともに前記I/O装置から前記I/Oハブに送出する工程を更に含む方法。
- 請求項1記載の方法であって、前記I/Oハブから前記プロセッサに前記要求を送出する工程を更に含み、前記プロセッサは、前記要求のノード識別子に基づいて、前記PAに対応するメモリの一部分に関連付けられ、前記ノード識別子は前記プロセッサに対応する方法。
- 請求項1記載の方法であって、前記要求を前記DVAとともに前記I/Oハブから前記プロセッサに送出することにより、前記I/Oハブと前記プロセッサとの間のポイントツーポイント相互接続上の帯域を削減する工程を更に含み、前記DVAに対応するアドレス変換情報を、前記プロセッサから前記I/Oハブに送出せず、よって、前記帯域を削減する方法。
- 装置であって、
データに対する動作を実行するための少なくとも一コアと、
変換ルックアサイド・バッファを含むキャッシュ・メモリと、
システム・メモリの一部分をプロセッサに結合させて、メモリ・トランザクションを処理するためのメモリ・コントローラと、
装置仮想アドレス(DVA)を含む直接メモリ・アクセス(DMA)動作を受け取り、前記システム・メモリの前記一部分における場所に対応する物理アドレス(PA)に前記DVAを変換するための変換エンジンとを含むプロセッサを備え、前記DMA動作は、前記プロセッサに結合された入出力(I/O)装置から起動される装置。 - 請求項8記載の装置であって、前記変換エンジンは、前記I/O装置にDVA範囲を与えるドライバによって行われる変換起動手順に関連付けられた信号をスヌープし、前記I/O装置は仮想マシンの直接I/O装置である装置。
- 請求項9記載の装置であって、前記変換エンジンは、前記プロセッサに結合されたI/Oハブの変換エンジンからの更新をスヌープし、前記更新に基づいて前記変換エンジンを更新する装置。
- 請求項10記載の装置であって、前記プロセッサと前記I/O装置との間に結合されたI/Oハブを更に備え、前記I/Oハブは、DVAからPAへの変換を行うための第2の変換エンジンを含み、前記I/Oハブは、前記DMA動作を前記プロセッサに前記DVAとともに送出して、前記I/Oハブと前記プロセッサとを結合する相互接続上の帯域を削減する装置。
- 請求項11記載の装置であって、前記相互接続上の前記帯域が閾値量未満の場合、前記第2の変換エンジンが前記DVAからPAへの変換を行う装置。
- システムであって、
第1のプロセッサであって、データに対する動作を実行するための少なくとも1つのコアと、変換ルックアサイド・バッファを含むキャッシュ・メモリと、装置仮想アドレス(DVA)を含む直接メモリ・アクセス(DMA)動作に対する要求を受信し、前記第1のプロセッサに結合されたメモリの第1の部分にある物理アドレス(PA)に前記DVAを変換するための第1の変換エンジンとを含み、前記DMA動作は、前記第1のプロセッサに結合された入出力(I/O)装置から起動される第1のプロセッサと、
第2のプロセッサであって、データに対する動作を実行するための少なくとも1つの第2のコアと、第2の変換ルックアサイド・バッファを含む第2のキャッシュ・メモリと、DVAを含むDMA動作を受信し、前記第2のプロセッサに結合された第2のメモリ部分にあるPAに前記DVAを変換するための第2の変換エンジンとを含む第2のプロセッサと、
前記I/O装置、並びに前記第1のプロセッサ及び前記第2のプロセッサの間に結合されたハブとを備え、前記ハブは、前記DVAに基づいて前記第1のプロセッサ又は前記第2のプロセッサに前記DMA動作を向けるシステム。 - 請求項13記載のシステムであって、ハブ変換エンジンにおいて前記DVAを前記PAに変換するためのアドレス変換を行うか否かを判定するシステム。
- 請求項14記載のシステムであって、前記ハブは、前記ハブと前記第1のプロセッサとの間の相互接続の帯域に基づいて前記ハブにおいて前記アドレス変換を行うか否かを判定するシステム。
- 請求項14記載のシステムであって、前記第1の変換エンジンは、前記I/O装置のDVA範囲のプログラミングに関連付けられた信号をスヌープし、前記スヌープ信号に基づいて前記第1の変換エンジンのバッファにおけるエントリを更新するシステム。
- 請求項14記載のシステムであって、前記第1の変換エンジン及び前記ハブ変換エンジンはそれぞれ、前記第1のプロセッサに結合されたメモリの前記第1の部分における場所に対応する第1のDVAからPAへの変換の組を含むシステム。
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