JPS60218931A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、衛星通信方式のタイミング発生回路に関する
。特に、時分割多元接続衛星通信方式のバーストタイム
プランに従って各種制御タイミングを発生するためのタ
イミング発生回路に関する。

〔従来技術の説明〕

時分割多元接ｖｔ＜以下、ＴＤＭＡという。）衛星通信
方式は、参加する各地球局が基準となる一定周期のＴＤ
ＭＡフレームの中の自局に割当てられたタイムスロット
の中にバースト状の信号を送出することにより通信が行
われる。タイムスロットの割当てはあらかじめフレーム
構成を定め、これをバーストタイムプランとして１’　
Ｄ　Ｍ　Ａ装置内に設けられた集積回路メモリの一種で
あるＲＡＭ（Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒ
ｙ）を用いたメモリ回路に記憶される。バーストタイム
プランは複数個の制御データから成り、一つの制御デー
タは、ＴＤＭＡフレーム内の時間位置を示すタイミング
情報とそのタイミングに行うべき制御の種類を示す制御
情報とから構成されている。ＴＤＭＡ装置内で必要な各
種制御タイミングは、バーストタイムプランを記憶して
いるメモリ回路を含むタイミング発生回路において発生
される。

第１図は従来例のタイミング発生回路のメモリ回路記１
，９内容の構成ｌである。従来のタイミング発生回路で
はメモリ回路には第１図に示すようにタイミング情報ｔ
と制御情報Ｃとが格納されている。すなわら、タイミン
グ情報ｔはその値１．．１．、−１１が小さい順に並べ
られ、おのおののタイミング情報ｔ１、ｔ２、−１．に
対応する制御情報ｃ１、ｃ２、−１ｃ７は横並びにメモ
リ回路の同一アドレスに格納される。第２図は従来例の
タイミング発生回路のブロック構成図であり、第１図に
示すバーストタイムプランが格納されたメモリ回路を示
す。

第１図および第２図を用いて従来例のタイミング発生回
路の動作を説明する。まず、ＩＴＤＭＡＴＤＭＡフレー
ム数するフレームカウンタ回路ｌからのフレームパルス
１１でアドレスカウンタ回路２はリセットされアドレス
信号１２は初期値のアドレスａ、になる。メモリ回路３
はこのアドレスａ、に対しタイミング情報１．を比較回
路４へ、制御情報ｃ１を複数個のＤフリソプフロンプ回
路から成るランチ回路５へ出力する。比較回路４はフレ
ームカウンタ回路１の出力信号１３の値がｔｌになった
とき、一致バルス１４をラッチ回路５とアドレスカウン
タ回路２へ出力する。ラッチ回路５は一部パルス１４に
より制御情報ＣＩを読み次に一部パルスが入力されるま
で保持し出力し続ける。アドレスカウンタ回路２は一部
パルス１４によりアドレスａ２をアドレス信号１２とし
てメモリ回路３へ出力する。メモリ回路３はアドレスａ
２によりタイミング情報ｔ２と制御情報ｃ２を出力する
。この状態でフレームカウンタ回路１の出力信号１３の
値が【、になると２番目の一部パルスＩ４が比較回路４
から出力され、上記と同様の動作が行われる。

このように一致バルス１４が出力されるたびにメモリ回
路３は制御情報Ｃを出力して行き、最後の制御情報ｃ７
が読出されるとＩＴＤＭＡフレーム分の読出しが終了す
る。フレームカウンタ回路１はＩＴＤＭＡＴＤＭＡフレ
ーム終了すると、引続き次のＴＤＭＡフレームの計数を
開始すると同時にフレームパルス１１を出力してアドレ
スカウンタ回路２をリセットする。以後フレーム毎に同
様の動作が繰返される。

ここで、タイミング情報ｔと制御情報Ｃとを合せた一組
の制御データの語長が短い場合には、従来のタイミング
発生回路は十分にＴＤＭＡ装置の一部としてその機能を
発揮していた。しかし、ＴＤＭＡフレーム長が長くなり
、タイミング情報語長を長くしなければならない場合、
または、一つのタイミング情報に対し多量の制御情報を
必要とする場合には、メモリ回路の規模が大きくなり空
間的にも消費電力の点でも大きな問題であった。

すなわち、近年メモリ回路に使用されるＲＡＭの大容量
化が進みアドレス数の増加に対してはメモリ回路規模に
変化はないが、入出力の語長の増加に対しては集積回路
メモリチップ数が増加する問題点があった。

〔発明の目的〕

本発明は、このような問題点を解決し、メモリ回路規模
を縮小し、小型低消費電力のタイミング発生回路を提供
することを目的とする。

〔発明の特徴〕

本発明は、メモリ回路においてタイミング情報と制御情
報とを横並びに同一のアドレスに格納するのではなく、
制御情報をタイミング情報と別のアドレスに格納するこ
とを特徴とする。

すなわち、本発明は、入力する時分割多元接続フレーム
のフレーム長を計数するフレームカウン夕手段と、タイ
ミング情報と制御ｌｌ　ｉ＊報とを記憶するメモリ手段
と、上記フレームカウンタ手段からの出力手段と上記メ
モリ手段からのタイミング情報とを比較する比較手段と
、この比較手段の出ノｊを計数しその計数出力をアドレ
ス信号として上記メモリ手段に与えるアドレスカウンタ
手段と、上記メモリからの制御情報を読込んで一時保持
するランチ手段とを備えた時分割多元接続衛星通信方式
のタイミング発生回路において、上記比較手段からの一
部パルスにより、上記アドレスカウンタ手段に計数入力
を与え、上記ランチ手段に上記メモリ手段からの制御情
報を所定時間だけ遅延して読込むように制御する制御手
段を備え、上記メモリ手段は、タイミング情報と制御情
報とを別々のアドレスに記憶するように構成されたこと
を特徴とする。

〔実施例による説明〕

本発明の実施例について図面を参照して説明する。第３
図は本発明のタイミング発生回路のメモリ回路記憶内容
の構成図である。これは制御情報の語長がタイミング情
報の語長とほぼ同じか短い場合を示す。まず、アドレス
ａ、には最初のタイミング情報１＋が格納され、これに
対応する制御情報ｃ１はアドレスａ２に格納される。タ
イミング情報ｔ１と制御情報ｃ１とが第１絹目の制御デ
ータである。

次に第２番目の制御データのタイミング情報ｔ２はアド
レスａ３に、制御情報ｃ２はアドレスａ４に格納される
。以下同様に最後の制御データのタイミング情報ｔ１は
アドレスａＺｎ−１に、制御情報ｃ７はアドレスａ７．
．に格納される。

第４図は本発明一実施例タイミング発生回路のブロック
構成図である。第４図において、第２図と同一の部分は
同一の符号で示す。フレームカウンタ回路１からフレー
ムパルス１１がアドレスカウンタ回路２に接続され、ア
ドレスカウンタ回路２かリセットされる。

ここで本発明の特徴とするところは、一点鎖線で囲むメ
モリ部分である。すなわち、アドレスカウンタ回路２か
ら初期値アドレスａ、がアドレス信号１２としてメモリ
回路３に接続される。メモリ回路３からタイミング情報
ｔ、が比較回路４の一方の入力に接続される。またフレ
ームカウンタ回路１からタイミング情報１＋が出力信号
１３として上記比較回路４の他の入力に接続される。比
較回路４から一部バルス１４が制御回路５に接続される
。制御回路５から１番目のアドレスカウンタクロックパ
ルスＩ５が接続され、アドレスカウンタ回路２から次の
アドレスａ２がアドレス信号１２としてメモリ回路３に
接続される。メモリ回路３から制御情報Ｃ１が出力され
、；ｈ制御回路５からタイミングに合せてランチ回路６
にラッチパルス１６が接続され、ラッチ回路６に制御情
報Ｃが読込まれ、次にラッチパルス１６が入力されるま
で保持され出力される。制ｊ卸回路５から２番目のアド
レスカウンタクロックパルス１５がアドレスカウンタ回
路２に接続され、アドレスカウンタ回路２からその次の
アドレスａ３がアドレス信号１２としてメモリ回路１３
に接続される。メモリ回路３は次のタイミング情報ｔ２
を出力し、フレームカウンタ回路１の出力信号１３の値
がｔ２になると、比較回路４ば一部パルス１４を出力す
る。以下同様にして最後の制御情報Ｃ９がランチ回路６
にラッチされる。

このような構成のタイミング発生回路の動作について説
明する。第４図において、アドレスカウンタ回路２はフ
レームカウンタ回路ｌからのフレームパルス１１でリセ
ットされアドレス信号１２は初期値アドレスａ、になる
。メモリ回路３はこのアドレスａ、によりタイミング情
報ｔＩを出力する。比較回路４はフレームカウンタ回路
１の出力信号１３の値が１＋になったとき一部パルスＩ
４を制御回路５へ出力する。制′４ｉ１１回路５は一部
パルス１４を入力するとアドレスカウンタ回路２へ１番
目のアドレスカウンタクロックパルス１５を出力し、ア
ドレス信号１２の値はアドレスａ２となる。この段階で
はまだランチ回路６は動作しない。メモリ回路３はアド
レスａ２を入力すると制御情報ｃ、を出力する。制御回
路５はランチ回路６に制御情報ｃ１が入力されるタイミ
ングに合せ−Ｃラッチパルス１６を出力すると同時に、
アドレスカウンタ回路２へ２番目のアドレスカウンタク
ロックパルス１５を出力する。また、制御回路５は制御
情報ＣＩにより比較回路４から誤った一致パルス１４が
出力されてもこれを無視するように禁止期間を設けてい
る。

ランチ回路６はランチパルス１６により制御情報Ｃ１を
読込み、次のランチパルス１６が入力されるまでこれを
保持し続ける。アドレスカウンタ回路２は２番目のアド
レスカウンタクロックパルス１５によりアドレス信号１
２の値をａ３とし、これによりメモリ回路３はタイミン
グ情報ｔ２を出力する。この時点で制御回路５の誤り一
致パルスの禁止期間は終了しており、フレームカウンタ
回路１の出力信号１３の値がｔ２になり次第に比較回路
４は正しい一致パルス１４を出力する。以下同様にして
最後の制御情報ｃ、、をラッチ回路６がラッチすると１
フレ一ム分の動作を完了する。

第５図は本発明のタイミング発生回路の制御回路のブロ
ック構成図である。第５図において１０１．１０２．１
０３は０７９７１７０７１回路、１０４はアンド回路、
１０５．１０６はオア回路である。

第６図は第５図に示す制御回路の各信号のタイムチャー
トである。第６図に示す符号は、第５図の「×」印の部
分の電気信号波形を示し、点線は誤り一致パルス１４を
示す。一致パルス１４はアンド回路１０４を通り、Ｄフ
リップフロップ回路１０１．１０２．１０３により第６
図に示ずパルスｅ、ｆ、ｇのようにシフトされる。オア
回路１０５はＤフリップフロップ回路１０１．１０２．
１０３の出力の論理和をとり第６図に示すパルスｈをア
ンド回路１０４に出力する。

このパルスｈは誤りの一致パルス禁止用のパルスで、こ
の間に誤って一致パルス１４が入力されても第６図に示
すパルスｉのようにアンド回路１０４の出力には現れな
い。Ｄフリップフロン１回路１０２の出力パルスｆはラ
ッチパルス１６として出力され、アドレスカウンタクロ
ックパルス１５はこのランチパルス１６とアンド回路１
０４の出力パルスｉを入力とするオア回路１０６の出力
信号である。

以上は制御情報の語長がタイミング情報の語長より短い
場合について説明したが、この場合にはタイミング情報
の語長の分のＲＡＭを用意すればよく回路の小型化、低
消費電力化をはかることができる。制御情報の語長がタ
イミング情報の語長より長く、例えば２倍の語長の場合
には、一つの制御情報のために２語分のアドレスを使え
ばよい。

この場合に、一度の一致パルスに対しラッチパルスを２
回出力するような制御回路にすればよい。

〔発明の効果〕

本発明は、以上説明したように、タイミング情報と制御
情報とを別々のアドレスに格納するメモリ回路を設はタ
イミング情報と制御情報とを順次読出ずようにすること
により、タイミング情報の語長の分のＲＡＭを容易すれ
ばよいので回路の小型化低消費電力化をはかることがで
きる優れた効果がある。

【図面の簡単な説明】

第１図は従来例のタイミング発生回路のメモリ回路記憶
内容の構成図。 第２図は従来例のタイミング発生回路のブロック構成図
。 第３図は本発明のタイミング発生回路のメモリ回路記憶
内容の構成図。 第４図は本発明一実施例タイミング発生回路のブロック
構成図。 第５図は本発明のタイミング発生回路の制御回路のブロ
ック構成図。 第６図はその各信号のタイムチャート。 １・・・フレームカウンタ回路、２・・・アドレスカウ
ンタ回路、３・・・メモリ回路、４・・・比較回路、５
・・・ランチ回路、６・・・制御回路、１工・・・フレ
ームパルス、１２・・・アドレス信号、１３・・・出力
信号、１４・・・一致バルス、１５・・・アドレスカウ
ンタクロックパルス、１６・・・ランチパルス、ａ・・
・アドレス、Ｃ・・・制御情報、ｔ・・・タイミング情
報、１０１．１０２．１０３・・・０７９７１７０７１
回路、１０４・・・アンド回路、１０５．１０６・・・
オア回路。 代理人　弁理士　井　出　直　考　１゛、ｌ、゛ 第　１１２１ 第　２　図 兇　３　園 箔　４（２１

Claims (1)

【特許請求の範囲】
1. （１）　入力する時分割多元接続フレームのフレーム長
   を計数するフレームカウンタ手段と、タイミング情報と
   制御情報とを記憶するメモリ手段と、 上記フレームカウンタ手段がらの出力信号と上記メモリ
   手段からのタイミング情報とを比較する比較手段と、 この比較手段の出力を計数しその計数出力をアドレス信
   号として上記メモリ手段に与えるアドレスカウンタ手段
   と、 上記メモリ手段からの制御情報を読込んで一時保持する
   ランチ手段と を備えた時分割多元接続衛星通信方式のタイミング発生
   回路において、 上記比較手段からの一致パルスにより、上記アドレスカ
   ウンタ手段に計数入力を与え、上記う・ノチ手段に上記
   メモリ手段からの制御情報を所定時間だけ遅延して読込
   むように制御する制御手段を備え、 上記メモリ手段は、タイミング情報と制御情報とを別々
   のアドレスに記憶するように構成されたことを特徴とす
   るタイミング発生回路。