JPS60218931A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS60218931A JPS60218931A JP7438384A JP7438384A JPS60218931A JP S60218931 A JPS60218931 A JP S60218931A JP 7438384 A JP7438384 A JP 7438384A JP 7438384 A JP7438384 A JP 7438384A JP S60218931 A JPS60218931 A JP S60218931A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- pulse
- control information
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、衛星通信方式のタイミング発生回路に関する
。特に、時分割多元接続衛星通信方式のバーストタイム
プランに従って各種制御タイミングを発生するためのタ
イミング発生回路に関する。
。特に、時分割多元接続衛星通信方式のバーストタイム
プランに従って各種制御タイミングを発生するためのタ
イミング発生回路に関する。
時分割多元接vt<以下、TDMAという。)衛星通信
方式は、参加する各地球局が基準となる一定周期のTD
MAフレームの中の自局に割当てられたタイムスロット
の中にバースト状の信号を送出することにより通信が行
われる。タイムスロットの割当てはあらかじめフレーム
構成を定め、これをバーストタイムプランとして1’
D M A装置内に設けられた集積回路メモリの一種で
あるRAM(Randam Access Memor
y)を用いたメモリ回路に記憶される。バーストタイム
プランは複数個の制御データから成り、一つの制御デー
タは、TDMAフレーム内の時間位置を示すタイミング
情報とそのタイミングに行うべき制御の種類を示す制御
情報とから構成されている。TDMA装置内で必要な各
種制御タイミングは、バーストタイムプランを記憶して
いるメモリ回路を含むタイミング発生回路において発生
される。
方式は、参加する各地球局が基準となる一定周期のTD
MAフレームの中の自局に割当てられたタイムスロット
の中にバースト状の信号を送出することにより通信が行
われる。タイムスロットの割当てはあらかじめフレーム
構成を定め、これをバーストタイムプランとして1’
D M A装置内に設けられた集積回路メモリの一種で
あるRAM(Randam Access Memor
y)を用いたメモリ回路に記憶される。バーストタイム
プランは複数個の制御データから成り、一つの制御デー
タは、TDMAフレーム内の時間位置を示すタイミング
情報とそのタイミングに行うべき制御の種類を示す制御
情報とから構成されている。TDMA装置内で必要な各
種制御タイミングは、バーストタイムプランを記憶して
いるメモリ回路を含むタイミング発生回路において発生
される。
第1図は従来例のタイミング発生回路のメモリ回路記1
,9内容の構成lである。従来のタイミング発生回路で
はメモリ回路には第1図に示すようにタイミング情報t
と制御情報Cとが格納されている。すなわら、タイミン
グ情報tはその値1..1.、−11が小さい順に並べ
られ、おのおののタイミング情報t1、t2、−1.に
対応する制御情報c1、c2、−1c7は横並びにメモ
リ回路の同一アドレスに格納される。第2図は従来例の
タイミング発生回路のブロック構成図であり、第1図に
示すバーストタイムプランが格納されたメモリ回路を示
す。
,9内容の構成lである。従来のタイミング発生回路で
はメモリ回路には第1図に示すようにタイミング情報t
と制御情報Cとが格納されている。すなわら、タイミン
グ情報tはその値1..1.、−11が小さい順に並べ
られ、おのおののタイミング情報t1、t2、−1.に
対応する制御情報c1、c2、−1c7は横並びにメモ
リ回路の同一アドレスに格納される。第2図は従来例の
タイミング発生回路のブロック構成図であり、第1図に
示すバーストタイムプランが格納されたメモリ回路を示
す。
第1図および第2図を用いて従来例のタイミング発生回
路の動作を説明する。まず、ITDMATDMAフレー
ム数するフレームカウンタ回路lからのフレームパルス
11でアドレスカウンタ回路2はリセットされアドレス
信号12は初期値のアドレスa、になる。メモリ回路3
はこのアドレスa、に対しタイミング情報1.を比較回
路4へ、制御情報c1を複数個のDフリソプフロンプ回
路から成るランチ回路5へ出力する。比較回路4はフレ
ームカウンタ回路1の出力信号13の値がtlになった
とき、一致バルス14をラッチ回路5とアドレスカウン
タ回路2へ出力する。ラッチ回路5は一部パルス14に
より制御情報CIを読み次に一部パルスが入力されるま
で保持し出力し続ける。アドレスカウンタ回路2は一部
パルス14によりアドレスa2をアドレス信号12とし
てメモリ回路3へ出力する。メモリ回路3はアドレスa
2によりタイミング情報t2と制御情報c2を出力する
。この状態でフレームカウンタ回路1の出力信号13の
値が【、になると2番目の一部パルスI4が比較回路4
から出力され、上記と同様の動作が行われる。
路の動作を説明する。まず、ITDMATDMAフレー
ム数するフレームカウンタ回路lからのフレームパルス
11でアドレスカウンタ回路2はリセットされアドレス
信号12は初期値のアドレスa、になる。メモリ回路3
はこのアドレスa、に対しタイミング情報1.を比較回
路4へ、制御情報c1を複数個のDフリソプフロンプ回
路から成るランチ回路5へ出力する。比較回路4はフレ
ームカウンタ回路1の出力信号13の値がtlになった
とき、一致バルス14をラッチ回路5とアドレスカウン
タ回路2へ出力する。ラッチ回路5は一部パルス14に
より制御情報CIを読み次に一部パルスが入力されるま
で保持し出力し続ける。アドレスカウンタ回路2は一部
パルス14によりアドレスa2をアドレス信号12とし
てメモリ回路3へ出力する。メモリ回路3はアドレスa
2によりタイミング情報t2と制御情報c2を出力する
。この状態でフレームカウンタ回路1の出力信号13の
値が【、になると2番目の一部パルスI4が比較回路4
から出力され、上記と同様の動作が行われる。
このように一致バルス14が出力されるたびにメモリ回
路3は制御情報Cを出力して行き、最後の制御情報c7
が読出されるとITDMAフレーム分の読出しが終了す
る。フレームカウンタ回路1はITDMATDMAフレ
ーム終了すると、引続き次のTDMAフレームの計数を
開始すると同時にフレームパルス11を出力してアドレ
スカウンタ回路2をリセットする。以後フレーム毎に同
様の動作が繰返される。
路3は制御情報Cを出力して行き、最後の制御情報c7
が読出されるとITDMAフレーム分の読出しが終了す
る。フレームカウンタ回路1はITDMATDMAフレ
ーム終了すると、引続き次のTDMAフレームの計数を
開始すると同時にフレームパルス11を出力してアドレ
スカウンタ回路2をリセットする。以後フレーム毎に同
様の動作が繰返される。
ここで、タイミング情報tと制御情報Cとを合せた一組
の制御データの語長が短い場合には、従来のタイミング
発生回路は十分にTDMA装置の一部としてその機能を
発揮していた。しかし、TDMAフレーム長が長くなり
、タイミング情報語長を長くしなければならない場合、
または、一つのタイミング情報に対し多量の制御情報を
必要とする場合には、メモリ回路の規模が大きくなり空
間的にも消費電力の点でも大きな問題であった。
の制御データの語長が短い場合には、従来のタイミング
発生回路は十分にTDMA装置の一部としてその機能を
発揮していた。しかし、TDMAフレーム長が長くなり
、タイミング情報語長を長くしなければならない場合、
または、一つのタイミング情報に対し多量の制御情報を
必要とする場合には、メモリ回路の規模が大きくなり空
間的にも消費電力の点でも大きな問題であった。
すなわち、近年メモリ回路に使用されるRAMの大容量
化が進みアドレス数の増加に対してはメモリ回路規模に
変化はないが、入出力の語長の増加に対しては集積回路
メモリチップ数が増加する問題点があった。
化が進みアドレス数の増加に対してはメモリ回路規模に
変化はないが、入出力の語長の増加に対しては集積回路
メモリチップ数が増加する問題点があった。
本発明は、このような問題点を解決し、メモリ回路規模
を縮小し、小型低消費電力のタイミング発生回路を提供
することを目的とする。
を縮小し、小型低消費電力のタイミング発生回路を提供
することを目的とする。
本発明は、メモリ回路においてタイミング情報と制御情
報とを横並びに同一のアドレスに格納するのではなく、
制御情報をタイミング情報と別のアドレスに格納するこ
とを特徴とする。
報とを横並びに同一のアドレスに格納するのではなく、
制御情報をタイミング情報と別のアドレスに格納するこ
とを特徴とする。
すなわち、本発明は、入力する時分割多元接続フレーム
のフレーム長を計数するフレームカウン夕手段と、タイ
ミング情報と制御ll i*報とを記憶するメモリ手段
と、上記フレームカウンタ手段からの出力手段と上記メ
モリ手段からのタイミング情報とを比較する比較手段と
、この比較手段の出ノjを計数しその計数出力をアドレ
ス信号として上記メモリ手段に与えるアドレスカウンタ
手段と、上記メモリからの制御情報を読込んで一時保持
するランチ手段とを備えた時分割多元接続衛星通信方式
のタイミング発生回路において、上記比較手段からの一
部パルスにより、上記アドレスカウンタ手段に計数入力
を与え、上記ランチ手段に上記メモリ手段からの制御情
報を所定時間だけ遅延して読込むように制御する制御手
段を備え、上記メモリ手段は、タイミング情報と制御情
報とを別々のアドレスに記憶するように構成されたこと
を特徴とする。
のフレーム長を計数するフレームカウン夕手段と、タイ
ミング情報と制御ll i*報とを記憶するメモリ手段
と、上記フレームカウンタ手段からの出力手段と上記メ
モリ手段からのタイミング情報とを比較する比較手段と
、この比較手段の出ノjを計数しその計数出力をアドレ
ス信号として上記メモリ手段に与えるアドレスカウンタ
手段と、上記メモリからの制御情報を読込んで一時保持
するランチ手段とを備えた時分割多元接続衛星通信方式
のタイミング発生回路において、上記比較手段からの一
部パルスにより、上記アドレスカウンタ手段に計数入力
を与え、上記ランチ手段に上記メモリ手段からの制御情
報を所定時間だけ遅延して読込むように制御する制御手
段を備え、上記メモリ手段は、タイミング情報と制御情
報とを別々のアドレスに記憶するように構成されたこと
を特徴とする。
本発明の実施例について図面を参照して説明する。第3
図は本発明のタイミング発生回路のメモリ回路記憶内容
の構成図である。これは制御情報の語長がタイミング情
報の語長とほぼ同じか短い場合を示す。まず、アドレス
a、には最初のタイミング情報1+が格納され、これに
対応する制御情報c1はアドレスa2に格納される。タ
イミング情報t1と制御情報c1とが第1絹目の制御デ
ータである。
図は本発明のタイミング発生回路のメモリ回路記憶内容
の構成図である。これは制御情報の語長がタイミング情
報の語長とほぼ同じか短い場合を示す。まず、アドレス
a、には最初のタイミング情報1+が格納され、これに
対応する制御情報c1はアドレスa2に格納される。タ
イミング情報t1と制御情報c1とが第1絹目の制御デ
ータである。
次に第2番目の制御データのタイミング情報t2はアド
レスa3に、制御情報c2はアドレスa4に格納される
。以下同様に最後の制御データのタイミング情報t1は
アドレスaZn−1に、制御情報c7はアドレスa7.
.に格納される。
レスa3に、制御情報c2はアドレスa4に格納される
。以下同様に最後の制御データのタイミング情報t1は
アドレスaZn−1に、制御情報c7はアドレスa7.
.に格納される。
第4図は本発明一実施例タイミング発生回路のブロック
構成図である。第4図において、第2図と同一の部分は
同一の符号で示す。フレームカウンタ回路1からフレー
ムパルス11がアドレスカウンタ回路2に接続され、ア
ドレスカウンタ回路2かリセットされる。
構成図である。第4図において、第2図と同一の部分は
同一の符号で示す。フレームカウンタ回路1からフレー
ムパルス11がアドレスカウンタ回路2に接続され、ア
ドレスカウンタ回路2かリセットされる。
ここで本発明の特徴とするところは、一点鎖線で囲むメ
モリ部分である。すなわち、アドレスカウンタ回路2か
ら初期値アドレスa、がアドレス信号12としてメモリ
回路3に接続される。メモリ回路3からタイミング情報
t、が比較回路4の一方の入力に接続される。またフレ
ームカウンタ回路1からタイミング情報1+が出力信号
13として上記比較回路4の他の入力に接続される。比
較回路4から一部バルス14が制御回路5に接続される
。制御回路5から1番目のアドレスカウンタクロックパ
ルスI5が接続され、アドレスカウンタ回路2から次の
アドレスa2がアドレス信号12としてメモリ回路3に
接続される。メモリ回路3から制御情報C1が出力され
、;h制御回路5からタイミングに合せてランチ回路6
にラッチパルス16が接続され、ラッチ回路6に制御情
報Cが読込まれ、次にラッチパルス16が入力されるま
で保持され出力される。制j卸回路5から2番目のアド
レスカウンタクロックパルス15がアドレスカウンタ回
路2に接続され、アドレスカウンタ回路2からその次の
アドレスa3がアドレス信号12としてメモリ回路13
に接続される。メモリ回路3は次のタイミング情報t2
を出力し、フレームカウンタ回路1の出力信号13の値
がt2になると、比較回路4ば一部パルス14を出力す
る。以下同様にして最後の制御情報C9がランチ回路6
にラッチされる。
モリ部分である。すなわち、アドレスカウンタ回路2か
ら初期値アドレスa、がアドレス信号12としてメモリ
回路3に接続される。メモリ回路3からタイミング情報
t、が比較回路4の一方の入力に接続される。またフレ
ームカウンタ回路1からタイミング情報1+が出力信号
13として上記比較回路4の他の入力に接続される。比
較回路4から一部バルス14が制御回路5に接続される
。制御回路5から1番目のアドレスカウンタクロックパ
ルスI5が接続され、アドレスカウンタ回路2から次の
アドレスa2がアドレス信号12としてメモリ回路3に
接続される。メモリ回路3から制御情報C1が出力され
、;h制御回路5からタイミングに合せてランチ回路6
にラッチパルス16が接続され、ラッチ回路6に制御情
報Cが読込まれ、次にラッチパルス16が入力されるま
で保持され出力される。制j卸回路5から2番目のアド
レスカウンタクロックパルス15がアドレスカウンタ回
路2に接続され、アドレスカウンタ回路2からその次の
アドレスa3がアドレス信号12としてメモリ回路13
に接続される。メモリ回路3は次のタイミング情報t2
を出力し、フレームカウンタ回路1の出力信号13の値
がt2になると、比較回路4ば一部パルス14を出力す
る。以下同様にして最後の制御情報C9がランチ回路6
にラッチされる。
このような構成のタイミング発生回路の動作について説
明する。第4図において、アドレスカウンタ回路2はフ
レームカウンタ回路lからのフレームパルス11でリセ
ットされアドレス信号12は初期値アドレスa、になる
。メモリ回路3はこのアドレスa、によりタイミング情
報tIを出力する。比較回路4はフレームカウンタ回路
1の出力信号13の値が1+になったとき一部パルスI
4を制御回路5へ出力する。制′4i11回路5は一部
パルス14を入力するとアドレスカウンタ回路2へ1番
目のアドレスカウンタクロックパルス15を出力し、ア
ドレス信号12の値はアドレスa2となる。この段階で
はまだランチ回路6は動作しない。メモリ回路3はアド
レスa2を入力すると制御情報c、を出力する。制御回
路5はランチ回路6に制御情報c1が入力されるタイミ
ングに合せ−Cラッチパルス16を出力すると同時に、
アドレスカウンタ回路2へ2番目のアドレスカウンタク
ロックパルス15を出力する。また、制御回路5は制御
情報CIにより比較回路4から誤った一致パルス14が
出力されてもこれを無視するように禁止期間を設けてい
る。
明する。第4図において、アドレスカウンタ回路2はフ
レームカウンタ回路lからのフレームパルス11でリセ
ットされアドレス信号12は初期値アドレスa、になる
。メモリ回路3はこのアドレスa、によりタイミング情
報tIを出力する。比較回路4はフレームカウンタ回路
1の出力信号13の値が1+になったとき一部パルスI
4を制御回路5へ出力する。制′4i11回路5は一部
パルス14を入力するとアドレスカウンタ回路2へ1番
目のアドレスカウンタクロックパルス15を出力し、ア
ドレス信号12の値はアドレスa2となる。この段階で
はまだランチ回路6は動作しない。メモリ回路3はアド
レスa2を入力すると制御情報c、を出力する。制御回
路5はランチ回路6に制御情報c1が入力されるタイミ
ングに合せ−Cラッチパルス16を出力すると同時に、
アドレスカウンタ回路2へ2番目のアドレスカウンタク
ロックパルス15を出力する。また、制御回路5は制御
情報CIにより比較回路4から誤った一致パルス14が
出力されてもこれを無視するように禁止期間を設けてい
る。
ランチ回路6はランチパルス16により制御情報C1を
読込み、次のランチパルス16が入力されるまでこれを
保持し続ける。アドレスカウンタ回路2は2番目のアド
レスカウンタクロックパルス15によりアドレス信号1
2の値をa3とし、これによりメモリ回路3はタイミン
グ情報t2を出力する。この時点で制御回路5の誤り一
致パルスの禁止期間は終了しており、フレームカウンタ
回路1の出力信号13の値がt2になり次第に比較回路
4は正しい一致パルス14を出力する。以下同様にして
最後の制御情報c、、をラッチ回路6がラッチすると1
フレ一ム分の動作を完了する。
読込み、次のランチパルス16が入力されるまでこれを
保持し続ける。アドレスカウンタ回路2は2番目のアド
レスカウンタクロックパルス15によりアドレス信号1
2の値をa3とし、これによりメモリ回路3はタイミン
グ情報t2を出力する。この時点で制御回路5の誤り一
致パルスの禁止期間は終了しており、フレームカウンタ
回路1の出力信号13の値がt2になり次第に比較回路
4は正しい一致パルス14を出力する。以下同様にして
最後の制御情報c、、をラッチ回路6がラッチすると1
フレ一ム分の動作を完了する。
第5図は本発明のタイミング発生回路の制御回路のブロ
ック構成図である。第5図において101.102.1
03は079717071回路、104はアンド回路、
105.106はオア回路である。
ック構成図である。第5図において101.102.1
03は079717071回路、104はアンド回路、
105.106はオア回路である。
第6図は第5図に示す制御回路の各信号のタイムチャー
トである。第6図に示す符号は、第5図の「×」印の部
分の電気信号波形を示し、点線は誤り一致パルス14を
示す。一致パルス14はアンド回路104を通り、Dフ
リップフロップ回路101.102.103により第6
図に示ずパルスe、f、gのようにシフトされる。オア
回路105はDフリップフロップ回路101.102.
103の出力の論理和をとり第6図に示すパルスhをア
ンド回路104に出力する。
トである。第6図に示す符号は、第5図の「×」印の部
分の電気信号波形を示し、点線は誤り一致パルス14を
示す。一致パルス14はアンド回路104を通り、Dフ
リップフロップ回路101.102.103により第6
図に示ずパルスe、f、gのようにシフトされる。オア
回路105はDフリップフロップ回路101.102.
103の出力の論理和をとり第6図に示すパルスhをア
ンド回路104に出力する。
このパルスhは誤りの一致パルス禁止用のパルスで、こ
の間に誤って一致パルス14が入力されても第6図に示
すパルスiのようにアンド回路104の出力には現れな
い。Dフリップフロン1回路102の出力パルスfはラ
ッチパルス16として出力され、アドレスカウンタクロ
ックパルス15はこのランチパルス16とアンド回路1
04の出力パルスiを入力とするオア回路106の出力
信号である。
の間に誤って一致パルス14が入力されても第6図に示
すパルスiのようにアンド回路104の出力には現れな
い。Dフリップフロン1回路102の出力パルスfはラ
ッチパルス16として出力され、アドレスカウンタクロ
ックパルス15はこのランチパルス16とアンド回路1
04の出力パルスiを入力とするオア回路106の出力
信号である。
以上は制御情報の語長がタイミング情報の語長より短い
場合について説明したが、この場合にはタイミング情報
の語長の分のRAMを用意すればよく回路の小型化、低
消費電力化をはかることができる。制御情報の語長がタ
イミング情報の語長より長く、例えば2倍の語長の場合
には、一つの制御情報のために2語分のアドレスを使え
ばよい。
場合について説明したが、この場合にはタイミング情報
の語長の分のRAMを用意すればよく回路の小型化、低
消費電力化をはかることができる。制御情報の語長がタ
イミング情報の語長より長く、例えば2倍の語長の場合
には、一つの制御情報のために2語分のアドレスを使え
ばよい。
この場合に、一度の一致パルスに対しラッチパルスを2
回出力するような制御回路にすればよい。
回出力するような制御回路にすればよい。
本発明は、以上説明したように、タイミング情報と制御
情報とを別々のアドレスに格納するメモリ回路を設はタ
イミング情報と制御情報とを順次読出ずようにすること
により、タイミング情報の語長の分のRAMを容易すれ
ばよいので回路の小型化低消費電力化をはかることがで
きる優れた効果がある。
情報とを別々のアドレスに格納するメモリ回路を設はタ
イミング情報と制御情報とを順次読出ずようにすること
により、タイミング情報の語長の分のRAMを容易すれ
ばよいので回路の小型化低消費電力化をはかることがで
きる優れた効果がある。
第1図は従来例のタイミング発生回路のメモリ回路記憶
内容の構成図。 第2図は従来例のタイミング発生回路のブロック構成図
。 第3図は本発明のタイミング発生回路のメモリ回路記憶
内容の構成図。 第4図は本発明一実施例タイミング発生回路のブロック
構成図。 第5図は本発明のタイミング発生回路の制御回路のブロ
ック構成図。 第6図はその各信号のタイムチャート。 1・・・フレームカウンタ回路、2・・・アドレスカウ
ンタ回路、3・・・メモリ回路、4・・・比較回路、5
・・・ランチ回路、6・・・制御回路、1工・・・フレ
ームパルス、12・・・アドレス信号、13・・・出力
信号、14・・・一致バルス、15・・・アドレスカウ
ンタクロックパルス、16・・・ランチパルス、a・・
・アドレス、C・・・制御情報、t・・・タイミング情
報、101.102.103・・・079717071
回路、104・・・アンド回路、105.106・・・
オア回路。 代理人 弁理士 井 出 直 考 1゛、l、゛ 第 1121 第 2 図 兇 3 園 箔 4(21
内容の構成図。 第2図は従来例のタイミング発生回路のブロック構成図
。 第3図は本発明のタイミング発生回路のメモリ回路記憶
内容の構成図。 第4図は本発明一実施例タイミング発生回路のブロック
構成図。 第5図は本発明のタイミング発生回路の制御回路のブロ
ック構成図。 第6図はその各信号のタイムチャート。 1・・・フレームカウンタ回路、2・・・アドレスカウ
ンタ回路、3・・・メモリ回路、4・・・比較回路、5
・・・ランチ回路、6・・・制御回路、1工・・・フレ
ームパルス、12・・・アドレス信号、13・・・出力
信号、14・・・一致バルス、15・・・アドレスカウ
ンタクロックパルス、16・・・ランチパルス、a・・
・アドレス、C・・・制御情報、t・・・タイミング情
報、101.102.103・・・079717071
回路、104・・・アンド回路、105.106・・・
オア回路。 代理人 弁理士 井 出 直 考 1゛、l、゛ 第 1121 第 2 図 兇 3 園 箔 4(21
Claims (1)
- (1) 入力する時分割多元接続フレームのフレーム長
を計数するフレームカウンタ手段と、タイミング情報と
制御情報とを記憶するメモリ手段と、 上記フレームカウンタ手段がらの出力信号と上記メモリ
手段からのタイミング情報とを比較する比較手段と、 この比較手段の出力を計数しその計数出力をアドレス信
号として上記メモリ手段に与えるアドレスカウンタ手段
と、 上記メモリ手段からの制御情報を読込んで一時保持する
ランチ手段と を備えた時分割多元接続衛星通信方式のタイミング発生
回路において、 上記比較手段からの一致パルスにより、上記アドレスカ
ウンタ手段に計数入力を与え、上記う・ノチ手段に上記
メモリ手段からの制御情報を所定時間だけ遅延して読込
むように制御する制御手段を備え、 上記メモリ手段は、タイミング情報と制御情報とを別々
のアドレスに記憶するように構成されたことを特徴とす
るタイミング発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7438384A JPS60218931A (ja) | 1984-04-13 | 1984-04-13 | タイミング発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7438384A JPS60218931A (ja) | 1984-04-13 | 1984-04-13 | タイミング発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60218931A true JPS60218931A (ja) | 1985-11-01 |
JPH0411053B2 JPH0411053B2 (ja) | 1992-02-27 |
Family
ID=13545585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7438384A Granted JPS60218931A (ja) | 1984-04-13 | 1984-04-13 | タイミング発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60218931A (ja) |
-
1984
- 1984-04-13 JP JP7438384A patent/JPS60218931A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0411053B2 (ja) | 1992-02-27 |
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