JPH0411053B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、衛星通信方式のタイミング発生回路
に関する。特に、時分割多元接続衛星通信方式の
バーストタイムプランに従つて各種制御タイミン
グを発生するためのタイミング発生回路に関す
る。

〔従来技術の説明〕

時分割多元接続（以下、TDMAという。）衛星
通信方式は、参加する各地球局が基準となる一定
周期のTDMAフレームの中の自局に割当てられ
たタイムスロツトの中にバースト状の信号を送出
することにより通信が行われる。タイムスロツト
の割当てはあらかじめフレーム構成を定め、これ
をバーストタイムプランとしてTDMA装置内に
設けられた集積回路メモリーの一種であるRAM
（Randam Access Memory）を用いたメモリ回
路に記憶される。バーストタイムプランは複数個
の制御データから成り、一つの制御データは、
TDMAフレーム内の時間位置を示すタイミング
情報とそのタイミングに行うべき制御の種類を示
す制御情報とから構成されている。TDMA装置
内で必要な各種制御タイミングは、バーストタイ
ムプランを記憶しているメモリ回路を含むタイミ
ング発生回路において発生される。

第１図は従来例のタイミング発生回路のメモリ
回路記憶内容の構成図である。従来のタイミング
発生回路ではメモリ回路には第１図に示すように
タイミング情報ｔと制御情報ｃとが格納されてい
る。すなわち、タイミング情報ｔはその値t₁，
t₂，……，t_oが小さい順に並べられ、おのおのの
タイミング情報t₁，t₂，……t_oに対応する制御情
報c₁，c₂，……，c_oは横並びにメモリ回路の同一
アドレスに格納される。第２図は従来例のタイミ
ング発生回路のブロツク構成図であり、第１図に
示すバーストタイムプランが格納されたメモリ回
路を示す。

第１図および第２図を用いて従来例のタイミン
グ発生回路の動作を説明する。まず、ITDMAフ
レームを計数するフレームカウンタ回路１からの
フレームパルス１１でアドレスカウンタ回路２は
リセツトされアドレス信号１２は初期値のアドレ
スa₁になる。メモリ回路３はこのアドレスa₁に対
しタイミング情報t₁を比較回路４へ、制御情報c₁
を複数個のＤフリツプフロツプ回路から成るラツ
チ回路５へ出力する。比較回路４はフレームカウ
ンタ回路１の出力信号１３の値がt₁になつたと
き、一致パルス１４をラツチ回路５とアドレスカ
ウンタ回路２へ出力する。ラツチ回路５は一致パ
ルス１４により制御情報c₁を読み次に一致パルス
が入力されるまで保持し出力し続ける。アドレス
カウンタ回路２は一致パルス１４によりアドレス
a₂をアドレス信号１２としてメモリ回路３へ出力
する。メモリ回路３はアドレスa₂によりタイミン
グ情報t₂と制御情報c₂を出力する。この状態でフ
レームカウンタ回路１の出力信号１３の値がt₂に
なると２番目の一致パルス１４が比較回路４から
出力され、上記と同様の動作が行われる。

このような一致パルス１４が出力されるたびに
メモリ回路３は制御情報ｃを出力して行き、最後
の制御情報c_oが読出されると1TDMAフレーム分
の読出しが終了する。フレームカウンタ回路１は
1TDMAフレームの計数を終了すると、引続き次
のTDMAフレームの計数を開始すると同時にフ
レームパルス１１を出力してアドレスカウンタ回
路２をリセツトする。以後フレーム毎に同様の動
作が繰返される。

ここで、タイミング情報ｔと制御情報ｃとを合
せた一組の制御データの語長が短い場合には、従
来のタイミング発生回路は十分にTDMA装置の
一部としてその機能を発揮していた。しかし、
TDMAフレーム長が長くなり、タイミング情報
語長を長くしなければならない場合、または、一
つのタイミング情報に対し多量の制御情報を必要
とする場合には、メモリ回路の規模が大きくなり
空間的にも消費電力の点でも大きな問題であつ
た。すなわち、近年メモリ回路に使用される
RAMの大容量化が進みアドレス数の増加に対し
てはメモリ回路規模に変化はないが、入出力の語
長の増加に対しては集積回路メモリチツプ数が増
加する問題点があつた。

〔発明の目的〕

本発明は、このような問題点を解決し、メモリ
回路規模を縮小し、小型低消費電力のタイミング
発生回路を提供することを目的とする。

〔発明の特徴〕

本発明は、メモリ回路においてタイミング情報
と制御情報とを横並びに同一のアドレスに格納す
るのではなく、制御情報をタイミング情報と別の
アドレスに格納することを特徴とする。

すなわち、本発明は、入力する時分割多元接続
フレームのフレーム長を計数するフレームカウン
タ手段と、タイミング情報と制御情報とを記憶す
るメモリ手段と、上記フレームカウンタ手段から
の出力信号と上記メモリ手段からのタイミング情
報とを比較する比較手段と、この比較手段の出力
を計数しその計数出力をアドレス信号として上記
メモリ手段に与えるアドレスカウンタ手段と、上
記メモリ手段からの制御情報を読込んで一時保持
するラツチ手段とを備えた時分割多元接続衛星通
信方式のタイミング発生回路において、上記メモ
リ手段は、タイミング情報と制御情報とがそのア
ドレスが連続する別々のアドレスに記憶するよう
に構成され、上記比較手段からの上記タイミング
情報が上記メモリ手段から読出されて比較された
タイミングで出力される一致パルスにより、上記
アドレスカウンタ手段に計数入力を上記タイミン
グ情報と制御情報とが記憶されているアドレス分
連続して与え、上記ラツチ手段に上記制御情報の
読出しタイミングに対応する所定時間だけ上記一
致パルスを遅延させたラツチパルスを与えて上記
メモリ手段から出力される制御情報をラツチさせ
る制御手段を備えたことを特徴とする。

〔実施例による説明〕

本発明の実施例について図面を参照して説明す
る。第３図は本発明のタイミング発生回路のメモ
リ回路記憶内容の構成図である。これは制御情報
の語長がタイミング情報の語長とほぼ同じか短い
場合を示す。まず、アドレスa₁には最初のタイミ
ング情報t₁が格納され、これに対応する制御情報
c₁はアドレスa₂に格納される。タイミング情報t₁
と制御情報c₁とが第１組目の制御データである。
次に第２番目の制御データのタイミング情報t₂は
アドレスa₃に、制御情報c₂はアドレスa₄に格納さ
れる。以下同様に最後の制御データのタイミング
情報t_oはアドレスa_2o-1に、制御情報c_oはアドレス
a_2oに格納される。

第４図は本発明一実施例タイミング発生回路の
ブロツク構成図である。第４図において、第２図
と同一の部分は同一の符号を示す。フレームカウ
ンタ回路１からフレームパルス１１がアドレスカ
ウンタ回路２に接続され、アドレスカウンタ回路
２がリセツトされる。

ここで本発明の特徴とするところは、一点鎖線
で囲むメモリ部分である。すなわち、アドレスカ
ウンタ回路２から初期値アドレスa₁がアドレス信
号１２としてメモリ回路３に接続される。メモリ
回路３からタイミング情報t₁が比較回路４の一方
の入力に接続される。またフレームカウンタ回路
１からタイミング情報t₁が出力信号１３として上
記比較回路４の他の入力に接続される。比較回路
４から一致パルス１４が制御回路５に接続され
る。制御回路５から１番目のアドレスカウンタク
ロツクパルス１５が接続され、アドレスカウンタ
回路２から次のアドレスa₂がアドレス信号１２と
してメモリ回路３に接続される。メモリ回路３か
ら制御情報c₁が出力され、制御回路５からタイミ
ングに合せてラツチ回路６にラツチパルス１６が
接続され、ラツチ回路６に制御情報ｃが読込ま
れ、次にラツチパルス１６が入力されるまで保持
され出力される。制御回路５から２番目のアドレ
スカウンタクロツクパルス１５がアドレスカウン
タ回路２に接続され、アドレスカウンタ回路２か
らその次のアドレスa₃がアドレス信号１２として
メモリ回路１３に接続される。メモリ回路３は次
のタイミング情報t₂を出力し、フレームカウンタ
回路１の出力信号１３の値がt₂になると、比較回
路４は一致パルス１４を出力する。以下同様にし
て最後の制御情報c_oがラツチ回路６にラツチされ
る。

このような構成のタイミング発生回路の動作に
ついて説明する。第４図において、アドレスカウ
ンタ回路２はフレームカウンタ回路１からのフレ
ームパルス１１でリセツトされアドレス信号１２
は初期値アドレスa₁になる。メモリ回路３はこの
アドレスa₁によりタイミング情報t₁を出力する。
比較回路４はフレームカウンタ回路１の出力信号
１３の値がt₁になつたとき一致パルス１４を制御
回路５へ出力する。制御回路５は一致パルス１４
を入力するとアドレスカウンタ回路２へ１番目の
アドレスカウンタクロツクパルス１５を出力し、
アドレス信号１２の値はアドレスa₂となる。この
段階ではまだラツチ回路６は動作しない。メモリ
回路３はアドレスa₂を入力すると制御情報c₁を出
力する。制御回路５はラツチ回路６に制御情報c₁
が入力されるタイミングに合せてラツチパルス１
６を出力すると同時に、アドレスカウンタ回路２
へ２番目のアドレスカウンタクロツクパルス１５
を出力する。また、制御回路５は制御情報c₁によ
り比較回路４から誤つた一致パルス１４が出力さ
れてもこれを無視するように禁止期間を設けてい
る。

ラツチ回路６はラツチパルス１６により制御情
報c₁を読込み、次のラツチパルス１６が入力され
るまでこれを保持し続ける。アドレスカウンタ回
路２は２番目のアドレスカウンタクロツクパルス
１５によりアドレス信号１２の値をa₃とし、これ
によりメモリ回路３はタイミング情報t₂を出力す
る。この時点で制御回路５の誤り一致パルスの禁
止期間は終了しており、フレームカウンタ回路１
の出力信号１３の値がt₂になり次第に比較回路４
は正しい一致パルス１４を出力する。以下同様に
して最後の制御情報c_oをラツチ回路６がラツチす
ると１フレーム分の動作を完了する。

第５図は本発明のタイミング発生回路の制御回
路のブロツク構成図である。第５図において１０
１，１０２，１０３はＤフリツプフロツプ回路、
１０４はアンド回路、１０５，１０６はオア回路
である。

第６図は第５図に示す制御回路の各信号のタイ
ムチヤートである。第６図に示す符号は、第５図
の「×」印の部分の電気信号波形を示し、点線は
誤り一致パルス１４を示す。一致パルス１４はア
ンド回路１０４を通り、Ｄフリツプフロツプ回路
１０１，１０２，１０３により第６図に示すパル
スｅ，ｆ，ｇ，のようにシフトされる。オア回路
１０５はＤフリツプフロツプ回路１０１，１０
２，１０３の出力の論理和をとり第６図に示すパ
ルスｈをアンド回路１０４に出力する。

このパルスｈは誤りの一致パルス禁止用のパル
スで、この間に誤つて一致パルス１４が入力され
ても第６図に示すパルスｉのようにアンド回路１
０４の出力には現れない。Ｄフリツプフロツプ回
路１０２の出力パルスｆはラツチパルス１６とし
て出力され、アドレスカウンタクロツクパルス１
５はこのラツチパルス１６とアンド回路１０４の
出力パルスｉを入力とするオア回路１０６の出力
信号である。

以上は制御情報の語長がタイミング情報の語長
より短い場合について説明したが、この場合には
タイミング情報の語長の分のRAMを用意すれば
よく回路の小型化、低消費電力化をはかることが
できる。制御情報の語長がタイミング情報の語長
より長く、例えば２倍の語長の場合には、一つの
制御情報のために２語分のアドレスを使えばよ
い。この場合に、一度の一致パルスに対しラツチ
パルスを２回出力するような制御回路にすればよ
い。

〔発明の効果〕

本発明は、以上説明したように、タイミング情
報と制御情報とを別々のアドレスに格納するメモ
リ回路を設けタイミング情報と制御情報とを順次
読出すようにすることにより、タイミング情報の
語長の分のRAMを容易すればよいので回路の小
型化低消費電力化をはかることができる優れた効
果がある。

【図面の簡単な説明】

第１図は従来例のタイミング発生回路のメモリ
回路記憶内容の構成図。第２図は従来例のタイミ
ング発生回路のブロツク構成図。第３図は本発明
のタイミング発生回路のメモリ回路記憶内容の構
成図。第４図は本発明一実施例タイミング発生回
路のブロツク構成図。第５図は本発明のタイミン
グ発生回路の制御回路のブロツク構成図。第６図
はその各信号のタイムチヤート。 １……フレームカウンタ回路、２……アドレス
カウンタ回路、３……メモリ回路、４……比較回
路、５……ラツチ回路、６……制御回路、１１…
…フレームパルス、１２……アドレス信号、１３
……出力信号、１４……一致パルス、１５……ア
ドレスカウンタクロツクパルス、１６……ラツチ
パルス、ａ……アドレス、ｃ……制御情報、ｔ…
…タイミング情報、１０１，１０２，１０３……
Ｄフリツプフロツプ回路、１０４……アンド回
路、１０５，１０６……オア回路。

Claims (1)

1. 【特許請求の範囲】 １ 入力する時分割多元接続フレームのフレーム
   長を計数するフレームカウンタ手段と、 タイミング情報と制御情報とを記憶するメモリ
   手段と、 上記フレームカウンタ手段からの出力信号と上
   記メモリ手段からのタイミング情報とを比較する
   比較手段と、 この比較手段の出力を計数しその計数出力をア
   ドレス信号として上記メモリ手段に与えるアドレ
   スカウンタ手段と、 上記メモリ手段からの制御情報を読込んで一時
   保持するラツチ手段と を備えた時分割多元接続衛星通信方式のタイミン
   グ発生回路において、 上記メモリ手段は、タイミング情報と制御情報
   とがそのアドレスが連続する別々のアドレスに記
   憶するように構成され、 上記比較手段からの上記タイミング情報が上記
   メモリ手段から読出されて比較されたタイミング
   で出力される一致パルスにより、上記アドレスカ
   ウンタ手段に計数入力を上記タイミング情報と制
   御情報とが記憶されているアドレス分連続して与
   え、上記ラツチ手段に上記制御情報の読出しタイ
   ミングに対応する所定時間だけ上記一致パルスを
   遅延させたラツチパルスを与えて上記メモリ手段
   から出力される制御情報をラツチさせる制御手段 を備えたことを特徴とするタイミング発生回路。