TWI406121B - 提供用於調整微處理器的操作頻率之正確的以時間為基礎的計數器之系統裝置及方法 - Google Patents

Description

提供用於調整微處理器的操作頻率之正確的以時間為基礎的計數器之系統裝置及方法

本申請案係針對微處理器。更明確地說，本發明係針對一種提供用於調整微處理器的操作頻率之正確的以時間為基礎的計數器之系統、裝置及方法。

隨著電晶體密度及速度的快速增加，可由晶片耗散之功率量逐漸成為晶片設計中之關鍵標準。特定言之，技術中之每一連續收縮使密度增加，從而使晶片佔據面積減小。此允許晶片以較高頻率操作。因為晶片佔據面積逐漸被減小，所以經由晶片自身而耗散更少之功率。因此，用於減少由晶片消耗之功率的任何方法可轉譯為效能之增加。

一種用於減少晶片之功率消耗的方法為頻率調整。當需要高效能且平時以較低頻率操作時，在較短時間跨度期間，頻率調整允許晶片以全頻率操作。特定言之，晶片之功率消耗可由以下等式表示：功率＝KαC(V² )F＋QV² 其中V為晶片之核心電壓，F為晶片之操作頻率，α為晶片之活性因數，C為晶片之有效電容，且K及Q為在其他因素中取決於製造過程之常數。自此等式可看出，晶片之操作頻率與其功率消耗成正比。因此，頻率之增加將相應地導致功率消耗之增加。

為判定是否將晶片之操作頻率調整大或調整小，需要計算在一過去之時間內在晶片中出現之平均活性。若在該過去之時間內晶片中之活性較高，則晶片可以較高頻率操作。另一方面，若晶片中之活性較低，則晶片可以較低頻率操作。

在一電腦系統中，使用以時間為基礎之計數器來量測過去之時間。明顯地，計數器應以恆定速度增量。該速度通常得自一頻率時脈。更特定地，計數器增量之速度可為一核心頻率時脈之l/n^th ，其中n為一整數(對於內部以時間為基礎之計數器而言)或由系統所供應之外部時脈信號的上升邊緣判定(對於外部以時間為基礎之計數器而言)，如(例如)在PowerPC Architecture Book III中所描述。

圖1為根據一已知電路組態之以時間為基礎之計數器的例示性圖。如圖1中所示，電路組態包括一外部時基部分110 、一內部時基部分120 及一時基值產生部分130 。外部時基部分110 包括一時基(tbase)輸入插腳112 及邊緣偵測邏輯114 。在圖1中所示之電路中使用的所有電路元件由內部或核心時脈信號定時，亦即，處於核心頻率時脈域180 中。

外部時基部分110 允許外部設備經由時基輸入插腳112 將定時信號提供至以時間為基礎的計數器。每當偵測到外部時基信號之上升邊緣時，外部時基部分110 之邊緣偵測邏輯114 自外部時基信號產生一"滴答"(亦即，時基值增量1)。內部時基部分120 為每隔8個內部或核心時脈週期產生一滴答的模數8(或任何其他任意週期數)計數器。內部時基部分120 包括增量器122 、鎖存器124 及比較器126 。

來自外部及內部時基部分110 及120 之輸出提供至多工器140 。在PowerPC架構中，提供選擇系統將使用內部或是外部時基的經建構之暫存器。基於此選擇，經由多工器140 選擇相應部分110 或120 以產生一滴答。

時基值產生部分130 包括增量器132 及鎖存器134 。增量器132 回應於來自多工器140 之輸入而增量一輸出時基值。對於每一接收之滴答，時基值產生部分130 之增量器132 將時基值增量一。所得值時基值為由微處理器在量測一過去之時間中使用的輸出，諸如用於量測在頻率獨立時間段中進行之工作量，其可接著用於判定是否將微處理器的操作頻率調整大或調整小。

在頻率調整期間使用外部時基或內部時基來量測過去之時間可導致不正確的結果。舉例而言，若使用內部以時間為基礎之計數器，則計數器將以較低核心時脈頻率較慢地計數，及以較高核心時脈頻率較快地計數。因此，以時間為基礎之計數器電路100 將不以恆定速度增量。

此外，可將核心頻率調整為一極低的值，用於最大的功率減少。此頻率值可小於系統中要求之時基增加的頻率，用於正確的時間量測。在此情況下，時基值產生部分130 將變為不正確的，此係因為若選擇內部時基，則內部時基部分120 歸因於核心時脈過低而不可準確地產生滴答。或者，若選擇外部時基，則外部時基部分110 將不能夠偵測到外部時基信號112 之某些上升邊緣，此係因為用於偵測外部時基信號112 之邊緣的核心頻率慢於外部時基信號112 自身。此又導致時基值產生部分130 的不正確。

一明顯的解決方法係使用一固定頻率時脈。圖2為根據一已知電路組態的使用一固定頻率時脈之以時間為基礎之計數器的圖。如圖2中所示，固定頻率時脈可直接得自時脈產生部分210 中之鎖相迴路(PLL)212 。PLL為控制振盪器之電子電路，使得振盪器對參考信號之頻率保持一恆定相角(亦即，鎖定)。

在圖2中所示之電路中，時脈產生部分210 包括PLL212 、分割器214 及多工器216 ，該多工器216 用於在PLL212 之固定頻率時脈信號輸出或PLL212 之由分割器214 輸出的分割或調整小之輸出之間進行選擇。頻率選擇信號(freq_sel)用於在提供為可調整核心頻率時脈220 之此等兩個輸出之間進行選擇。

亦將頻率選擇信號提供至內部時基部分中之多工器230 以在8週期輸入信號與調整小之8週期輸入信號(亦即，8/n)之間進行選擇。以此方式，若可調整核心頻率時脈調整小，則週期數亦將調整小與用於產生內部時基值相同的量。換言之，當經由freq_sel信號調整時脈頻率(例如，二等分)時，亦將內部時基計數器之最大值二等分以反映變化。

在所描繪之實例中，外部時基部分110 之邊緣偵測電路114 以由PLL212 產生之固定頻率執行，該頻率為高於經由時基輸入插腳112 接收之外部時基時脈信號的頻率。因此，可正確地取樣外部時基時脈信號之上升邊緣。然而，一問題出現，為若核心時脈頻率變得低於外部時基部分110 之滴答頻率，則由邊緣偵測電路114 產生之某些滴答將在核心頻率時脈域180 中丟失且未加至時基值(其本應加至時基值)。

若使用內部時基方法(如上所述)，則可改變模數計數器以僅計數最大值的一部分(例如，一半)，例如當將核心時脈頻率二等分時，在所描繪之實例中為4而非8。此將導致以恆定頻率產生之滴答。然而，此選項具有兩個主要限制。首先，不可將頻率調整一大於模數計數器之最大值的因數(例如，8)。第二，歸因於(例如)視核心時脈頻率及晶片製造參數而在0與3個核心時脈週期之間變化的時脈網格的類比延遲，不可能正好與內部時基多工器230 同時改變核心時脈頻率。因此，若如減少微處理器之功率消耗所需要，微處理器在正常操作期間執行多個頻率調整操作，則一或多個滴答最後將隨時間而丟失。

換言之，若處理器頻率較低以使得類比網格延遲小於一週期且當內部時基為0時發生頻率調整，則不會丟失滴答。然而，若處理器以極高頻率執行，則在圖2中表示為類比網格延遲之時脈網格上的類比延遲超過一或多個時脈週期。因此，當內部時基為0時切換freq_sel信號將導致網格上之時脈僅在一或多個週期之後有效地減慢，且因此，時基計數器將不會正確地計數。對於高頻率微處理器之主動功率管理，時脈網格頻率亦將被減小至外部時基更新速率以下。結果，核心不可將其時基值增量為足夠快，且如上文之先前實例，電路可能丟失"滴答"。

說明性實施例提供一種用於提供用於調整微處理器的操作頻率之正確的以時間為基礎的計數器之系統、裝置及方法。該系統、裝置及方法利用一以時間為基礎之計數器電路組態，其中一固定頻率時脈係得自微處理器之時脈產生電路的PLL且用於饋送外部及內部時基邏輯，以及時基累加器計數器。時基累加器計數器累加來自在兩個核心時脈之間的時基邏輯之滴答事件。在可調整時脈之每一時脈邊緣上，將累加之值傳遞至核心時脈域，且接著重設累加器。因為在重設累加器之前將累加之滴答傳遞至核心時脈域，所以藉由使用說明性實施例之電路，永遠不會有滴答丟失。

關於電路之內部時基部分，每隔由時脈產生電路之鎖相迴路(PLL)產生的固定頻率時脈信號之預定數目的週期(例如，每隔8個週期)，將滴答發送至時基累加器。累加器回應於自電路之內部時基部分接收到滴答而增量。

在電路之時基值產生部分中，在可調整核心頻率時脈之每一週期雙態觸發一重設信號。在時基累加器中之邊緣偵測器偵測到可調整核心頻率時脈之過渡(亦即，上升或下降邊緣)時，將當前累加器值複製至可調整核心時脈域且將其加至該處之當前時基值。同時，累加器值經重設且準備好累加新的滴答。

說明性實施例之機制以已知電路配置解決了所經歷之丟失滴答的問題。說明性實施例之機制添加了極小的邏輯以提供解決方法且在核心中、固定時脈域中及時基輸入插腳上建立用於廣泛獨立於時脈頻率的時基邏輯之一般架構。

在一說明性實施例中，提供一種電路，其包含：一第一電路部分，其由一固定頻率時脈信號驅動；及一第二電路部分，其耦接至第一電路部分且由一可調整頻率核心時脈信號驅動。第一電路部分可基於固定頻率時脈信號累加一內部時基計數器或一取樣之外部時基信號中之一者的滴答之總和，且可基於可調整頻率核心時脈信號將累加之滴答總和提供至第二電路部分。

第一電路部分可包括一由固定頻率時脈信號驅動且累加滴答總和的時基累加器。時基累加器可包含基於可調整頻率核心時脈信號偵測自第二電路部分發送之重設信號的邊緣之邊緣偵測電路元件。回應於偵測到重設信號之邊緣，將累加之滴答總和提供至第二電路部分。

第一電路部分可包括由固定頻率時脈信號驅動之內部時基計數器。內部時基計數器可在固定頻率時脈信號之每一預定數目的週期產生一滴答。

第一電路部分可包含一外部時基電路，該外部時基電路包含：一時基信號輸入插腳及一偵測經由時基信號輸入插腳接收之時基輸入信號之邊緣的邊緣偵測電路元件。邊緣偵測電路元件可回應於偵測到時基輸入信號之上升邊緣而產生一滴答。

第二電路部分可包括一加法器，該加法器接收來自第一電路部分之累加的滴答總和作為第一輸入，及儲存於第二電路部分中之時基值的當前值作為第二輸入。加法器可輸出一更新之時基值。更新之時基值可由第二電路部分輸出，供微處理器執行以時間為基礎的操作。

電路為微處理器之部分。微處理器可為玩具、遊戲機、遊戲控制臺、手持型計算設備、個人數位助理、通信設備、無線電話、膝上型計算設備、桌上型計算設備或伺服器計算設備中之一者的部分。

在另一說明性實施例中，提供一種用於判定用於執行以時間為基礎之操作之時基值的方法。該方法可包含：產生一固定頻率之時脈信號；產生一可調整頻率之核心時脈信號；及基於固定頻率之時脈信號累加一內部時基計數器或一取樣之外部時基信號中之一者的滴答總和。該方法可進一步包含基於可調整之頻率核心時脈信號，將累加之滴答總和加至一先前儲存之時基值，以產生一更新的時基值，及輸出該更新之時基值，以供微處理器執行以時間為基礎的操作。

累加滴答總和可包含使用一由固定頻率時脈信號驅動且累加滴答總和的時基累加器。時基累加器可包含基於可調整頻率核心時脈信號偵測自第二電路部分發送之重設信號的邊緣之邊緣偵測電路元件。回應於偵測到重設信號之邊緣，將累加之滴答總和加至儲存的時基值。

第一電路部分可包括由固定頻率時脈信號驅動之內部時基計數器。內部時基計數器可在固定頻率時脈信號之每一預定數目的週期產生一滴答。

第一電路部分可包含一時基信號輸入插腳及一偵測經由時基信號輸入插腳接收之時基輸入信號的邊緣之邊緣偵測電路元件。邊緣偵測電路元件可回應於偵測到時基輸入信號之上升邊緣而產生一滴答。

添加累加之總和可包含使用一接收累加之滴答總和作為第一輸入及時基值的當前值作為第二輸入的加法器。加法器可輸出更新之時基值。

其中可實施該方法的資料處理設備可為微處理器之部分。微處理器可為玩具、遊戲機、遊戲控制臺、手持型計算設備、個人數位助理、通信設備、無線電話、膝上型計算設備、桌上型計算設備或伺服器計算設備中之一者的部分。

在又一說明性實施例中，提供一種用於提供一電路之方法。此方法可包含：提供一第一電路部分，其由一固定頻率時脈信號驅動；及提供一第二電路部分，其耦接至第一電路部分且由一可調整頻率核心時脈信號驅動。第一電路部分可基於固定頻率時脈信號累加一內部時基計數器或一取樣之外部時基信號中之一者的滴答之總和，且可基於可調整頻率核心時脈信號將累加之滴答總和提供至第二電路部分。

將在本發明之例示性實施例之以下詳細描述中描述本發明之此等及其他特徵及優勢，或鑒於本發明之例示性實施例之以下詳細描述，一般熟習此項技術者將易於瞭解本發明之此等及其他特徵及優勢。

如上提及，說明性實施例提供一種用於提供用於調整微處理器的操作頻率之正確的以時間為基礎的計數器之機制。說明性實施例之機制可整合入能夠切換操作頻率之任何微處理器中。該微處理器之一實例為可購自紐約之Armonk之International Business Machines,Inc.的PowerPC970FX微處理器。圖3為其中可實施說明性實施例之例示性態樣之微處理器的例示性方塊圖。應注意，圖3僅為例示性的且不欲關於類型或其中可實施說明性實施例之微處理器架構而規定或暗示任何限制。

現參看諸圖，圖3為例示性方塊圖或其中可實施說明性實施例之以時間為基礎的計數器電路組態之微處理器。如圖3中所示，微處理器300 包括一執行核心310 ，一具有指令提取單元322 、指令佇列單元322 、解碼、裂化及分組單元324 及分枝單元326 的前端320 。根據分枝單元326 提供之資訊，指令可自L1指令快取記憶體330 提取且排入指令佇列中。接著可將指令調度至執行核心310 。

執行核心310 包括一向量處理單元340 、一浮點執行單元342 、一第一整數執行單元344 、一負載儲存執行單元346 、一第二整數單元348 、一調節暫存器單元350 及一分枝執行單元352 。舉例而言，向量處理單元340 可為SIMD執行單元。此等各種元件在執行自前端320 調度之指令時的操作一般在此項技術中係已知的，且因此，本文中未提供詳細解釋。舉例而言，關於本發明之說明性實施例，經由對定位於整數單元348 中之特殊暫存器的存取(例如，經由mfspr指令)而讀取用於量測時間之說明性實施例的時基計數器之值。

說明性實施例提供一機制，該機制用於提供用於調整微處理器300 之元件操作之定時頻率中的正確之以時間為基礎的計數器。該調整在支援切換定時頻率至較低頻率以在低利用或未利用時期期間節省功率消耗的微處理器設計中尤其有用。如上提及，在該等設計中，用於提供以時間為基礎之計數器的已知機制遭遇問題：其中"滴答"或以時間為基礎之計數器的增量歸因於時脈頻率之切換而丟失。丟失的滴答為本應已增加以時間為基礎之計數器的時基值但出於一原因或另一原因而未做到的滴答。說明性實施例之機制藉由提供一改良之以時間為基礎之計數器而解決此問題，在該計數器中，甚至當切換定時頻率時，亦不丟失滴答。

該系統、裝置及方法利用一以時間為基礎之計數器電路組態，其中一固定頻率時脈係得自微處理器之時脈產生電路的PLL且用於饋送外部及內部時基邏輯以及時基累加器計數器。時基累加器計數器累加來自在兩個核心時脈之間的時基邏輯之滴答事件。在可調整時脈之每一時脈邊緣上，將累加之值傳遞至核心時脈域，且接著重設累加器。因為在重設累加器之前將累加之滴答傳遞至核心時脈域，所以藉由使用說明性實施例之電路，永遠不會有滴答丟失。

圖4為根據一說明性實施例之電路組態的例示性方塊圖。如圖4中所示，電路組態400 類似於圖2中所示之電路組態，添加了時基累加器403 及時基值產生器部分450 中的電路元件452、454、458 及459 。如所示，由時脈產生電路460 中之PLL462 產生的固定時脈頻率用於使用外部時基部分410 之邊緣偵測器414 在時基輸入插腳412 處取樣外部時基信號的上升邊緣。使用此同一固定時脈頻率來饋送內部以時間為基礎的計數器部分420 。在所描繪之實例中，固定時脈頻率具有高於在時基輸入插腳412 處取樣之外部時基信號之頻率的頻率。

關於電路400 之內部時基計數器部分420 ，每隔由時脈產生電路460 之PLL462 產生的固定頻率時脈信號之預定數目的週期(例如，每隔8個週期)，將滴答發送至時基累加器430 。內部時基累加器部分420 回應於自時脈產生電路460 之PLL462 接收到固定頻率時脈而增量。此固定頻率時脈可獨立於核心時脈頻率而被選擇，且因此，內部時基計數器部分420 可產生在時基累加器部分430 中以獨立於核心時脈頻率之固定頻率累加的且足以正確地取樣外部時基信號的滴答。此保證時基為正確的且將不會歸因於時脈頻率之切換而丟失滴答。

時基累加器部分430 累加由內部時基計數器部分420 產生的滴答。時基累加器部分430 及內部時基計數器部分420 在固定頻率時脈域480 中，且因此，歸因於來自PLL462 之固定頻率時脈而以固定頻率執行。時基累加器部分430 基於來自內部時基計數器部分420 或自外部時基計數器部分410 的TAinc信號(其基於多工器440 處之設定)而累加鎖存器434 中的滴答，直至將累加值安全傳遞至核心時脈頻率域490 中之時基值產生器部分450 為止。當藉由Taval信號將時基累加器部分430 中之累加值自鎖存器434 傳遞至時基值產生器部分450 的鎖存器452 時，時基值產生器部分450 經由加法器454 將累加值加至時基值產生器部分450 之鎖存器456 中的先前儲存值。因此，由時基值產生器部分450 產生且輸出之時基值可視由時基累加器部分430 所累加之滴答的數目而增量1或更多。

在時基累加器部分430 之邊緣偵測器436 偵測到經調整之核心頻率時脈的過渡(亦即，上升或下降邊緣)時，儲存於鎖存器434 中之當前累加器值經複製至可調整核心時脈域490 之鎖存器452 ，且藉由使用加法器454 而加至鎖存器456 中的當前時基值。同時，在電路400 之時基值產生部分450 中，藉由鎖存器458 及反相器459 ，回應於經調整之核心頻率時脈的偵測到之過渡而雙態觸發重設信號(亦即，TArst信號)。重設信號在鎖存器458 中產生且用於邊緣偵測器436 中以在同一週期中重設鎖存器434 。

由圖4中所示之電路提供的解決方法為任何任意選擇的核心時脈頻率而工作。因為固定頻率時脈可獨立於核心時脈頻率而經選擇，並經設定使得可在時基輸入插腳412 處正確地取樣外部時基信號，所以電路組態400 確保時基將為正確的且將不會丟失滴答。此外，因為由時基值產生器部分450 產生之時基值可基於經調整的核心時脈頻率而被更新，所以如高效能微處理器一般所要求，時基值可由微處理器以由經調整之核心時脈頻率判定的頻率以快速方式存取。

圖5為根據一說明性實施例說明圖4中所示之電路組態之操作的時序圖。固定時脈頻率510 用於使用內部時基計數器部分420 產生滴答或取樣外部時基信號。如先前所提及，在作為一實例之PowerPC架構中，提供一選擇系統將使用內部或是外部時基的經建構暫存器。此設定將控制多工器440 。然而應注意，本發明並不限於該架構，且視特定實施而定，在不脫離本發明之精神及範疇的情況下，各種外部或內部時基產生方案可與本發明之機制一起使用。

每當(諸如)藉由多工器440 偵測到一滴答時，將TAinc信號520 脈動一週期。對於每一TAinc脈衝，累加器計數器信號值(亦即，TAval530 )增加1。時基值產生器部分450 中之在可調整時脈頻率540 上執行的時基邏輯，最後將傳遞當前TAval值530 且設定TArst信號550 ，以通知在固定頻率時脈510 上執行的邏輯。固定頻率時脈邏輯(例如，邊緣偵測器436 )產生一重設信號560 以將累加器計數器值(例如，儲存於鎖存器434 中的值)重設為一初始值(例如，0)。

經由時基輸入插腳412 輸入之外部時基信號的最大頻率係由在固定頻率時脈上執行的上升邊緣偵測邏輯414 判定。非同步信號之外部時基輸入信號經過由2個鎖存器組成之解彈跳邏輯(未圖示)，接著經過3個鎖存器，以偵測邏輯"1"且過濾短時脈衝波形干擾。額外之鎖存器用於偵測邊緣變化。自此，可規定最小時基輸入信號頻率與固定頻率時脈之比如下：min Tbase－固定頻率時脈－比：(3(邏輯"1"偵測)*2(兩個半週期)＝1：6

在一說明性實施例中，可藉由實施加法器454 來引入一要求：此加法器以完整核心時脈頻率的1/n執行時，僅可每隔8/n個週期增加。對於最差情況(亦即，n＝1)而言，加法器需要8個週期，且因此，以上之比必須限於1：8。因為外部時基信號通常將具有約為133 MHz之頻率且PLL462 通常將遞送高於1GHz之核心時脈頻率，所以可容易地滿足此要求。

在一說明性實施例中，固定頻率時脈與可調整核心頻率時脈之間的最大比可受下列條件限制。首先，要求固定頻率時脈至少與可調整核心頻率時脈一樣快，以確保邊緣偵測器414 之適當操作。第二，當與固定時脈頻率相比較時，核心時脈頻率愈慢，則累加器必須愈寬。

因為由PLL遞送之核心時脈頻率可用作固定頻率時脈，所以可容易地滿足第一條件。給定時基累加器增量與固定頻率時脈之間的最大比為8：1，可由下列公式計算時基累加器的寬度：累加器寬度＝ceil(ln 2(固定頻率時脈－可調整頻率時脈－比*2＋l))

舉例而言，PowerPC970＋微處理器支援64：1之最大時脈調整比。當實施說明性實施例之電路組態時，PowerPC970＋微處理器可要求一8位元計數器用作時基累加器。

圖6為根據一說明性實施例概括一以時間為基礎之計數器之一例示性操作的流程圖。應瞭解，當圖6展示一特定步驟次序時，本發明不限於執行圖6之步驟的任何特定次序。相反，可以不同次序或甚至大體上同時地執行圖6中的許多步驟，而不脫離本發明之精神及範疇。

如圖6中所示，由時脈產生電路起始之操作產生一固定頻率時脈信號(步驟610 )。基於固定頻率時脈信號由外部時基電路之邊緣偵測器取樣一外部時基信號或增量內部時基計數器(進行哪一者視特定實施而定)(步驟620 )。一滴答係基於外部時間參考信號之取樣或內部時基計數器的增量而產生且發送至時基累加器(步驟630 )。

時基累加器將滴答加至先前儲存之累加滴答值(步驟640 )。時基累加器判定累加之滴答值是否待傳遞至時基值產生器電路(步驟650 )。如先前所述，此判定可涉及偵測可調整核心時脈信號的邊緣過渡(亦即，上升邊緣或下降邊緣)。然而，此僅係一個可能的實施例且本發明不限於重設信號之雙態觸發。

若累加之滴答值待傳遞至時基值產生器電路，則該值經複製至時基值產生器電路(步驟660 )。累加之滴答值接著在時基累加器中被重設(步驟670 )。

時基值產生器將累加之滴答值加至先前儲存之時基值(步驟680 )且輸出經更新的時基值以由微處理器使用(步驟690 )。接著操作結束。應注意，當微處理器係操作的時，可連續重複此操作。

因此，說明性實施例提供解決由已知電路組態所經歷之丟失的滴答之問題的電路組態。對於說明性實施例之電路，電路之第一部分基於一固定頻率時脈而操作且用於以固定頻率累加滴答。在電路之第二部分中，時基值係基於可調整核心時脈頻率而產生且藉由使用電路之第一部分的累加的滴答以由可調整核心時脈頻率判定之頻率而更新。結果，未丟失滴答，且以可調整核心時脈頻率操作的微處理器可以微處理器所要的頻率存取適當時基值。

以上所述之電路可為積體電路晶片之設計的部分。晶片設計係以圖形電腦程式化語言建立，且儲存於電腦儲存媒體(諸如碟片、磁帶、實體硬碟機或諸如在儲存存取網路中的虛擬硬碟機)中。若設計者未製造晶片或未製造用於製造光微影遮罩的晶片，則設計者藉由實體構件(例如，藉由提供儲存設計之儲存媒體的複本)或電子地(例如，經由網際網路)將所得設計直接或間接地傳輸至該等實體。接著將儲存之設計轉換為適當格式(例如，GDSII)以用於製造光微影遮罩，其通常包括待形成於晶圓上的在討論中之晶片設計的多個複本。光微影遮罩用於界定晶圓之待蝕刻或另外處理的區域(及/或其上的層)。

所得積體電路晶片可由製造者分配為原始晶圓形式(亦即，作為具有多個未封裝晶片之單一晶圓)而作為裸晶粒、或經封裝形式。在後種情況下，晶片安裝於單一晶片封裝(諸如塑膠載體，其具有附著至主機板的引線，或其他更高級載體)中或多晶片封裝(諸如具有任一或兩個表面互連或內埋式互連的陶瓷載體)中。在任何情況下，晶片接著與其他晶片、離散電路元件及/或其他信號處理設備整合作為以下任一者的部分：(a)一中間產品，諸如主機板，或(b)一最終產品。

最終產品可為包括積體電路晶片之任何產品，其範圍自玩具及其他低端應用至具有顯示器、鍵盤或其他輸入設備及中央處理器的高級電腦產品。此外，其中可提供積體電路晶片之最終產品可包括遊戲機、遊戲控制臺、手持型計算設備、個人數位助理、通信設備如無線電話及其類似物、膝上型計算設備、桌上型計算設備、伺服器計算設備或任何其他計算設備。

已為說明及描述之目的而呈現了本發明之描述，且本發明之描述不欲為詳盡的或限於所揭示形式的本發明。熟習此項技術者將易於瞭解許多修改及變化。已選擇且描述實施例以最佳地解釋本發明之原理、實際應用，且使得其他一般熟習此項技術者能夠瞭解涵蓋之具有各種修改之各種實施例適合於特定使用的本發明。

100．．．以時間為基礎之計數器電路

110．．．外部時基部分

112．．．時基(tbase)輸入插腳/外部時基信號

114．．．邊緣偵測邏輯/邊緣偵測電路

120．．．內部時基部分

122．．．增量器

124．．．鎖存器

126．．．比較器

130．．．時基值產生部分

132．．．增量器

134．．．鎖存器

140．．．多工器

180．．．核心頻率時脈域

210．．．時脈產生部分

212．．．鎖相迴路(PLL)

214．．．分割器

216．．．多工器

220．．．可調整核心頻率時脈

230．．．多工器

300．．．微處理器

310．．．執行核心

320．．．前端

322．．．指令提取單元/指令佇列單元

324．．．解碼、裂化及分組單元

326．．．分枝單元

340．．．向量處理單元

342．．．浮點執行單元

344．．．第一整數執行單元

346．．．負載儲存執行單元

348．．．第二整數單元

350．．．調節暫存器單元

352．．．分枝執行單元

410．．．外部時基部分/外部時基計數器部分

412．．．時基輸入插腳

414．．．邊緣偵測器/上升邊緣偵測邏輯

420．．．內部時基計數器部分

430．．．時基累加器部分

434．．．鎖存器

436．．．邊緣偵測器

440．．．多工器

450．．．時基值產生器部分

452．．．電路元件/鎖存器

454．．．電路元件/加法器

456．．．鎖存器

458．．．電路元件/鎖存器

459．．．電路元件/反相器

460．．．時脈產生電路

462．．．PLL

480．．．固定頻率時脈域

490．．．核心時脈頻率領域/可調整核心時脈域

510．．．固定時脈頻率/固定頻率時脈

520．．．TAinc信號

530．．．TAval值

540．．．可調整時脈頻率

550．．．TArst信號

560．．．重設信號

圖1為根據一已知電路組態之以時間為基礎之計數器的例示性圖；圖2為根據一已知電路組態的使用一固定頻率時脈之以時間為基礎之計數器的圖；圖3為例示性方塊圖或其中可實施說明性實施例之以時間為基礎的計數器電路組態之微處理器；圖4為根據一說明性實施例之電路組態的例示性方塊圖；圖5為根據一說明性實施例說明圖4中所示之電路組態之操作的時序圖；及圖6為根據一說明性實施例概括一以時間為基礎之計數器之一例示性操作的流程圖。

300．．．微處理器

310．．．執行核心

320．．．前端

322．．．指令提取單元/指令佇列單元

324．．．解碼、裂化及分組單元

326．．．分枝單元

340．．．向量處理單元

342．．．浮點執行單元

344．．．第一整數執行單元

346．．．負載儲存執行單元

348．．．第二整數單元

350．．．調節暫存器單元

352．．．分枝執行單元

Claims (20)

1. 一種用於決定用於執行時間為基礎的操作之時基值之電路，其包含：一第一電路部分，其由一固定頻率時脈信號驅動；及一第二電路部分，其耦接至該第一電路部分且由一可調整頻率核心時脈信號驅動，其中該第一電路部分基於該固定頻率時脈信號，累加一內部時基計數器或一取樣外部時基信號中之一者之滴答的總和，且基於該可調整頻率核心時脈信號，將該累加之滴答總和提供至該第二電路部分。
2. 如請求項1之電路，其中該第一電路部分包括一由該固定頻率時脈信號驅動且累積該滴答總和的時基累加器。
3. 如請求項2之電路，其中該時基累加器包含一基於該可調整頻率核心時脈信號偵測一自該第二電路部分發送之重設信號之一邊緣的邊緣偵測電路元件，且其中該累加之滴答總和回應於偵測到該重設信號之該邊緣而被提供至該第二電路部分。
4. 如請求項1之電路，其中該第一電路部分包括由該固定頻率時脈信號驅動之該內部時基計數器，且其中該內部時基計數器每隔該固定頻率時脈信號之預定數目的週期產生一滴答。
5. 如請求項1之電路，其中該第一電路部分包含一外部時基電路，該外部時基電路包含一時基信號輸入插腳及一偵測一經由該時基信號輸入插腳接收之時基輸入信號之 一邊緣的邊緣偵測電路元件。
6. 如請求項5之電路，其中該邊緣偵測電路元件回應於偵測到該時基輸入信號之一上升邊緣而產生一滴答。
7. 如請求項1之電路，其中該第二電路部分包括一加法器，該加法器接收來自該第一電路部分之該累加的滴答總和作為一第一輸入，及一儲存於該第二電路部分中之時基值之一當前值作為一第二輸入，且其中該加法器輸出一經更新的時基值。
8. 如請求項7之電路，其中該經更新的時基值由該第二電路部分輸出，以供一微處理器執行以時間為基礎的操作。
9. 如請求項1之電路，其中該電路係一微處理器之部分。
10. 如請求項9之電路，其中該微處理器係一玩具、一遊戲機、一遊戲控制臺、一手持型計算設備、一個人數位助理、一通信設備、一無線電話、一膝上型計算設備、一桌上型計算設備或一伺服器計算設備中之一者的部分。
11. 一種在一資料處理設備中用於判定一用於執行以時間為基礎之操作之時基值的方法，其包含：產生一固定頻率時脈信號；產生一可調整頻率核心時脈信號；基於一外部時基電路，累加一內部時基計數器或一取樣外部時基信號中之一者之滴答的總和；基於該可調整頻率核心時脈信號，將該累加之滴答總和加至一先前儲存的時基值，以產生一經更新之時基 值；及輸出該經更新之時基值，以供一微處理器執行以時間為基礎的操作。
12. 如請求項11之方法，其中累積一滴答總和包含使用一由該固定頻率時脈信號驅動且累積該滴答總和的時基累加器。
13. 如請求項12之方法，其中該時基累加器包含一基於該可調整頻率核心時脈信號偵測一發送自第二電路部分之重設信號之一邊緣的邊緣偵測電路元件，且其中回應於偵測該重設信號的該邊緣，將該累加之滴答總和加至該儲存的時基值。
14. 如請求項11之方法，其中該內部時基計數器係由該固定頻率時脈信號驅動，且其中該內部時基計數器每隔該固定頻率時脈信號之預定數目的週期產生一滴答。
15. 如請求項11之方法，其中該內部時基計數器係一第一電路部分之部分，該第一電路部分包含一時基信號輸入插腳及一偵測一經由該時基信號輸入插腳接收之時基輸入信號之一邊緣的邊緣偵測電路元件。
16. 如請求項15之方法，其中該邊緣偵測電路元件回應於偵測到該時基輸入信號之一上升邊緣而產生一滴答。
17. 如請求項11之方法，其中增加該累加之總和包含使用一加法器，該加法器接收該累加的滴答總和作為一第一輸入，及一時基值之一當前值作為一第二輸入，且其中該加法器輸出該經更新的時基值。
18. 如請求項11之方法，其中該資料處理設備係一微處理器之部分。
19. 如請求項18之方法，其中該微處理器係一玩具、一遊戲機、一遊戲控制臺、一手持型計算設備、一個人數位助理、一通信設備、一無線電話、一膝上型計算設備、一桌上型計算設備或一伺服器計算設備中之一者的部分。
20. 一種提供一電路之方法，其包含：提供一第一電路部分，其由一固定頻率時脈信號驅動；及提供一第二電路部分，其耦接至該第一電路部分且由一可調整頻率核心時脈信號驅動，其中該第一電路部分基於該固定頻率時脈信號而累加一內部時基計數器或一取樣外部時基信號中之一者之滴答的總和，且基於該可調整頻率核心時脈信號，將該累加之滴答總和提供至該第二電路部分。