JPH1040071A - 演算装置及びその遅延時間制御方法 - Google Patents

演算装置及びその遅延時間制御方法

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JPH1040071A
JPH1040071A JP8192427A JP19242796A JPH1040071A JP H1040071 A JPH1040071 A JP H1040071A JP 8192427 A JP8192427 A JP 8192427A JP 19242796 A JP19242796 A JP 19242796A JP H1040071 A JPH1040071 A JP H1040071A
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Abstract

(57)【要約】 【課題】 製造プロセスのばらつきによる遅延時間のば
らつきに対しても高性能でかつ安定して動作するように
することである。 【解決手段】 所定の演算を行う少なくとも２つの演算
回路１０１、１０２と、これら演算回路に接続され、前
記演算回路の演算の終了を検出する少なくとも２つの終
了検出回路１０７、１０８と、これら検出回路の検出さ
れた演算終了信号を入力し、前記全ての演算回路の演算
の終了を検出する合成器１０９と、この合成器にて検出
された演算終了信号と同期したクロックを発生させる同
期クロック発生回路１１０と、を備え、この発生したク
ロックを用いて動作を行うようにしてある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、演算装置及びその
遅延時間制御方法に関し、特に、製造プロセスのばらつ
きによる遅延時間のばらつきに対しても高性能でかつ安
定して動作する演算装置及びその遅延時間制御方法に関
する。
【０００２】
【従来の技術】従来の自己同期型の集積回路の概要を図
１２，図１３を用いて説明する。ここでは、４相の自己
同期システムの回路を例に説明する。まず、はじめの状
態として、状態記憶部３３にデータが有効となっている
とき、すなわち、演算回路（組み合わせ回路等を含む。
以下同じ）３４へのデータが出力可能状態であるとす
る。
【０００３】状態記憶部３５にデータの書き込みが終了
し、次のデータを受け入れる準備ができたことを前段の
状態記憶部３３に知らせるために、信号Ａｃｋ．．ｎ＋
１を有効“Ｈ”にする。状態記憶部３３は信号Ａｃ
ｋ．．ｎ＋１が有効になったのを受けて、新しいデータ
を出力する。状態記憶部３３から出力された新しいデー
タを入力として演算回路３４により演算が行われ、ある
時間経過後に演算結果が確定する。状態記憶部３５が前
記演算結果を保持する場合、演算が完了したことを状態
記憶部３５に知らせる必要がある。
【０００４】演算が完了したことを知らせる方法には、 （１）組み合わせ回路に演算完了を知らせる論理を付加
する。
【０００５】（２）組み合わせ回路を二重化し、一方の
結果をもとに要求信号をつくる。
【０００６】（３）演算開始時に出力した信号に、演算
時間に相当しかつ次段の状態記憶部がデータを取り込め
るに十分な遅延を遅延回路によって付加するという方法
がある。
【０００７】（１）の方法では、２線式論理をもちいて
演算が完了したことを検出する。通常の信号に、さらに
その反転論理を必要とするため、ハードウエアは２倍に
なる。また、（２）の方法でも、同一かそれ相当の演算
装置ハードウエアを必要とするため、これも２倍以上に
増大することは避けられない。
【０００８】（３）の方法はmatched delay 方式と呼ば
れるもので、この方法では、組み合わせ回路の遅延に相
当する遅延をインバータチェーンのような遅延回路によ
り与えることができ、ハードウエアのコストの増加は少
なくて済むという利点がある。
【０００９】ここでは（３）の方法を説明する。すなわ
ち、状態記憶部ｎが新しいデータを出力するとき、同時
に要求信号Ｒｅｑ．ｎ＋１を出力する。要求信号Ｒｅ
ｑ．ｎ＋１には遅延回路３６によって遅延が与えられ
る。その遅延時間の下限は演算回路３４における演算時
間と等しい時間となる。前記要求信号Ｒｅｑ．ｎ＋１に
遅延を与えられた遅延要求信号ｄＲｅｑ．ｎ＋１が有効
になった時点で、状態記憶部３５は演算結果の保持が完
了した段階で応答信号Ａｃｋ．ｎ＋１を状態記憶部３３
に返す。
【００１０】このようにして、従来から自己同期型の演
算装置においては、遅延回路３６を付加することにより
演算を行っていた。
【００１１】
【発明が解決しようとする課題】しかしながら、大規模
な演算装置、特に大規模なＬＳＩを高速度で動作させる
為には大きな設計上、製造上の問題が存在する。その最
大のものは、内部論理回路のトータル遅延（時間）であ
る。ＬＳＩの機能が複雑化し、規模が拡大して来ると、
論理的な経路（パス）を形成する論理ゲート段数が増
え、又経路の数や組み合わせ数も膨大になって来る。
【００１２】通常の１００Ｋゲート程度のＬＳＩでも、
論理パスの数は数万から数十万本に及ぶ為、これらの経
路の遅延を設計段階で抜けなく正確に見積もる必要が生
じる。しかし、現状の技術では数十ゲートから成る各経
路の一本を正確に見積もるのに、最高速の計算機やワー
クステーションを用いても数分の計算実行時間を要する
ので、１０万本の経路を確認するには数十万分つまり約
８０００時間。１０時間／日とすれば８００日、２２０
日／年とすると３．５年も掛かってしまう。
【００１３】これでは、通常のＬＳＩ開発期間が１〜
１．５年と言われる現状でも、非現実的な所要時間であ
って、許容されるものでは無い。しかも今後更にＬＳＩ
の集積度、規模は大きくなる一方、要求開発期間は短く
なる事はあっても、長くなる事は望めない。
【００１４】更に、演算装置の設計は、計算機に依るシ
ミュレーションにより行うのが通常であるが、いかに完
全を期しても所詮は実際とのズレが必ず存在する。特に
最近は、ＬＳＩの集積度を上げる為もあって、微細化し
た素子が全面的に使用されるが、０．２や０．１μｍレ
ベルの素子構造は、その加工がそもそも物理的極限に近
い事もあって、相対的な加工精度が十分に保証出来なく
なって来る。例えば１０μｍの素子で、相対精度５％を
保証するには、０．５μｍの絶対精度で良いが、０．１
μｍの素子で相対精度５％を保証するには、０．００５
μｍの絶対加工精度が要求されてしまう。
【００１５】これは先ず不可能なので、取りあえず０．
０５μｍの加工精度で素子を作ったとすると、その素子
の寸法精度は５０％と極めて粗いものとなる。ＭＯＳや
ＣＭＯＳの場合は、素子の電気特性がほぼ物理寸法に依
存するので、電気的な精度が５０％となってしまい、上
述した遅延時間等も同様に５０％のバラツキが生じてし
まう。
【００１６】この事は、例えば、上記の遅延時間を設計
センター値で５．５０ｎｓ等と精度を求めても、実際の
チップ上では２．７５ｎｓから８．２５ｎｓ迄広範囲に
バラつく事になってしまい、シミュレーションの意味も
殆ど無くなってしまう。
【００１７】実際にも＋−１５から２０％の特性誤差は
日常的である。この様にある意味では、相対的精度が下
降して来る（悪くなる）状況に於いて、各部分の性能バ
ランスを精密に調整し、結果的にＬＳＩ全体として非常
に高い性能を実現する事は、設計的に容易な事では無
い。
【００１８】最近発達して来たＣＡＤ技術を以てして
も、大規模で、複雑な回路をＬＳＩ上に構成する事には
有効であるが、その性能を保証したり、高い性能を実現
する目的には殆ど無力である。
【００１９】例えばＣＭＯＳの素子特性が＋−５０％の
物を使って、トータル性能の幅が＋−１０％のＬＳＩを
設計する事は非常に難しいし、ＣＡＤでは不可能と言っ
てよい。
【００２０】さらに、上述の従来例においては、組み合
わせ回路の演算時間に相当する遅延をインバータチェー
ンのような遅延回路により与える場合、ＬＳＩのプロセ
スのばらつきにより遅延時間がばらつく可能性がある。
そのため、安定な動作を保証するためには遅延回路の与
える遅延時間に、ある程度のマージンを必要とする。す
なわち、ＬＳＩの温度変動、電源変動により、上記遅延
時間が許容限度よりも短くなるとシステムが安定動作し
なくなるので、設計時から遅延時間に十分なマージンを
考慮せねばならず、このことが動作性能の向上の妨げと
なっていた。
【００２１】本発明の目的は、上記課題を解消し、製造
プロセスのばらつきによる遅延時間のばらつきに対して
も高性能でかつ安定して動作する演算装置及びその遅延
時間制御方法を提供することにある。
【００２２】
【課題を解決するための手段】回路の高速化には、非同
期回路が有効な事は知られており、現に素子の性能が不
十分であった計算機設計の初期に、非同期制御に依る計
算機は、数多く開発された。しかし、初期の非同期方式
は、全体のクロックを使わぬ方向であり、その上特に演
算処理の順序を正確に再現する必要がある為に、内部の
処理手順に従って制御を厳密に行う必要があるので、非
常に制御が複雑であり設計や虫取り作業が大変であっ
た。
【００２３】更に従来は、各部分の動作速度が非常にバ
ラついていた為、例え一部分にせよ、ある固定のクロッ
クに同期させる事は、同期外れの危険を伴い、これを避
けると大幅な余裕度をとる必要があった。
【００２４】最近、ＬＳＩの進展により、ＬＳＩチップ
内部の各部の相対的速度は、かなりの精度で把握、制御
出来るようになった。この為、１つのチップ内部で、統
一したクロックを設定してこれを使う事自体は技術的に
可能である。
【００２５】しかし、チップ内の相対的速度は制御出来
ても、チップ内部回路の絶対的速度／遅延を規定する事
は非常に難しい事から、実際はこのクロックをどう（ど
の周波数に）設定するか？が大きな問題である。
【００２６】つまり、ＬＳＩ内部の各ブロックの速度を
Ａ×１０-9秒（Ａns）＋−５％に設計する事は比較的易
しいが、このＡnsの値を結果的に狭い幅に制御する事は
至難である。このＡnsの値を、外部から一律に設定する
のでは、大きな余裕が必要である。
【００２７】以上のような考察から、本発明の発明者
は、上記目的を達成するために慎重な研究を重ねた結
果、以下のような発明をすることができた。
【００２８】請求項１の発明は、所定の演算を行う演算
回路と、この演算回路の演算の終了を検出する終了検出
回路と、この終了検出回路にて検出された演算終了信号
と同期したクロックを発生させる同期クロック発生回路
と、を備え、この発生したクロックを用いて動作を行う
ことを特徴とする。
【００２９】請求項２の発明は、所定の演算を行う少な
くとも２つの演算回路と、これら演算回路に接続され、
前記演算回路の演算の終了を検出する少なくとも２つの
終了検出回路と、これら検出回路の検出された演算終了
信号を入力し、前記全ての演算回路の演算の終了を検出
する合成器と、この合成器にて検出された演算終了信号
と同期したクロックを発生させる同期クロック発生回路
と、を備え、この発生したクロックを用いて動作を行う
ことを特徴とする。
【００３０】請求項３の発明は、前記同期クロック発生
回路は、ＰＬＬ形式の位相ロック回路で構成することを
特徴とする。
【００３１】請求項４の発明は、前記合成器は論理積回
路で構成することを特徴とする。
【００３２】上記の発明では、ＬＳＩ中を複数の動作ブ
ロックに分け、各々のブロックの動作の開始と終了とを
モニターする一種のフラグ（ロジック又はラッチ等）を
設け、この間の遅延を活用して（フィードバックして）
一定周波数の発振器を構成し、その発振周波数に同期し
たクロックを用いて、ＬＳＩ内部の動作を制御するよう
にしてある。
【００３３】従って、上記発明では各ＬＳＩチップの実
力（速度）に合わせて、最適な内部クロック周期を選ぶ
事になる為、不必要なマージンを取る必要が無く、必要
以上に遅いクロックを設定する必要は無くなる。更に、
実際の動作に合わせて、動的に行われるので、例えば、
ＬＳＩの経時変化や、温度、電源電圧等の環境変化に対
しても、常に最適の値を自動的に捜して設定するのでフ
レクシブルに即応出来る。
【００３４】また、上記目的を達成するため、請求項５
の発明は、データを保持する第１の状態記憶部と、この
第１の状態記憶部が保持するデータを入力し、所定の演
算を行う演算回路と、この演算回路の演算結果を保持す
る第２の状態記憶部と、を備えた演算装置において、前
記演算回路が前記データを入力してから出力するまでの
遅延時間を測定するための検証データを前記第１の状態
記憶部に出力する検証データ記憶部と、前記演算回路が
前記検証データの演算の遅延時間により、前記第１の状
態記憶部が出力する要求信号に所定の遅延を付加して前
記第２の状態記憶部に出力する遅延回路ブロックと、を
備えることを特徴とする。
【００３５】請求項６の発明は、前記演算時間制御部
は、前記遅延時間比較器の出力結果をもとに前記遅延回
路の遅延時間を負帰還制御を行うことを特徴とする。
【００３６】請求項７の発明は、前記検証データ記憶部
は、電源投入時の初期化動作時、若しくは、キャッシュ
メモリのミスヒット時に前記検証データの出力を行うよ
うにすることを特徴とする。
【００３７】請求項８の発明は、前記演算時間制御部
は、前記遅延時間比較器の出力結果をもとに前記遅延回
路の遅延時間を増加させるか否かの判断を行い前記遅延
時間の制御を行うことを特徴とする。
【００３８】請求項９の発明は、前記演算時間制御部
は、演算回路を使用しない命令実行時に前記検証データ
の出力を行うようにすることを特徴とする。
【００３９】請求項１０の発明は、前記遅延回路ブロッ
クは、前記第１の状態記憶部から前記演算回路の要求信
号に所定の遅延を付加して前記第２の状態記憶部に出力
する遅延回路と、前記演算回路が前記検証データの演算
を行った演算結果により演算終了を検出する演算終了検
出回路と、この演算終了検出回路から出力された演算終
了検出信号と前記遅延回路から出力された信号の遅延要
求信号との時間的順序を判別し、遅延調整信号を出力す
る遅延時間比較器と、前記遅延調整信号により前記遅延
回路の遅延時間の変更を行う遅延時間制御部と、を備え
ることを特徴とする。
【００４０】請求項１１の発明は、前記遅延回路ブロッ
クは、前記第１の状態記憶部から前記演算回路の要求信
号に所定の遅延を付加して前記第２の状態記憶部に出力
する遅延回路と、前記演算回路が前記検証データの演算
を行った演算結果により演算終了を検出する演算終了検
出回路と、この演算終了検出回路から出力された演算終
了検出信号と前記遅延回路から出力された信号の遅延要
求信号との時間的順序を判別し、遅延調整信号を出力す
る遅延時間比較器と、前記遅延調整信号によりその値の
増減を行うカウンタと、このカウンタの値を保持する遅
延時間記憶部と、この遅延時間記憶部に保持された値に
より電流の値を制御して発生させる制御電流発生回路
と、を備え、前記制御電流発生回路にて発生した電流に
より前記遅延回路の遅延を変化させるようにすることを
特徴とする。
【００４１】請求項１２の発明は、前記制御電流発生回
路は、カレントミラー回路で構成され、この回路におけ
るトランジスタの大きさの比を変化させることを特徴と
する。
【００４２】請求項１３の発明は、前記遅延時間比較器
は、前記演算終了検出信号と前記遅延要求信号との時間
的順序を判別し、前記要求信号に与えられる遅延時間が
演算終了に要する時間に比べて短く、かつ、その差が許
容量を越えている場合には前記遅延回路が与える遅延時
間を初期状態にすることを特徴とする。
【００４３】上記のような構成により、検証データ記憶
部が出力する演算完了時刻が検出可能な検証データを入
力データとし、前記データをもとに演算を行い、その演
算結果が期待値に一致したとき、演算完了検出回路がこ
れを検出し演算完了検出信号を出力する。遅延時間比較
回路は、演算完了検出信号と遅延回路が出力する遅延要
求信号との間の到達時間の差を比較し、演算完了検出信
号の到達が早い場合には、上記遅延回路が要求信号に与
える遅延時間を短くし、演算完了検出信号の到達が遅い
場合には、上記遅延回路の遅延時間を長くする。
【００４４】システムが動作状態にあるときには、演算
器を使用しない命令を実行しようとする場合において、
演算終了時を検知できる検証データを演算器への入力デ
ータとし前記データをもとに演算を行い、その演算結果
より期待値に一致したとき、演算完了検出回路がこれを
検出し演算完了検出信号を出力する。遅延時間比較回路
は、演算完了検出信号と、遅延回路の出力する遅延要求
信号との間の到達時間の差を比較し、演算完了検出信号
の到達が遅い場合にのみ、上記遅延回路が要求信号に与
える遅延時間を長くし、上記演算完了検出信号の到達が
著しく遅い場合には上記遅延回路の遅延時間を初期状態
にし、さらに例外処理要求信号を出力する。このように
遅延回路における遅延時間を監視し、動作の安定化に必
要最小限の遅延時間を確保することを保証することがで
きるのである。
【００４５】以下は演算装置の遅延制御方法に係る発明
である。請求項１４の発明は、所定の演算を行う少なく
とも２つの演算回路を備えた演算装置の遅延時間の制御
方法において、これら演算回路に接続され、前記演算回
路の演算の終了を検出し、検出された演算終了信号を入
力し、前記全ての演算回路の演算の終了を検出し、この
検出された演算終了信号と同期したクロックを発生さ
せ、この発生したクロックを用いて前記演算装置の動作
をさせることを特徴とする。
【００４６】請求項１５の発明は、データを保持する第
１の状態記憶部と、この第１の状態記憶部が保持するデ
ータを入力し、所定の演算を行う演算回路と、この演算
回路の演算結果を保持する第２の状態記憶部と、を備え
た演算装置の遅延時間の制御方法において、前記演算回
路が前記データを入力してから出力するまでの遅延時間
を測定するための検証データを前記第１の状態記憶部に
入力し、前記演算回路が行う前記検証データの演算の時
間により前記第１の状態記憶部が出力する要求信号に所
定の遅延を付加して前記第２の状態記憶部に出力するこ
とを特徴とする。
【００４７】請求項１６の発明は、前記演算回路の要求
信号に所定の遅延を付加して前記第２の状態記憶部に出
力する際に、前記演算回路が前記検証データの演算を行
った演算結果により演算終了を検出し、検出された演算
終了信号と前記遅延回路から出力された信号の遅延要求
信号との時間的順序を判別し、この判別により遅延時間
の変更を行うことを特徴とする。
【００４８】請求項１７の発明は、前記検証データを前
記第１の状態記憶部への入力を、電源投入時の初期化動
作時、若しくは、キャッシュメモリのミスヒット時に行
うことを特徴とする。
【００４９】請求項１８の発明は、前記検証データを前
記第１の状態記憶部への入力を、前記演算回路を使用し
ない命令実行時に検証データの出力を行うことを特徴と
する。
【００５０】
【発明の実施の形態】本発明に係る演算装置及びその遅
延時間制御方法の実施形態について図面を参照しながら
詳細に説明する。
【００５１】第１の実施形態 本実施形態の演算装置を図１に示す。所定の演算を行う
２つの演算回路１０１、１０２と、これら演算回路１０
１、１０２に接続され、演算回路の演算の終了を検出す
る２つの終了検出回路１０７、１０８と、これら検出回
路１０７、１０８の検出された演算終了信号を入力し、
全ての演算回路の演算の終了を検出する合成器１０９
と、この合成器１０９にて検出された演算終了信号と同
期したクロックを発生させる同期クロック発生回路１１
０と、を備え、この発生したクロックを用いて動作を行
うようにしてある。
【００５２】本実施形態では中央演算器（ＡＬＵ）と除
算器を例に説明する。この演算装置を設計するに当た
り、前もってタイミングシミュレーションを詳細に実施
した結果、クリティカルパスが中央演算器の加算演算
と、専用に設計した除算器に在ることが判明している。
この為、ＡＬＵの加算器と、除算器に演算処理終了を検
出するためのフラグ（モニターフラグ）を設定するもの
とする。従って、演算装置に備わる全ての演算回路に設
定する必要はない。
【００５３】終了検出回路１０７、１０８は従来のもの
でもよく、構成は詳しくは述べないが、例えば、処理出
力をＰ，Ｐ”の反転出力とし、初期プリチャージで、両
方を‘１’として置き、処理が終わると、どちらかの出
力端子は０となるので、出力同志の排他的論理和をとれ
ば、その結果が１に成った時点が、演算終了とすること
ができるので、この排他的論理和信号を演算の終了検出
信号としてもよい。
【００５４】このモニターを、上記加算器と除算器の両
方に設置し、その結果を例えば、ＡＮＤ回路に依って合
成し、総合モニターフラグを構成する。この総合モニタ
ーフラグに依って、このプロセッサの実質的クリティカ
ルパスがどの程度の遅延を有するかを検出することがで
きる。
【００５５】この総合モニターフラグの出力を、クロッ
ク発生装置１１０に入力してこの演算終了信号と同期し
たクロックを発生させる。例えば、遅延回路の入力にフ
ィードバックするか、又は、遅延回路の出力との合成結
果を入力にフィードバックしてＰＬＬ形式の位相ロック
回路を構成する。
【００５６】このＰＬＬ回路に依って、プロセッサのク
ロック周波数を規定すれば、個々のＬＳＩの性能に密着
した最適な周波数を設定することになるので、個々のＬ
ＳＩ（プロセッサ）の性能実力を無駄にする事無く最高
性能を発揮させることが出来る。
【００５７】次に、本実施形態における演算装置のアー
キテクチュア設計であるが、最近一般的であるパイプラ
イン構成の設計の場合、命令や演算の種類、ましてや扱
うデータに依って処理時間が違う事実は仕方が無いにし
ても、その各々に合わせて、個々にパイプのサイクル時
間をバラバラに設定することは非現実的である。従っ
て、最小公倍数的な一元的サイクルタイムを設定し、そ
れを基準としてパイプライン全体の時間設計を行うのが
普通である。
【００５８】言い換えれば、パイプライン構造は、ある
設定クロックを基準とした同期方式設計である。この部
分は、同じ高速をねらった非同期方式が、決まったクロ
ックを要しないのと対照的である。
【００５９】この為、パイプライン設計では、この共通
クロックを如何に的確に、無駄無い値に設定出来るか
が、トータル性能の確保に極めて重要である。
【００６０】図２は本実施形態の演算装置の効果を示す
図である。本実施形態によれば、あらかじめ設定された
クリティカルパス上の実際の遅延を基準として、全体の
クロック周期を設定するので、製造上のバラツキ等も考
慮した個々の最適値に的確に合わせ込んで周期を設定出
来るし、無駄な設計上のマージンを取る必要も無くな
る。ここで、設計当初の設計中心値では各々ＡＬＵの加
算器の遅延が２．５ｎｓ、除算器が２．３ｎｓであっ
た。
【００６１】実際試作したＬＳＩでの値は、試作ロット
の製造条件等で大きくバラツキ、前者（ＡＬＵ）の遅延
が１．７〜２．８ｎｓ、後者のそれは１．５〜２．５ｎ
ｓであった。この試作品を製品化すると、最悪値（この
場合ＡＬＵの２．８ｎｓ）に適当なマージン（３０％）
を加味して３．６５ｎｓをサイクルタイムと設定するの
が常識的である。つまり、この場合プロセッサの動作周
波数は２７４ＭＨｚとなる。
【００６２】一方、本実施形態における最も速いチップ
は１．７ｎｓのサイクルで回るので、そのサイクルタイ
ムは１．７ｎｓ、動作周波数は５８８ＭＨｚが可能であ
る。すなわち、本方式と従来方式の設計では、結果とし
て得られた製品の性能が何と５８８／２７４＝２．１５
倍向上している。
【００６３】この性能比のもたらす効果の例として、速
度比が２倍のプロセッサの価格は約２倍であり、製造条
件のバラツキ等でいわゆる“玉石混交”の製品が出来る
ケースが多い場合は、従来方式では、高速で動くダイヤ
モンドも平均性能の石として、安い値段で売ってしまう
ことになり、ユーザーも真に高性能のチップを手にする
ことが困難になる。
【００６４】上記の性能バラツキは、ほぼ同一条件の製
造ロット内の話であり、更にロット間や、製造機械差等
を見込めば、その差は更に大きく、３〜５倍の差になる
ことは常識的である。
【００６５】本実施形態によって、ＬＳＩはそのチップ
自体の性能にピッタリ合ったクロックをその都度使う事
になるので、常に自己最高の性能／速度を実現する事が
出来る。また、本実施形態は、そのモニターフラグの位
置を選ぶ事に依って、人為的に実際のチップ内処理速度
よりも速い自己クロックを設定する事が出来る。例え
ば、チップの実力で、最も遅いパス（クリティカルパ
ス）の遅延が最悪ケースで１３ｎｓとすると、一般的に
は、全体のクロックは１４から１５ｎｓに設定される
が、本実施形態ではこのような場合、モニターフラグの
位置を最悪パスから外す事で、１３ｎｓ若しくはこれよ
りも速い１０ｎｓにクロック間隔を設定する事が可能で
ある。この場合の改善度は６６％ともなる。
【００６６】この場合には、クロックに間に合わない部
分の処理は、次のクロック期間にはみ出して実行される
が、その実行が終わるのを待つ必要がある処理は、その
終了フラグを監視していて、そのフラグの立った（終了
した）次のクロックから動作を開始するよう制御され
る。
【００６７】このように本実施形態では、外部から与え
るクロックで動作が決まるのではなく、実際に製造した
ＬＳＩからその性能を決定する。すなわち、複数の演算
回路の中で最も遅い演算回路にて性能を決定するように
してある。この決定は、設計時に最も遅い演算回路を特
定せずに、実際に製造したＬＳＩに最適なクロックを与
えるようにして決定するものである。このように、クロ
ックの設置を動的かつフレクシブルにすることで、非同
期回路のような複雑な構成を用いなくても若干のハード
ウエアの増加で非道器回路に匹敵するような性能を得る
ことができる。
【００６８】第２の実施形態 次に、本発明に係る演算装置及びその遅延制御方法の第
２の実施形態を説明する。本実施形態は、自己同期回路
における遅延回路ブロック３１が要求信号３０１に与え
る遅延時間の制御を行うようにしたものである。本実施
形態では、遅延時間の最適化とシステムの安定化と目的
として遅延時間を制御を行う。以下、これらの動作の概
要に関して説明する。
【００６９】［１］遅延時間の最適化 演算回路における演算時間に対する、要求信号に与えら
れる遅延時間の最適化を行うものである。以下、要求信
号に与えられる遅延時間の最適化の動作に関して、図３
を用いて説明する。本実施形態の演算装置は、データを
保持する状態記憶部３３と、この状態記憶部３３が保持
するデータ３０３を入力し、所定の演算を行う演算回路
３４と、この演算回路３４の演算結果３０４を保持する
状態記憶部３５と、演算回路３４がデータ３０３を入力
してから演算結果３０４を出力するまでの遅延時間を測
定するための検証データを状態記憶部３３に出力する検
証データ記憶部３２と、演算回路３４が検証データの演
算の遅延時間により、状態記憶部３３から演算器３４の
演算開始信号３０１に所定の遅延を付加して状態記憶部
３５に遅延演算開始信号３０２を出力する遅延回路ブロ
ック３１と、を備えるものである。
【００７０】遅延時間の最適化を行う場合には、まず検
証データ記憶部３２より検証用データが状態記憶部３３
に送られる。そして、通常の動作状態の如く状態記憶部
３３からデータ３０３、及び要求信号３０１が出力され
る。データ３０３は演算器３４の入力データとなり、そ
の演算結果が出力のデータ３０４となり、次段の状態記
憶部３５に送られる。遅延回路ブロック３１は要求信号
３０１に遅延を与える。この遅延が与えられた要求信号
（以下、遅延要求信号と略す）３０２は、演算器からの
出力のデータ３０４が確定したことを前記状態記憶部３
５に知らせるものであり、前記状態記憶部３５は遅延要
求信号３０２が“有効”になったのを受けて演算器から
の出力のデータ３０４記憶する。したがって、遅延回路
ブロック３１が要求信号３０１に与える遅延時間は、演
算完了に必要な時間、すなわち、“上記演算器３４に演
算入力データが投入されてから、演算が完了し演算結果
が確定するまでの時間”に等しくなるようにしなければ
ならない。
【００７１】遅延時間の最適化では、正常な動作を確保
しつつ、性能を向上させることを目的としている。すな
わち、正常な動作を保証するためには、要求信号３０１
に与えられる遅延時間が演算完了に要する時間よりも短
くなってはならない。一方、要求信号３０１に与えられ
る遅延時間が演算完了に要する時間に比べて十分長い場
合には動作の安定は保証されるが、その時間差が大きい
とそれが余分な時間となり、その分性能は低下する。そ
のために、演算完了に要する時間と要求信号３０１に与
えられる遅延時間を比較し、その比較結果を遅延回路４
１が要求信号３０１に与える遅延時間に反映させ、遅延
時間を最適化させることが重要となる。尚、この最適化
のための動作は、システムの初期化時や、キャッシュメ
モリにデータをブロック転送しているときなど、演算回
路が長い期間にわたって未使用状態が持続するときに行
うようにしてもよい。また演算回路が未使用状態となる
ように、例えばタイマーを設定して所定間隔で割り込み
をかけるようにして、その割り込みの際に最適化のため
の動作を行うようにしてもよい。
【００７２】［２］システムの監視及び安定化（遅延時
間の監視） システムの動作中、ＬＳＩの温度変動や電源変動などの
外的要因により、演算完了に要する時間と要求信号３０
１に与えられる遅延時間とのバランスが崩れることがあ
る。これら外的要因により要求信号３０１に与えられる
遅延時間が演算完了に要する時間に比べて短くなる場合
には、正常な動作が保証されなくなり、これがシステム
の不安定化を招く原因となる。そこで、要求信号３０１
に与えられる遅延時間が演算完了に要する時間に比べて
短くなった場合には、この要求信号３０１に与えられる
遅延時間を増加させることで、システムの安定化を確保
する必要がある。
【００７３】システムの監視及び安定化のための動作
は、演算器３４を使用しない命令（例えば、ＮＯＰ命令
(non-operation命令))を実行するときに行われる。基本
的な動作は［１］の遅延時間の最適化と同様の手順で行
われる。すなわち、遅延回路４２の遅延時間を検証する
ための、検証データを演算器３４に投入し、要求信号３
０１に与えられる遅延時間と演算完了に要する時間との
差を比較する。［１］の遅延時間の最適化の手順と異な
るのは、上記比較において要求信号３０１に与えられる
遅延時間が演算完了に要する時間に比べて短くなる場合
にのみ、遅延回路４１が要求信号３０１に与える遅延時
間を増やす方向に負帰還をかけ、要求信号３０１に与え
られる遅延時間が演算完了に要する時間に比べて長い場
合には、遅延回路には負帰還をかけない点にある。さら
に、要求信号３０１に与えられる遅延時間が演算完了に
要する時間に比べて短く、かつその差が許容範囲を越え
ている場合には、例外処理要求信号ＩＮＴＲＱ４０７を
出力するとともに遅延回路４１が与える遅延時間を初期
状態にリセットする。これらの動作により、演算結果が
安定して出力されるのを待って（遅延の与えられた）要
求信号が到達するので次段の状態記憶部３５には確実に
出力データを保持させることができ、システムの安定化
を保証される。さらに、温度変動や電源変動などの外的
要因により遅延回路４１が与える遅延時間が演算完了に
要する時間に比べて著しく短くなった場合には、システ
ムを初期状態（遅延回路の遅延時間は最大値に近い値に
リセットされる。）に戻し、システムエラーを最小限に
抑えることができる。
【００７４】次に、遅延回路ブロック３１の構成につい
て、図４を用いて説明する。図４の遅延回路ブロック３
１は、遅延回路４１、制御電流発生回路４２、遅延時間
比較器４６、カウンタブロック４５、第１の遅延時間記
憶部４３、第２の遅延時間記憶部４４より構成されてい
る。尚、図２には説明のために、演算回路３４、状態記
憶部３３、検証データ記憶部３２をも示している。
【００７５】遅延回路４１は、制御電流によりその遅延
時間が制御可能な遅延回路である。制御電流発生回路４
２は、前記遅延回路４１に与える制御電流を発生させ
る。
【００７６】遅延時間比較器４７は、演算完了検出信号
４０１と要求信号３０１に段階的に遅延を与えた３つの
遅延要求信号（ｄＲｅｑ．−（４０８），ｄＲｅｑ．０
（４０９），ｄＲｅｑ．＋（４１０））との時間的順序
関係を比較してカウンタインクリメント信号（ＵＰ４０
５、ＤＮ４０６）を出力する。
【００７７】カウンタブロック４５は、遅延時間比較器
４６の２つの出力信号、ＵＰ４０５，ＤＮ４０６信号の
立ち上がりエッジより、カウントアップ、カウントダウ
ンを各々行う。モード選択信号４１１は、カウンタブロ
ック４５の内容をもとに第１の遅延時間記憶部４３及び
第２の遅延時間記憶部４４の内容を更新させる方法を決
める。
【００７８】図５は、遅延回路４１の構成例である。遅
延回路４１は遅延時間の制御が可能なインバータ５１と
遅延時間固定のバッファ用インバータ５２から構成され
ている。遅延時間の制御が可能なインバータ５１は、ソ
ース側の両端をＰＭＯＳ５０１とＮＭＯＳ５０２の定電
流源に挟まれたインバータである。これらの定電流源
は、制御電流発生回路４２が発生する電流Ｉcntをカレ
ントミラー回路により定数倍し、制御電流Ｉdlyとし
て、上記インバータ５１に供給するものである。
【００７９】図６は、図５における遅延回路４１に供給
される制御電流を決める制御電流発生部４２の構成例を
示している。この制御電流発生部４２では、バイアス発
生回路６１が発生した一定のバイアス電流Ｉbias をカ
レントミラー回路により定数倍して電流Ｉcntを発生さ
せる。バイアス発生回路４２は通常、電源電圧変動や温
度変動に対しても安定な回路（例えば、バンドギャップ
レファレンス回路が典型的な例であり、この基本的な構
成は公知なため詳細は省略する。）が使用される。
【００８０】図６を用いて制御電流の発生の方法につい
てその詳細を説明する。バイアス電流から制御電流を発
生させているのは、ＰＭＯＳ６０７，ＰＭＯＳ６０８，
ＮＭＯＳ６２０である。尚、ＰＭＯＳ６０１とＰＭＯＳ
６０２は、直流パスカットのためにあり、ＲＥＳＥＴ信
号６４０が“Ｌ”のとき直流パスがカットされる。ＰＭ
ＯＳ（６０３，６０４，６０５，６０６，６０９，６１
０，６１１，６１２）とＮＭＯＳ（６２１，６２２，６
２３，６２４，６２５，６２６，６２７，６２８）はカ
レントミラー回路におけるミラー比を変える。そして、
Ｉbias からＩcntのミラー比は、第１の遅延時間記憶部
４３の内容より決まり、ＩcntからＩdlyのミラー比は、
第２の遅延時間記憶部４４の内容より決まる。
【００８１】尚、図４の構成では、第１の遅延時間記憶
部４３、第２の遅延時間記憶部４４をともに４ビットの
レジスタとしている。第１の遅延時間記憶部４３の出力
信号（ｐ８，ｐ４，ｐ２，ｐ１）のうち、“Ｌ”になっ
ている信号にゲートが接続しているＰＭＯＳがオンにな
る。一方、第２の遅延時間記憶部４４の出力信号（ｎ
１，ｎ２，ｎ３，ｎ４）のうち、“Ｈ”になっている信
号にゲートが接続しているＮＭＯＳがオンになる。以上
のようにして、第１の遅延時間記憶部４３と、第２の遅
延時間記憶部４４の内容によりカレントミラーの比を変
え、制御電流Ｉdlyを決める。
【００８２】本発明では、［１］遅延時間の最適化、と
［２］システムの安定化、の２種類の動作があるが、こ
れら第１の遅延時間記憶部４３と、第２の遅延時間記憶
部４４とは、上記の動作に各々対応している。尚、初期
状態では、第１の遅延時間記憶部４３は（“ＨＨＨ
Ｈ”）、第２の遅延時間記憶部４４は（“ＬＬＬＬ”）
である。
【００８３】［１］遅延時間の最適化動作では、第１の
遅延時間記憶部４３のみ、その内容更新される。尚、第
１の遅延時間記憶部４３はＰＭＯＳのゲートに接続され
ているので、出力は保持する状態の反転した値である。
また、ＰＭＯＳの大きさ（ゲート幅）の比を次のように
することにより、カレントミラーの比を広く設定でき
る。（（６０３，６０９）：（６０４，６１０）：（６
０５，６１１）：（６０６，６１２）＝８：４：２：
１）一方、［２］システムの安定化動作では、第２の遅
延時間記憶部４４のみ、その内容が更新される。（ただ
し、第２の遅延時間記憶部がオーバフローした場合に
は、第１の遅延時間記憶部の値も変更する。）ＮＭＯＳ
の大きさ（ゲート幅）の比も同様に、（６２１，６２
５）：（６２２，６２６）：（６２３，６２７）：（６
２４，６２８）＝８：４：２：１としている。
【００８４】図７は、図４における遅延時間比較器４１
の構成例である。図８は、図７における時間差判定部の
真理値表である。図９は信号ｄＲｅｑ．−（４０８），
ｄＲｅｑ．０（４０９），ｄＲｅｑ．＋（４１０）と演
算完了検出信号４０１のタイミング図である。
【００８５】図５に示すように、信号ｄＲｅｑ．−（４
０８），ｄＲｅｑ．０（４０９），ｄＲｅｑ．＋（４１
０）の間は、順に進むにつれてインバータ５２の一段づ
つの遅延をもっている。演算完了検出信号と遅延要求信
号との遅延時間の差は、これら３つの信号ｄＲｅｑ．−
（４０８），ｄＲｅｑ．０（４０９），ｄＲｅｑ．＋
（４１０）に決められた４つの時間領域のうち、演算完
了検出信号が何れかの領域において出力されたかによっ
て判断される。
【００８６】これらを判定するのがフリップフロップ
（７１，７２，７３）である。ここで、フリップフロッ
プ７１とフリップフロップ７３は、立ち上がりエッジに
よる検出、フリップフロップ７２は、立ち下がりエッジ
による検出を行う。尚、これらは信号ｄＲｅｑ．−（４
０８），ｄＲｅｑ．０（４０９），ｄＲｅｑ．＋（４１
０）間において、インバータ一段づつの遅延をもつこと
に対応している。フリップフロップ７１，７２，７３に
より検出された時間差の状態は、時間差判定回路７４に
より判定される。これは、フリップフロップからの出力
信号ｄ−，ｄ０，ｄ＋をもとに演算完了検出信号の到達
時間を判定する。
【００８７】図６に示すように、ｄＲｅｑ．−（４０
８）よりも早く演算完了検出信号が出力されれば、遅延
回路４１が与える遅延時間は長い“ｌｏｎｇ”と判定さ
れ、ｄＲｅｑ．−（４０８）よりも遅く、かつｄＲｅ
ｑ．０（４０９）よりも早く演算完了検出信号が出力さ
れれば、遅延時間は適正である“ＯＫ”と判定され、ｄ
Ｒｅｑ．０（４０９）よりも遅く、かつｄＲｅｑ．＋
（４１０）よりも早く演算完了検出信号が出力されれ
ば、遅延時間は短い“ｓｈｏｒｔ”と判定される。も
し、ｄＲｅｑ．＋（４１０）よりも遅く演算完了検出信
号が出力されれば、遅延時間は極めて短い“ｔｏｏ ｓ
ｈｏｒｔ”と判定される。
【００８８】次に、これらの判定結果に基づき、どのよ
うに［１］遅延時間の最適化と、［２］システムの安定
化の動作が行われるか説明する。
【００８９】図８は、時間差判定回路７４がこれらの状
態を判定する際の真理値表を示している。これによれ
ば、［１］遅延時間の最適化動作においては、“ｌｏｎ
ｇ”の場合ＤＮを“Ｈ”にして、カウンタの内容を１つ
減らし、“ｓｈｏｒｔ”及び“ｔｏｏ ｓｈｏｒｔ”の
場合には、ＵＰを“Ｈ”にして、カウンタの内容を１つ
増やす。尚、“ＯＫ”の場合には、ＵＰ，ＤＮとも
“Ｌ”のまま保持する。一方、［２］システムの安定化
動作においては、“ｌｏｎｇ”及び“ＯＫ”の場合に
は、ＵＰ，ＤＮとも“Ｌ”のまま保持し、“ｓｈｏｒ
ｔ”の場合には、ＵＰを“Ｈ”にして、カウンタ１の内
容を１つ増やす。“ｔｏｏ ｓｈｏｒｔ”の場合には、
システムが不安定になる可能性が高いので、例外処理要
求信号ＩＮＴＲＱ４０７を“Ｈ”にする。尚、ＩＮＴＲ
Ｑ４０７により第１の遅延時間記憶部４３は（“ＨＨＨ
Ｈ”）に、第２の遅延時間記憶部４４は（“ＬＬＬ
Ｌ”）にリセットされ、遅延回路４１の与える遅延時間
は初期状態になる。（尚、遅延時間が最大になるのはと
もに“ＨＨＨＨ”のときである。）また、フリップフロ
ップ７１，７２，７３の初期状態は順に（“ＬＨＨ”）
である。
【００９０】本実施形態では、ｄＲｅｑ．−（４０
８），ｄＲｅｑ．０（４０９），ｄＲｅｑ．＋（４１
０）の間にインバータ１段づつの遅延をつけたが、２段
以上の遅延差をつけることを否定するものではないこと
を付け加えておく。
【００９１】図１０はカウンタブロック４５の構成であ
る。本実施形態では、モード選択信号４１１はビットの
制御信号である。上位２ビットは更新すべき遅延時間記
憶部の選択を行う。例えば、最上位ビットが“Ｈ”のと
き、第１の遅延時間記憶部４３を変更し、上から２ビッ
ト目が“Ｈ”のときは第２の遅延時間記憶部４４を変更
する。下位３ビットは、遅延時間記憶部のデータを＋１
或いは−１とするときのしきい値をあらわす。例えば、
第１の遅延時間記憶部４３の内容の更新について説明す
ると、下位３ビットが“ＬＬＨ”の時には、カウンタが
＋１になると第１の遅延時間記憶部４３の内容を１つ減
らし、−１になると１つ増やす（すなわち、カウンタが
１つ増えるか１つ減る毎に）遅延時間記憶部のデータも
変更する。また下位３ビットが“ＨＬＬ”の時には、カ
ウンタが＋４になると第１の遅延時間記憶部４３のデー
タを１つ減らし、カウンタが−４になると第１の遅延時
間記憶部のデータを１つ増やす。尚、第１の遅延時間記
憶部４３はＰＭＯＳのゲートに接続しているので、その
出力は保持する状態のビット反転である。
【００９２】第２の遅延時間記憶部４４では、下位３ビ
ットが“ＬＬＨ”の時には、カウンタが＋１になると１
つ増やす。もし、すべて“Ｈ”になった状態でさらに第
２の遅延時間記憶部４４を１つ増やす動作が生じた（第
２の遅延時間記憶部４４がオーバーフローするとき）と
きは、第１の遅延時間記憶部４３の内容を１つ減らす。
【００９３】図１１は、以上のように説明した本実施形
態における自己同期回路要求信号、遅延要求信号、及び
応答信号のタイミングを示したものである。
【００９４】次に、遅延時間の制御を行うタイミングを
説明する。遅延時間の最適化はシステムが以下の２つの
何れかの状態の場合に行われる。
【００９５】（１）システムが初期化されたとき パワーオンリセット時など、システムが初期化されると
き遅延時間の最適化を行うもので、自己同期回路すべて
の遅延回路４１の遅延時間をここで決定する。
【００９６】（２）キャッシュミスが生じたとき メインメモリからキャッシュメモリにデータが転送され
るその一定の期間、演算回路は演算動作に関しては何も
できず空き状態になる。そこで、その期間を利用して遅
延回路４１の最適化を行う。
【００９７】一方、遅延時間の監視はシステムが以下の
状態のときに行われる。
【００９８】（３）ＮＯＰ(non operation命令）を実行
するとき パイプライン型のマイクロプロセッサでは、分岐命令や
メモリ（キャッシュメモリも含む）とのデータ転送命令
では、ｎｏｐ(non-operation命令）が挿入されることが
多い。この命令が実行されているときは、演算器が未使
用状態である。この演算器が未使用状態であるときに検
証用データを流し、遅延回路が与える遅延時間の長さを
監視する。
【００９９】（４）その他、上記のようなイベントによ
らずに、例えばタイマーを設定し、所定間隔毎に割り込
みをかけるようにして、その割り込みの際に最適化を行
うようにしてもよい。
【０１００】最後に、検証用データについて説明する。
演算器において、遅延時間が大きいものは加減算器であ
る。特に桁上げが起きる場合に遅延時間が大きくなるこ
とが多い。そこで、演算結果がすべて“０”になる場
合、或いはすべて“１”となる場合の入力データのベク
トルを用意しておき、これらを検証データ記憶部に保持
しておく。尚、前記検証データ記憶部には、演算結果が
すべて“０”かすべて“１”か何れになるか結果に関す
るフラグを用意しておき、検証データ使用時にはこのフ
ラグを演算完了検出回路に送るものとする。したがっ
て、演算完了検出回路は、すべて“０”となるとき、或
いはすべて“１”となるときに、有効となるような論理
を出力する回路を用意すればよい。
【０１０１】このように、本実施形態では演算装置全体
としては非同期であり、負帰還制御により実際の演算を
行わないような時に遅延時間の最適化を行うようにして
ある。また、システムの安定化のために正常な動作時に
はサイクルタイムを短くしないようにしてある。これに
より、演算回路の演算時間に相当する遅延をインバータ
チェーンのような遅延回路により与える場合、ＬＳＩの
プロセスのばらつきにより遅延時間がばらついても、遅
延回路における遅延時間を監視し、動作の安定化に必要
最小限の遅延時間を確保できる。しかも、これら遅延時
間の最適化、及び監視の動作は、演算器の空き状態を利
用して行われるので、そのためのオーバヘッドは少ない
という利点がある。
【０１０２】
【発明の効果】以上説明してきたように、本発明に係る
演算装置及びその遅延時間制御方法によれば、製造プロ
セスのばらつきによる遅延時間のばらつきに対しても高
性能でかつ安定した動作を行うようにすることができ
る。
【図面の簡単な説明】
【図１】第１の実施形態の構成図である。
【図２】第１の実施形態の効果を説明するための図であ
る。
【図３】第２の実施形態の構成図である。
【図４】図３における遅延回路ブロック１１の構成図で
ある。
【図５】遅延回路２１の一実施形態である。
【図６】制御電流発生回路４２の一実施形態である。
【図７】遅延時間比較器４６の構成図である。
【図８】遅延時間差の真理値表である。
【図９】遅延時間差判定のタイミング図である。
【図１０】カウンタブロックの構成図である。
【図１１】従来例の自己同期回路である。
【図１２】従来の自己同期回路である。
【図１３】従来の自己同期回路のタイミング図である。
【符号の説明】
３１ 遅延回路ブロック ３２ 検証データ記憶部 ３３ 組み合わせ回路（演算回路） ３４，３５ 状態記憶部 ４０ 演算終了検出回路 ４１ 遅延回路 ４２ 制御電流発生回路 ４３ 第１の遅延時間記憶部 ４４ 第２の遅延時間記憶部 ４５ カウンタブロック ４６ 遅延時間比較器 ４７ モード記憶部 ４８ カウンタ評価部 ５１ インバータセル（遅延時間可変） ５２ インバータセル（遅延時間固定） ６１ バイアス電流発生回路 ７１，７２，７３ エッジトリガのＤフリップフロップ ７４ 遅延時間差判定回路 １０１，１０９ 演算回路 １０２，１０５ 入力端子 １０３，１０６ 出力端子 １０７，１０８ 終了検出装置 １０９ 合成器 １１０ 同期クロック発生装置 １１１ 遅延比較装置 １１２ 遅延回路 １１３ 同期制御回路 ３０１ 要求信号 ３０２ 遅延要求信号 ３０３，３０４ データ ３０５，３０６ 検証データ ３０７ モード選択信号 ４０１ 演算終了検出信号 ４０２ 制御電流信号（アナログ） ４０３，４０４ 制御電流を決めるデジタル信号（４ビ
ット） ４０５ カウンタインクリメント信号：ＵＰ ４０６ カウンタインクリメント信号：ＤＮ ４０７ 割り込み要求出力信号 ＩＮＴＲＱ ４０８ 遅延要求信号 Ｒｅｑ．− ４０９ 遅延要求信号 Ｒｅｑ．０ ４１０ 遅延要求信号 Ｒｅｑ．＋ ４１１ 遅延要求信号 Ｒｅｑ． ６０１〜６１３ Ｐ型ＭＯＳトランジスタ ６２１〜６３０ Ｎ型ＭＯＳトランジスタ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 所定の演算を行う演算回路と、 この演算回路の演算の終了を検出する終了検出回路と、 この終了検出回路にて検出された演算終了信号と同期し
    たクロックを発生させる同期クロック発生回路と、 を備え、この発生したクロックを用いて動作を行うこと
    を特徴とする演算装置。
  2. 【請求項２】 所定の演算を行う少なくとも２つの演算
    回路と、 これら演算回路に接続され、前記演算回路の演算の終了
    を検出する少なくとも２つの終了検出回路と、 これら検出回路の検出された演算終了信号を入力し、前
    記全ての演算回路の演算の終了を検出する合成器と、 この合成器にて検出された演算終了信号と同期したクロ
    ックを発生させる同期クロック発生回路と、 を備え、この発生したクロックを用いて動作を行うこと
    を特徴とする演算装置。
  3. 【請求項３】 前記同期クロック発生回路は、 ＰＬＬ形式の位相ロック回路で構成することを特徴とす
    る請求項１又は２記載の演算装置。
  4. 【請求項４】 前記合成器は論理積回路で構成すること
    を特徴とする請求項１又は２記載の演算装置。
  5. 【請求項５】 データを保持する第１の状態記憶部と、
    この第１の状態記憶部が保持するデータを入力し、所定
    の演算を行う演算回路と、この演算回路の演算結果を保
    持する第２の状態記憶部と、を備えた演算装置におい
    て、 前記演算回路が前記データを入力してから出力するまで
    の遅延時間を測定するための検証データを前記第１の状
    態記憶部に出力する検証データ記憶部と、 前記演算回路が前記検証データの演算の遅延時間によ
    り、前記第１の状態記憶部が出力する要求信号に所定の
    遅延を付加して前記第２の状態記憶部に出力する遅延回
    路ブロックと、 を備えることを特徴とする演算装置。
  6. 【請求項６】 前記演算時間制御部は、 前記遅延時間比較器の出力結果をもとに前記遅延回路の
    遅延時間を負帰還制御を行うことを特徴とする請求項５
    記載の演算装置。
  7. 【請求項７】 前記検証データ記憶部は、 電源投入時の初期化動作時、若しくは、キャッシュメモ
    リのミスヒット時に前記検証データの出力を行うように
    することを特徴とする請求項６記載の演算装置。
  8. 【請求項８】 前記演算時間制御部は、 前記遅延時間比較器の出力結果をもとに前記遅延回路の
    遅延時間を増加させるか否かの判断を行い前記遅延時間
    の制御を行うことを特徴とする請求項５記載の演算装
    置。
  9. 【請求項９】 前記演算時間制御部は、 演算回路を使用しない命令実行時に前記検証データの出
    力を行うようにすることを特徴とする請求項８記載の演
    算装置。
  10. 【請求項１０】 前記遅延回路ブロックは、 前記第１の状態記憶部から前記演算回路の要求信号に所
    定の遅延を付加して前記第２の状態記憶部に出力する遅
    延回路と、 前記演算回路が前記検証データの演算を行った演算結果
    により演算終了を検出する演算終了検出回路と、 この演算終了検出回路から出力された演算終了検出信号
    と前記遅延回路から出力された信号の遅延要求信号との
    時間的順序を判別し、遅延調整信号を出力する遅延時間
    比較器と、 前記遅延調整信号により前記遅延回路の遅延時間の変更
    を行う遅延時間制御部と、 を備えることを特徴とする請求項５記載の演算装置。
  11. 【請求項１１】 前記遅延回路ブロックは、 前記第１の状態記憶部から前記演算回路の要求信号に所
    定の遅延を付加して前記第２の状態記憶部に出力する遅
    延回路と、 前記演算回路が前記検証データの演算を行った演算結果
    により演算終了を検出する演算終了検出回路と、 この演算終了検出回路から出力された演算終了検出信号
    と前記遅延回路から出力された信号の遅延要求信号との
    時間的順序を判別し、遅延調整信号を出力する遅延時間
    比較器と、 前記遅延調整信号によりその値の増減を行うカウンタ
    と、 このカウンタの値を保持する遅延時間記憶部と、 この遅延時間記憶部に保持された値により電流の値を制
    御して発生させる制御電流発生回路と、 を備え、前記制御電流発生回路にて発生した電流により
    前記遅延回路の遅延を変化させるようにすることを特徴
    とする請求項５記載の演算装置。
  12. 【請求項１２】 前記制御電流発生回路は、 カレントミラー回路で構成され、この回路におけるトラ
    ンジスタの大きさの比を変化させることを特徴とする請
    求項１１記載の演算装置。
  13. 【請求項１３】 前記遅延時間比較器は、 前記演算終了検出信号と前記遅延要求信号との時間的順
    序を判別し、前記要求信号に与えられる遅延時間が演算
    終了に要する時間に比べて短く、かつ、その差が許容量
    を越えている場合には前記遅延回路が与える遅延時間を
    初期状態にすることを特徴とする請求項１１記載の演算
    装置。
  14. 【請求項１４】 所定の演算を行う少なくとも２つの演
    算回路を備えた演算装置の遅延時間の制御方法におい
    て、 これら演算回路に接続され、前記演算回路の演算の終了
    を検出し、 検出された演算終了信号を入力し、前記全ての演算回路
    の演算の終了を検出し、 この検出された演算終了信号と同期したクロックを発生
    させ、 この発生したクロックを用いて前記演算装置の動作をさ
    せることを特徴とする演算装置の遅延時間制御方法。
  15. 【請求項１５】 データを保持する第１の状態記憶部
    と、この第１の状態記憶部が保持するデータを入力し、
    所定の演算を行う演算回路と、この演算回路の演算結果
    を保持する第２の状態記憶部と、を備えた演算装置の遅
    延時間の制御方法において、 前記演算回路が前記データを入力してから出力するまで
    の遅延時間を測定するための検証データを前記第１の状
    態記憶部に入力し、 前記演算回路が行う前記検証データの演算の時間により
    前記第１の状態記憶部が出力する要求信号に所定の遅延
    を付加して前記第２の状態記憶部に出力することを特徴
    とする演算装置の遅延時間制御方法。
  16. 【請求項１６】 前記演算回路の要求信号に所定の遅延
    を付加して前記第２の状態記憶部に出力する際に、 前記演算回路が前記検証データの演算を行った演算結果
    により演算終了を検出し、 検出された演算終了信号と前記遅延回路から出力された
    信号の遅延要求信号との時間的順序を判別し、 この判別により遅延時間の変更を行うことを特徴とする
    請求項１５記載の演算装置の遅延時間制御方法。
  17. 【請求項１７】 前記検証データを前記第１の状態記憶
    部への入力を、電源投入時の初期化動作時、若しくは、
    キャッシュメモリのミスヒット時に行うことを特徴とす
    る請求項１５記載の演算装置の遅延時間制御方法。
  18. 【請求項１８】 前記検証データを前記第１の状態記憶
    部への入力を、前記演算回路を使用しない命令実行時に
    検証データの出力を行うことを特徴とする請求項１５記
    載の演算装置の遅延時間制御方法。
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