TW434569B - Semiconductor integrated circuit - Google Patents

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TW434569B
TW434569B TW088106520A TW88106520A TW434569B TW 434569 B TW434569 B TW 434569B TW 088106520 A TW088106520 A TW 088106520A TW 88106520 A TW88106520 A TW 88106520A TW 434569 B TW434569 B TW 434569B
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TW
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circuit
timing
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TW088106520A
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Makoto Yanagisawa
Kazuyuki Kanezashi
Yuji Kurita
Original Assignee
Fujitsu Ltd
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Description

43456§ A7 B7 經濟部中央標準局貞工消费合作社印製 五、發明説明(l ) 本發明係關於半導體積體電路,並且尤其是關於一種半 導體積體電路,其具有以平行格式與一組時序信號同步地 操作之多數個電路並且平行操作之電路數目是依據一種操 作模式而改變。尤其是,本發明是關於一種半導體元件, 其與一組外部時脈信號同步地操作並且掌管具有可變化資 料長度的輸入或者輸出資料,.例如一種同步動態隨機存取 記憶體(SDRAM)。 一組半導體元件被設計於一晶片上面而形成一種電路配 置,其有可能執行多數個功能,該等功能可利用元件外部 之模式指令信號或者利用改變互相連接而選擇地被操作以 '減低產品之成本並且快速地符合市場的需要。例如|不少 人試圖增加半導體記憶體元件,例如DRAM,之積髗密 度。但是,習見的一位元資料寬度並不是有效率地使用一 種毎一晶片的增加記億體容置》因此,資料寬度一般地被 設計爲具有一種多重位元配置。現今,具有各種資料寬度 (位元寬度)之DRAM是可用的,例如1-位元資料寬度、4-位元資料寬度、8 -位元資料寬度以及16 -位元資料寬度》 一般而言•所給予的部份例如記憶胞陣列是普遍地使用於 具有不同資料寬度的DRAM,並且輸入/輸出部份是依據將 被使用的資料寬度而有選擇地被驅動。因此,具有不同資 料寬度之不同型式的記憶體元件可從一組晶片而被產生· —種多重-位元資料寬度記憶體元件是具有能夠設定將被使 用並且接著成行的資料寬度之內部電路。另一種多重-位元 資料寬度記憶體元件是具有一種內部電路,其能夠在操作 4 本紙浪尺度適用中國國家標率(CNS ) A4祝格(210X297公瘦) -fn tn ίι· II— ί I —i -1« —一- ---- (請先閲請背面之注意事項再填容本頁)
In I m I...訂!?-------:---Γ 43^569 A7 B7 五、發明説明(> ) 時反應於外部模式指令信號而任意.地設定所需的資料寬 度。 資料寬度之位元-倍數需要一種配置,其中多數個記憶 胞可依據資料寬度而被相同位址所存取•例如,一種第一 配置反應於單一位址而引動多數個行線及/或多數個字組 線》—種第二配置聚集多數個記憶胞成爲多數個記憶塊(記 億庫),其可同時地被存取。也可使用第一和第二配匱之組 合。 資料寬度之改變需要於資料寫入操作時部份之寫入(輪 入)資料被禁止寫入記憶胞內並且在資料讀取操作時部份之 讀取(輸出)資料被禁止從記億胞內被讀取並且輸出至資料 .輸出端點。上述之禁止程序被稱爲遮罩程序。在資料寫入 操作達成的遮罩程序中,將被遮罩的資料被防止寫入記憶 胞,並且相關的字組線及/或行線不被引動β因此,用以寫 入資料之遮罩程序是在位址解碼器或者圍繞位址解碼器之 電路中被達成。不管在記憶塊基點上面之遮軍程序是否被 達成|即將被遮罩的記憶塊之存取是停止的* 經濟部中央標準局貞工消費合作社印製 {請先聞讀背面之注$項再填寫本頁) 對照之下,在資料讀取操作中即使當記憶胞是正常地被 存取時也不會發生一種特定的問題•因此,阻止—些資料 輪出電路輸出資料即已足夠。即使在記億塊基點上面的遮 罩程序是被達成之情況下,也需要去阻止記憶塊資料輸出 電路被遮罩输出資料。 第1圖是一種習見具有遮罩输出資料功能的DRAM之方 塊圖,以及資料輸出電路的結構之詳細展示。展示於第1圖 5 本紙乐尺度適用中國國家標準(CNS ) A4祝格(210X297公釐} 經濟部中央標準局負工消費合作社印製 434569 A7 ___B7 五、奋明説明〇 ) 中的DRAM元件是一種SDRAM元件,其中資料輸入/輸出 操作和內部操作與外部施加之時脈信號同步地達成以便高 速操作該DRAM元件。一種中間操作是多數個步驟之管道 操作。 第1圖中所展示的SDRAM元件包含多數個記憶塊8-0-8-Π,各個記憶塊包含一組記億胞陣列1、一組感應放大器 17以及一組資料放大器18 »雖然未痕示出,但各個記憶塊 進一步地包含如習見的DRAM元仵之相同電路,也就是 說,一組位址解碼器(其包含一組列解碼器和一組行解碼 器)、一組驅動器以及一組寫入放大器。資料輸出電路20-tJ - 2 0 - η 分 別地提 供至該 記憶塊 8 - 0 · 8- η 。 當讀取資料時,被位址信號所指定的記憶胞陣列1之一 組記億胞被存取並且儲存在指定記憶胞中之資料被放大》 進一步地,資料被放大器1S所放大,其輸出互補資料信號 至輸出電路20-0 «該互補資料信號分別地經由反相器41和 42,輸入至傳送閘44和45。當一組輸出時序信號clko是 在高位準時傳送閘44和45打開,並且分別地傳送反相器41 和42之輸出信號至由反相器46和47所組成之一組正反器以 及由反相器48和49所組成之一組正反器。當傳送閛44和 45被打開時該反相器41和42之輸出信號就穩定,並且因此 而被傳送至兩組正反器。該兩組正反器之輸出信號被施加 至輸出電晶體50和51之閘極,輸出電晶體50和51被切換 至對應於正反器的輸出信號之分別的狀態。如果電晶體 50,它是一種p -通道電晶體,被導通,則電晶體51,它是 本紙張尺度適用中國國家操华(CNS ) A4祝格(21〇χ297公董) :—^—-----oiII (諳先聞讀背面之注$項再填寫本頁) %_ 線 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明(t) 一種n-通道電晶體,被切斷,因而一組髙-位準資料信號被 輸出至輸出端點53·0。與上述相同之操作被達成於其他的 輸出電路20- 1 - 20-η各組之中。 當輸出時序信號cl ko是在低位準時,傳送閛44和45是 在關閉狀態中•並且得到當傳送閘44和45是關閉時之狀態 直至傳送閘44和45再被打開爲止•該輸出時序信號clko 是與由外部施加至該SDRAM元件之時脈信號同步的一種 信號。 一組遮罩控制信號d m被施加至記憶塊20 - 0。相似地, 遮罩控制信號分別地被施加至記億塊20-1-20-n。被施加 至記億塊20-0之遮罩控制信號dm決定該記億塊20_0是否 應該輸出資料。當遮罩控制信號dm是在高位準時,則傳送' 閘44和45與輸出時序信號clko同步地輸出所接收到的資 料信號。也就是說,記憶塊20-0被設定爲一種被引動(作 用)狀態。當遮罩控制信號d m是在低位準時,則傅送閘4 4 和45連續地在關閉狀態中並且無資料信號輸出》也就是 說,記憶塊20-0是被設定爲一種不引動(不作用)狀態。遮 軍控制信號dm是被一組控制電路而所產生•其於第1圖中 未展示出》上述控制電路從SDRAM元件之外接收遮罩資 料,並且產生分別地供應至記憶塊2 0 - 0 - 2 0 - η之遮罩記憶 塊信號d m » 第2A和2B圖分別地展示用於遮罩輸出資料之配置。依 此範例,各該配置包含四組記憶塊和輸出電路。四組記憶 塊和四組輸出電路之組合對於具有不同規格的SDRAM元 7 本紙張尺度適用中國國家標準(CNS ) A4祝格(21 OX297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝 tr 434569 A7 B7 五、發明説明(f) 件是普遍的a展示於第2A圖中之配匱被應用至一組 SDRAM元件,其具有數目是等於記憶塊8-0-8-3和輸出 電路20-0-20-3之資料輸出端點53-0-53-3 »如展示於第 2A圖中之配置,輸出電路20-0-20 - 3分別地連接到資料輸 出端點53-0-53-3。展示於第2Β圖中之配置被應用至一組 SDRAM元件,其具有與記憶塊S-0-8-3和輸出電路20-0-20-3相關之單一資料輪出端點5 3‘。如展示於第2B圖中 之配置,記憶塊1-0-1-3被連接到僅有的输出電路20-0, 其連接到資料輸出端點53。在這情況中,遮罩控制信號dm 被施加至低位的输出電路20-1-20-3,因而輸出電路20-1 -20-3可被防止输出資料。 爲了利用外部供應之槙式指令信號以任意地設定資料寬 度,展示於第2A圖中之配匱被修改以至於被施加至輸出電 路8-0-8-3之遮罩控制信號dm可被控制。當資料寬度被改 變時,將被引動之輸出電路的數目被改變。 經濟部中央標準局員工消費合作社印製 ^ r}>^-- t * (請先閱讀背面之?ΐ·$項再填寫本頁) 但是,上述所習見的記億體元件具有下面的缺點。敦輯_ 於將被引動的輸出電路之數目,輸出時序信號c丨ko是固定 的》但是,實際上,從輸ώ電路輸出資料所需的時間是取 決於將被引動的輸出電路上之數目。這是因爲電源供應電 壓下降及/或雜訊影響是取決於將被引動的輸出電路之數 目* 第3圖展示與輸出時序信號C! “有關的輸出資料之變 化。當輸出資料寬度是短時,則輸出資料Dout被得到,並 且小量之輸出電路被引動。對照之下’當輸出資料寬度是 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 434 56 9 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(铋) 長時,則輸出資料Dout被得到•並且大量之輸出電路被引 動。當大量的輸出電路被引動時,大量的電力供應下降以 及大量的雜音發生*因此,在輪出時序信號cl k〇上升之後 即將改變的輸出資料Dout’所需的時間t2是比在輸出時序 信號clko上升之後即將改變的輸出資料Dout所需的時間tl 還要長。當小量的輸出電路被引動時,用以輸出資料之重 置時間是短的並且資料保持時間因此被減低。 如上所述,資料是依據將被引動的輸出電路數目以不同 的時序而被輸出· —般而言,時脈頻率之決定是依據將被引動的输出電路 之數目並且考慮資料輸出時序之散佈。因此,非常不易增 加時脈頻率。上述缺點不僅發生於SDRAM元件中同時也 發生於其中將被引動的電路數目改變並且操作時序因此而 改變之半導體元件中。 本發明之一般目的在提供一種半導體積體電路,其中上 述的缺點被消除。 本發明更特定的目的在提供能夠以較高的頻率操作的一 種半導體積體電路。 本發明之上述I的可利用一種半導體積體電路而達成, 其包含:依據一組時序信號而平行地操作之多數個電路, 該等多數個電路具有一種被引動狀態和一種不引動狀態: 依據一種操作模式而設定各該等多數個電路至該引動狀態 或者該不引動狀態之一組控制電路;以及依據在被引動狀 態中的電路數目而調整該時序信號之一組時序調整電路》 9 本紙張尺度適用中國國家操準(CNS ) A4私格(210X297公釐) ^^—•^1— !--- I - n In -*.'- I - / - (請先閱讀背面之注意事項再填寫本!) %- 43456 9 A7 _______B7 _ 五、發明説明(1 ) 因此,可能依據一組被調整的時序信號而平行地操作該等 電路,以至於資料可從該等電路輸出而無視於被引動狀態 中之電路數目。 本發明之其他的目的、特點和優點,將由下面的詳細說 明配合附圖而更明顯,其中: 第1圖是一種具有輸出資料遮罩功能之習見的DRAM元 件之方塊圖; 第2A和2B圖是分別地展示輸出資料遮罩能之圖形: 第3圖是展示一種習見的DRAM元件的資料輸出時序之 時序圖; 第4圖是依據本發明第一實施例之一種SDRAM之方塊 圖; 第5圖展示於第4圖中所提供的SDRAM之輸出電路以 及延遲電路(時序調整電路)之詳細展不圖形; 第6圖是本發明第一實施例中之資料輸出操作之時序 圖: 第7圖是展示不同於第5圖中所展示的一種輸出電路組 態之電路圖; 經濟部中央標準局員工消費合作社印製 "----„------—— ^- ... (請先閱讀背面之注意事項再填寫本頁) 第8圖是展示於第4圖中之控制電路所提供的一種延遲 控制信號產生電路之電路圖; 第9圖是依據本發明第二實施例之一種SDRAM的方塊 圖: 第10圖是展示於第9圖中之一種模式記憶體電路之電路 圖; 10 本紙張尺度適用中國囤家揉準(CNS ) A4祝格(2IOX297公釐) 434569 A7 ________ B7 _ 五、發明説明(s) 第]1圖是展示於第4圖中之一種I/O埠之方塊圖; 第12圖是展示於第11圖中之一種4·位元資料匯流排解 碼器之電路圖:, 第13圖是一種4 -位元資料匯流排解碼器之電路圖,其 中所展示的輸出資料寬度之操作被設定爲等於4位元; 第14圖是一種4 -位元資料匯流排解碼器之電路圖,其 中所展示的輸出資料寬度之操作被設定爲等於8位元; 第15圖是一種4 -位元資料匯流排解碼器之電路圖,其 中所展示的輸出資料寬度之操作被設定爲等於16位元; 第16圖是展示在被解碼行位址信號以及得到低位準信 號的輸出端點之間的關係圖形; 第17圖是展示於第11圖中之一種4·位元共同資料匯流 排開關電路之電路圖: 第18圖是一種具有高阻抗控制電路的SDRAM之電路 圖;以及 第19圖是與於先前展示的圖形中具有不同組態的延遲 電路之電路圖。 經濟部中央標準局貝工消費合作社印製 Η - f I I ί請先閲读背面之注意事項再填窝本頁) 接著將依據本發明之實施例給予SDRAM之說明。該注 意的是,本發明不僅包含SDRAM同時也包含其中將被引 動的電路數目可被改變並且操作時序也因此而被改變之半 導體元件或者電路。. 本發明第一實施例是一種具有輸出資料寬度可被切換至 16位元、8位元或者4位元之SDRAM元件或者晶片。也就 是說,16組記憶胞可同時平行地被存取,並且16組資料輸 11 本紙張尺度適用中國國家標準(CNS )六4規_格(210X297公釐) 434569 A7 _____Β7__ 五、發明説明(1) 出電路被提供。輸出資料寬度之設定可從SDRAM元件外 側而達成•並且各資料輸出電路可被引動或者不被引動。 該SDRAM元件具有16個記憶塊(記憶蕊)。當輸出資料寬 度被設定爲16位元時,於16個記憶塊中之記憶胞同時被平 行地存取。可得到另一種不同的配置》例如,16個記憶塊 之中僅有四個記億塊被平行地存取,並且在四組所存取的 記億塊中的四組記憶胞也同時平行地k存取。 第4圖是依據本發明第一寅施例的SDRAM元件整體結 構之一種方塊圖。施加至一組位址埠11的一組位址信號被 供應至各記憶塊之一組列解碼器3和一組行解碼器14 *被列 解碼器3所輸出之一列選擇信號經由字組線驅動器2而被施 加至字組線15,因此被選擇之字組線15被引動並且其他的 字組線15不被引動•被行解碼器14所輸出之一行選擇信號 被施加至感應放大器配置17,其引動連接到將被存取的記 億胞所連接之一組位元線的感應放大器,而其他的位元線 不被引動。 ^ 經濟部中央樣準局員工消费合作社印裂 經由位址埠11而被施加的位址信號和控制信號被施加 至一組控制電路12 ·其產生內部控制信號並且供應這些信 號至記憶塊》上述控制信號之例子有列位址套取信號 /RAS、行位址套取信號/CAS、晶片選擇信號/CS以及寫 入引動信號/ WE。當寫入資料時,輸入至輸入/輸出埠13 的寫入資料被供應至感應放大器配置17,以致於被引動的 感應放大器依據該等寫入資料而設定位元線電位。一種對 應至位元線電位之電荷被儲存在連接到被選擇之字組線的 12 本紙張尺度適用中國國家標準(CNS ) A4祝格(210X297公釐) 4 3 4 5 6 9 A7 _______B7 五、發明説明(\0 ) 記憶胞中"當讀取資料時,位元線的狀態是依據儲存在連 接到被選擇字組線的記憶胞中之電荷而改變·被引動的感 應放大器放大該位元線的狀態。資料放大器18輸出感應狀 態至I/O埠丨3。因ft,輸出電路和端點是钽含於I/O埠13. 之中5 依據本發明第一實施例,提供一組延遲電路21,其被 用做爲一種時序調整電路,其調整供應至I/O埤丨3之输出 時序信號clko,並且依據輸出資料寬度而產生延遲控制信 號d4和d8 ° 第5圖是展示於第4圖中SDRAM元件的輸出電路以及 與輸出電路相關的電路之圖形•在第5圖中,與第丨圖中所 展示相同的部份給予相同參考數目。展示於第5圖中之組態 與第1圖中所展示的不同之處是,供應至輸出電路20-0-20-n的輸出時序信猇clko是具有延遲數量被延遲電路2 1 調整的一種延遲輸出時序信號clkod。 經濟部中央標準局貝工消費合作社印製 供應至延遲電路21之延遲控制信號d4和d8如第4圖中 所展示被產生。當輸出資料寬度等於位元時,則延遲控 制信號d4和d8都在低位。當輸出資料寬度等於8位元時’ 則延遲控制信號d 4和d 8,分別地在高位和低位•當輸出資 料寬度等於4位元時,則延遲控制信號d4和d8分別地在高 位和低位》當延遲控制信號d 4和d S都在低位時,則Ν Ο R 閘70之輸出信號是在高位。因此’輸入至延遲電路21的輸 出時序信號clko穿經過一組NAND閘71 ’並且進一步地穿 經過一組NAND閘74和一組反相器75 »反相器75之輸出 13 本紙乐尺度適用中國國家標準(CNS ) A4祝格(2_I0X297公釐) 4 34569 A7 B7 五、發明説明(\丨) 信號被當作爲延遲輸出時序信號clkod。當延遲控制信號 和d4是分別地在高位和低位時,NOR閘70之輸出信號 是在低位。因此,被施加至延遲電路21之输出時序信號 clko穿經過由反相器6!和63以及一組電容器62組成之一 組第一延遲電路,並且進一步地穿經過NAND閘74和反相 器75 »因此,當信號d8和d4分別地是髙位和低位時被得到 的延遲輸出時序信號clkod以第一适遲電路之延遲數量而 落後於當信號d8和d4都是低位時所得到的。 經濟部中央標準局員工消费合作社印製 ΓΙΚ------7餐If 一 - / . (請先閱讀背面之注項再填寫本頁) 當延遲控制信號d4和d8是分別地在高位和低位時, NOR閘70之輸出信號是在低位。因此,輸入至延遲電路 21的輸出時序信號cl ko穿經過由反相器64和66以及一組 電容器65組成之一組第二延遲電路|並且進一步地穿經過 由反相器67和69以及一組電容器68組成之一組第三延遲電 路》然後,反相器69之輸出信號穿經過一組NAND閘73, 並且進一步地穿經過NAND閘74和反相器75。如果該第一 和第二延遲電路具有相同延遲數量,則當信號d4和d8是分 別地高位和低位時被得到的延遲輸出時序信號c丨kod以第 三延遲電路之延遲數量落後於當信號d8和d4是分別地在高 位和低位時所得到的。第一、第二和第三延遲電路之延遲 數量可依據輸出資料寬度以及在資料輸出電路中的延遲數 量之變化而被決定。 第6圖是本發明第一實施例的資料輸出之時序圖。當輸 出資料寬度是等於16位元時,延遲控制信號d4和d8被設定 爲低位,而延遲輸出時序信號clkod具有最小的延遲數 14 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐) 434569 A7 B7 五、發明説明(丨> ) 量。但是,當輸出電路20-0-20-11與延遲輸出時序信號 cikod同步地輸出芦料所導致的延遲是最大》因此,輸出 資料D〇Ut如第6圖中所展示被改變=該輸出時序信號clko 是考慮延遲電路21乏延遲而被設定以至於延遲輸出時序信 號c lie od具有所需的時序。 當輸出資料寬度等於8位元時,延遲控制信號d8和d4 分別地被設定爲高位和低位•延遲輸出時序信號elkod具 有一組中間延遲數量。因此,輸出電路20-0-20-n與延遲 輸出時序信號elkod同步地以中間延遲而輸出資料。當第 —延遲電路具有一種適當的延遲數量時,則输出資料Dout 以當延遲控制信號d4和d8都在低位時得到的相同時序而改 變。 當输出資料寬度等於4位元時,則延遲控制信號d4和 d8分別地被設定爲高位和低位"因而,延遲輸出時序信號 elkod具有最大延連數量。但是,當輸出電路20-0·20·η 與延遲輸出時序信號elkod同步地輸出資料所導致的延遲 是最小。因此,當第三延遲電路具有適當的延遲數量時, 則輸出資料Dout以如同於其他的情況之相同方式改變。 經濟部中央標準局男工消費合作杜印製 :------T}*—— (請先閱讀背面之注意事項再填寫本頁) 如上所述,依據本發明之第一實施例,輸出資料以固定 的時序被改變而無視於輸出資料寬度》 第7圖展示延遲電路2 1之一種變化21A,其中與第5圖 中所展示相同之部份給予相同的參考數目。除了上述之第 —到第三延遲電路之外,延遲電路2IA具有由反相器81和 83以及一組電容器82所組成之一組第四組延遲電路。開關 15 本紙浪尺度適用中國國家標準(CNS ) Μ規格(210X297公釐) 434569 A7 £7_ 五、發明説明(θ ) 84-87分別地提供至第一到第四延遲電路。當開關85是關 閉以及開關84、86和87是打開之時,延遲電路21A是等 效於延遲電路21。也就是說,各開關84-β7具有旁通分別 的延遲電路之功能。從具有輸出時序信號clko之輸入端點 至NAND閘72之延遲系統與從輸入端點至NAND閘73之 延遲系統是相同的。因此,單一圖型可被使用以形成延遲 系統•開關84-87可由熔絲、電晶‘體或者相類似者所形 成。 展示於第7圖中之組態可能省略一組的延遲系統或者電 路。在這情況中,開關被電晶體所形成並且依據延遲控制 信號d4和d8而被控制信號所控制。 在本發明第一實施例中,指示輸出資料寬度的模式指令 信號從SDRAM元件外側被輸入,並且接收模式指令信號 之控制電路12產生延遲控制信號d4和d8。 經濟部中央標準局員工消費合作社印製 fcri n^ii n HI H4\IV— . - 一 (諳先聞讀背面之注$項再填寫本頁) 第8圖是在控制電路12中所提供的延遲控制信號產生電 路之一種電路圖。展示於第8圖中之延遲控制信號產生電路 從信號fxo和fx丨而產生延遲控制信號d4和d8 ·該延遲控 制信號產生電路是由一組NOR閘88、反相器89、90、91 和93、以及NAND閘92、94、95和96所組成的》於本發 明第一實施例中,信號fxo和fx丨從SDRAM元件外側被供 應作爲模式指令信號。時序控制信號產生電路操作如表1中 所展示。 表1 . 16 本紙張尺度適用中國國家榇準(CNS ) A4祝格(210X297公釐) 434569
7 7 A B 五、發明説明(\ψ )
X 1 6 X 8 X4 F X 0 L H L H F X 1 L L H H d4 L L H L d 8 L H L L Η :高位準 L :低位準 經濟部中央標準局男工消资合作衽印製 (請先閱讀背面之注意事項再填寫本貫) 輸出資料寬度可在SDRAM元件之操作時利用施加模式 指令信號至第8圖展示的延遲控制信號產生電路而被改變· 一般而言,爲了以高速度處理具有大資料寬度之資料*需 要利用一組寬資料匯流排而連接記憶體元件至一組c P U。 現今,如此之寬資料匯流排具有一組16 -位元(2 -位元組) 資料匯流排寬度或者一組32 -位元(4 -位元組)資料匯流排 寬度》如果64-位元資料是從記憶體讀取或者被寫入其中* 64 -位元資料傅送在記億體和CPU之間,則當資料寬度等 於16位元時爲四次並且當資料寬度等於32位元時爲兩次。 對於具有一種寬資料寬度的資料,寬資料匯流排之使用是 有其優點的。但是,爲了處理具有窄資料寬度之資料,需 要在資料匯流排上面準備具有如上述之窄資料寬度之相同 資料寬度之資料》例如,在有的情況下,僅有部分影像具 有移動並且其餘部份則不具有任何移動》在這情況中,僅 關於具有移動之影像部份之影像資料是利用部份的資料匯 流排而讀取自或者被寫入記憶體。在這情況中|因爲遮罩 17 本紙張尺度適用中國國家樣準(CNS ) Α4規格(210X297公釐) 434569 、 經濟部中央標準局貝工消費合作社印製 Α7 Β7 五、發明説明(ο 功能被應用而不需經由匯流排輸出和傅送不需要的影像資 料。因此,在操作時需要改變輸出資料寬度》 但是,如果使用一種半導體元件,其中一組記億蕊被共 同提供至多數個輸出資料寬度並且僅利用改變內部相互連 接線,例如黏接線或者熔絲·可得到所需的一組輸出資料 寬度|而不需要在操作時改變輸出資料匯流排。本發明第 二實施例就是此種半導體元件。 第9圖是依據本發明第二實施例的SDRAM元件之一種 方塊圖。在第9圖中,展示於先前已說明的圖形中之相同部 份被給予相同參考數目。展示於第9圖中的第二實施例不同 於展示於第4圖中之第一實施例之處是,在第9圖中,第二 實施例具有一組模式記憶髖電路22,其儲存將被使用的输 出資料寬度。在電源導通重置時,控制電路12讀取儲存在 模式記憶體電路22中之輸出資料寬度。換言之,上述之信 號fxo和fx丨從模式記憶體電路22被讀取並且在電源導通重 置時被施加至展示於第8圖中之延遲控制信號產生電路。 第10圖是模式記億體電路22之一種電路圖。信號fxo 是利用由熔絲97和98、p -通道MOS電晶體100和102、 η -通道MOS電晶體99、101和103以及一組反相器104所 組成之一組電路所產生的。相似地,信號fx 1是利用由熔絲 105和106 ' p.通道MOS電晶體108和110、n-通道M0S 電晶體107、109和111、以及一組反相器112組成的一組 電路所產生。符號Vii指示一種電源供應電壓’並且V之指 示接地電位。熔絲97、98 ’ 105和106依據所需的輸出資 18 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ;L--------I (請先聞讀背面之注項再填寫本頁) 士 J. 43456 9 A7 B7 五、發明説明(A ) 料寬度被選擇地切斷。表2展示在熔絲以及信號fx〇和 之間的關係。 表2 . 97 10 5 切斷 ’切斷 切斷 切斷 9 8 - 切斷 切斷 10 6 切斷 _ 切斷 FxO L L Η ? F X 1 L L Η ? •:未切斷 如先前已說明的*當輸出資料寬度等於4位元時,信號 fx 〇和fx 1分別地被設定爲低位和髙位。因此’熔絲9 7和 106被切斷。當輸出資料寬度等於8位元時,信號fxo和 fxl是分別地在高位和低位。因此*熔絲98和105被切斷· 當輸出資料寬度等於16位元時,信號fx〇和fxl都是低位。 因此,沒有熔絲被切斷或者僅有熔絲98和106被切斷。 經濟部中央標準局員工消费合作社印製
---L------! ' - /'. (請先聞讀背面之注意事項再填寫本頁J 黏接接線可被使用以取代熔絲。該黏接接線沒有提供於 其中熔絲應該被切斷之部份· 第11圖是I/O埠13之輸出系統的結構方塊圖,該處 SDRAM元件具有16個記憶塊,或者記憶庫(n=16)。如第 11圖中所展示,該I/O埠13包含資料匯流排解碼器 19 本紙張尺度適用中國國家標'準(CNS ) A4祝格(210X297公釐) 434569 A7 __B7 五、發明説明(d ) (DBDEC) 2 1 0 - 2 2 5 、共同資料匯流排開關 (CDBSW) 2 3 0 - 2 4 5、鎖定電路LAT、輸出電晶體部份 〇UT_Tr以及輸出端點53-0-53-15 *該鎖定電路LAT和 輸出電晶體部份CUT_Tr形成上述之輸出電路2 0 -0-20· 15。該I/O埠13經由一組資料鎖定電路113而連接到未展 示於第11圖中之16個記憶塊8-0-8-15 · 共同資料匯流排開關(CDBSW4_)230連接到分別地從 16個記憶塊中之四組記憶塊延伸之四組組對之資料線。該 共同資料匯流排開關231連接到分別地從16個記憶塊中之 四組記憶塊延伸的四組組對之資料線,其與連接到開關230 之四組記憶塊是不同的。共同資料匯流排開關232連接到分 別地從丨6個記憶塊之四組記憶塊延伸的四組組對之資料 線,其與連接到開關230和231之記憶塊是不同的》共同資 料匯流排開關2 3 3連接到分別地從1 6個記憶塊中之其餘四 組記憶塊延伸的四組組對之資料線。共同資料匯流排開關 230,233在資料匯流排解碼器210-213控制之下於資料線 組對上面進行切換操作。 經濟部中央標準局負工消費合作社印製 ·; -- (請先閱讀背面之注意事項再填寫本頁} 相似地,共同資料匯流排開關(CDBSW8)234-237連 接到資料線之分別的兩組組對,並且被資料匯流排解碼器 2 1 4 - 2 1 7分別地控制。該共同資料匯流排開關 (CDBSW16)238-245連接到資料線之分別的組對,並且 被資料匯流排解碼器218-225所控制。 資料匯流排解碼器210-225具有延遲控制信號d4和 d8 »進一步地,該等資料匯流排解碼器210-213被供應來 20 本紙乐尺度適用中國國家榇準(CNS ) A4現格(210X297公釐) 434569 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(β) 自行解碼器14之預定被解碼行位址信號dca08z和 dca〇9Z »各資料匯流排解碼器210.213依據被解碼行位 址信號dcaOSz和dca09z而解碼延遲控制信號d4和cU, 並且輸出包含四組位元之開關控制信號至分別的共同資料 匯流排開關CDBSW4 » 當輸出資料寃度被設定爲等於4位元時,延遲控制信號 d4和d8分別地在高位和低位。在這儈況中,被解碼器210 所輸出之開關控制信號指示開關230從分別地延伸自四組記 憶塊並且與輸出端點得到的輸出資料DQ0、DQ1、DQ2和 DQ3相關的四組組對資料線中選擇其中之一組對資料線。 當輸出資料寬度被設定爲等於8位元時,延遲控制信號d4和 d 8分別地是低位和高位。在這情況中,被解碼器2 I 0輸出 之開關控制信號指示開關230從分別地延伸自與輸出資料 DQ2和DQ3相關的兩組記憶塊之兩組組對資料線中去選擇 其中一組。當輸出資料寬度被設定爲等於16位元時,則延 遲控制信號d4和d8都在低位上。在這情況中,被解碼器 210所輸出之開關控制信號指示開關230選擇從與輸出資料 DQ2相關的記憶塊所延伸的資料線組對。 解碼器211-213以及相關的開關231-233以上述相同 之方式操作· 各解碼器214-217依據被解碼行位址信號dca08z將延 遲控制信號d 4和d 8予以解碼,並且控制分別的開關 CDBSW8。當輸出資料寬度被設定爲等於3位元時,則解 碼器214之開關控制信號指示開關234從與DQ0和DQ]相 21 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) (請先閲讀背面之注$項再填寫本頁) :裝· 434569 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(q) 關的兩組記憶塊所延伸的資料線之兩組組對中選擇其中之 一組,當輸出資料寬度被設定爲等於16位元時,則解碼器 214之開關控制信號指示開關234選擇從與DQO相關的記 憶塊所延伸的資料線之組對*當輸出資料寬度被翠定爲等 於4位元時,則遮罩控制信號dm防止資料被輸出至所對應 的輸出端點》其他的解碼器215-217以及相關的開關235-237以上述之相同方式操作。 僅當輸出資料寬度等於16位元時’則解碼器 (DBDEC16)218-255以及該相關的共同資料匯流排開關 (CDBSW16)238-245被使用*各解碼器218-255指示 分別的開關讓對應的資料線組對穿經過。當輸出資料寬度 等於8位元或者4位元時,則遮罩控制信號dm防止資料輸出 至對應的輸出端點。 來自開閼230-245的互補資料信號被鎖定電路LAT所 鎖定》如第5圖中所展示,各鎖定電路LAT是由反相器41-43、傳送閘44和45、反相器46和47以及反相器48和49 構成的兩組正反器、以及NAND閘52所組成。接著,鎖定 的互補資料信號被施加至由電晶體51和52所組成的輸出電 晶體電路OUT_Tr。 第丨2圖是資料匯流排解碼器210之一種電路圖。如第 12圖中所展示,其他的資料匯流排解碼器211、212和 213各具有相同組態。如第12圖中所展示,資料匯流排解 碼器210是由反相器(NOT電路)310-313、NOR電路 314-316,NAND電路317-322以及一組邏輯電路323所 22 本紙張尺度適用t國國家標準(CNS > Α4規格(210X297公釐) ----Γ!----— Ϊ (請先閱讀背面之注意事項再填寫本頁} '、1Tj 434569 A7 B7 五、發明説明(>0 ) 組成。邏輯電路323決定該輸出資料寬度是否被設定爲等於 16位元"延遲控制信號d4被施加至输入端點302和304。 延遲控制信號dS被雎加至輸入端點303 ·被解碼的行位址 信號dca08z被施加至一組輸入端點301,並且被解碼的行 位址信號dca09z則被施加至一組输入端點300。包含四位 元 cdd4jxr ' cdd4kx、cdd41x 和 cdd4mx 之開關控制信 號經由输出端點3 0 5 - 3 0 8而輸出》 ’ 當輸出資料寬度被設定爲等於4位元時,解碼器2 10之 操作如第13圖中所展示。如第13圖中所展示,低位準信號 是經由輸出端點305而輸出。並且高位準信號是經由輸出端 點306、307和308而輸出。一般而言,依據信號dca08z 和dca09z之位準組合*输出端點305-308中僅有一個端 點成爲高位· 經濟部中央標準局負工消费合作社印製 :---L-------- (請先閱讀背面之注意事項再填寫本頁) 當輸出資料寬度被設定爲等於8位元時,解碼器2 10之 操作如第14圖中所展示。第14圖所展示之情況中,當延遲 控制信號d4和d8分別地是低位和高位時,則信號dca09z 和“&082都是低位•因此,低位準信號經由輸出端點307 而输出,以及高位準信號經由輸出端點305、306和308而 輸出•如果信號d c a 0 8 z是高位,則低位準信號經由輸出..端 點308輸出,並且高位_信號經由输出端點305、306和 307輸出》當輸出資料寬度被設定爲等於8位元時,高位準 信號永遠經由输出端點305和306而輸出,並且低位準信號 是依據信號dca08z之位準經由輸出端點307或者308而輸 出。 23 本紙張尺度適用中國國家標準(CNS ) A4祝格(210X 297公釐) 經濟部中央標隼局貝工消費合作社印製 434569 A7 ___B7 五、發明説明(>i ) 當輸出資料寬度被設定爲等於16位元時•則解碼器 2 1 0之操作如第1\5圖中所展示•如於第15圖中所展示之情 況中,延遲控制信號d4和d8都是低位,並且被解碼行位址 信號dcaOSz和dca09z都是低位。因此,低位準信號是經 由輸出端點307而输出,並且髙位準信號是經由输出端點 305、306和306而輪出。當輸出資料寬度被設定爲等於 16位元時,髙位準信號是永遠經由輪出端點305、306和 308而輸出,並且低位準信號是經由輪出端點307而输出。 經由所有的輸出端點305-308而輸出低位準信號是可能 的。 其他的資料匯流排解碼器214-225是以相似於解碼器 210_213之方式而被組態。 第16圖是展示在信號dca08z和dca09z的位準以及低 位準信號被輸出之輸出端點之間的關係。 第17圖是共同資料匯流排開關230之電路圖。如第17 圖中所展示,共同資料匯流排開關230是由反相器(NOT電 路)334-343以及傳送閘350-353所組成》該注意的是, 爲簡便起見,第17圖展示資料線四組組對之一組*分別地 連接反相器334-337的輸入端點330-333連接到展示於第 11圖中之資料鎖定電路113。該等開關控制信號之四位元 cdd4jx ' cdd4kx、cdd41x 和 cdd4mx,如第 17 圖中戶斤 展示,是經由端點305、306、307和308而分別地被施加 至傳送閘350、351、352以及353 «如先前之說明*依據 輸出資料寬度信號* cdd4jx、cdd4kx,cdd4 1x和 24 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) •裝· *?τ 經濟部中央標準局員工消費合作社印製 434569 A7 _____B7 五、發明説明(>>) cdd4mx中僅有一組信號是低位。被傳送閘350-353之一 組所選擇之輸出資料是被由反相器342和343所組成的正反 器所鎖定,並且是經由一組輸出端點354而输出•輸出端點 3 5 4連接到,例如,展示於第5圖中之反相器4 I » 當記憶塊應該被遮罩時|最好是輸出端點53-0-53-n 被設定爲一種高阻抗狀態。 第18圚是展示具有高阻抗控制電路且用以設定輸出端 點至高阻抗狀態的SDRAM元件之圖形•該控制電路是提 供於各输出電路2 0 -0 - 2 0 ·η中並且是由一組NOR閘361、 一組反相器362以及一組NAND閘363所組成。一組高阻 抗控制信號Hi-Z被施加至NOR閘361,並且經由反相器 362而被施加至WAND閘363 »當高-阻抗控制信號Hi-Z 是高位時,則高-位準信號被;施加至電晶體50之閘極,並且 低位準信號被施加至電晶體51之閘極。因此,電晶體50和 51都是截止•因此|输出端點53-0被設定爲高阻抗。該高 阻抗控制信號可以是如同遮罩控制信號d m之相同信號》 在延遲電路21中所提供的延遲電路是不受限制於至已 明確地說明過之組態。例如•展示於* 5圖中的電容器6 2、 65及/或68可以被省略。如第19圖中所展示,在反相器61 和63之間也有可能增加一組電阻器364。.像這樣的電阻器 可以被提供在反相器64和66之間以及在反相器67和69之 間。 本發明不受限制於已明確地掲示之實施例,並且其可有 變化和修改而不脫離本發明之範晡·。 25 本紙張尺度適用中國國家標準(CNS ) Μ祝格(210X297公釐) 111·—.----J 裝! (請先閱讀背面之注項再填寫本頁) 釘 經濟部中央標準局員工消費合作社印製 434569 A7 B7 五 '發明説明(>?) 本說明是依據1998年4月24日建檔案和1998年7月17 曰建檔案之日本優先權序號10-115508和10-203495 ’ 其整個內容被包含於此作爲參考。 本紙浪尺度適用中國國家標準(CNS > A4祝格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
434 56 9 A7 B7 五、發明説明( 元件標號對照表 1 ......記憶胞陣列 2 ......字組線驅動器 3……列解碼器 8......記憶塊 11 ......位址埠 12 ......控制電路 13 ......輸入/輸出埠 . 14......行解碼器 15……字組線 17......感應放大器 18……資料放大器 2 0……資料輸出電路 2 1,2 1 A......延遲電路 2 2......模式記憶體電路 41,42,43,46,47,48,49 ......反相器 4 4,4 5 ......傳送閘 5 0,51 ......輸出電晶體 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 5 2 ··…N A N D 蘭 53 ......輸出端點 61,63,64,66,67,69,75,81,83 ......反相器 89,90,91,93,104,1 12 ......反相器 62,65,68,82......電容器 27 本紙張尺度適用中國國家標準(CNS ) A4祝格(210X297公釐) 4 3 4-569 A7 B7 五、發明説明(〆) 7 0,8 8 ......NOR 閘 71,72 ,73,74,92, 94,95, 96 ......NAND 閘 8 4 - 8 7 ......開關 97,98,105,106 ......熔絲 1 0 0 , 1 0 2 ......p-通道MOS電晶體 99, 101, 103, 107 ,109, 111..· η -通道 MOS 電晶體 2 1 0 - 2 2 5 ......資料匯流排解碼器’ 2 3 0 - 2 4 5 ......共同資料匯流排開關 300-308,330-333 ......輸入端點 305-308,354 ......輸出端點 3 10-313 ......反相器 3 14-316...... NOR 電路 3 1 7 - 3 2 2 ......N A N D 電路 3 3 4 - 3 4 3 ......反相器 3 50,351,352,353 ......傳送閘 3 6 1 ......NOR 鬧 3 6 2 ......反相器 3 6 3 ......N AN D 閘 3 6 4 ......電阻器 (請先閱讀背面之注意事項再填寫本頁) :裝 钉 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家榡準( CNS ) A4祝格(2丨0X297公釐)

Claims (1)

  1. 434569 A8 B8 C8 D8 六、申請專利範圍 1 . 一種半導體積體電路,其包含: 依據一組時序信號平行地操作並且具有被引動狀態和不 引動狀態之多數個電路: 依據一組操作模式設定各該等多數個電路爲引動狀態或 者不引動狀態之一組控制電路;以及 依據一些被引動狀態中之電路而調整時序信號之一組時 序調整電路。 2. 如申請專利範圍第1項之半導體積體電路,其中該 控制電路依據一組模式指令信號決定該操作模式· 3. 如申請專利範圍第1項之半導體積體電路,進一步 地包含儲存該操作模式之一組操作模式記憶體電路,其中 該控制電路從該操作模式記憶體元件讀取該操作模式。 4. 如申請專利範圍第1項之半導體積體電路,其中該 等多數個電路是資料輸出電路。 5. 如申請專利範圍第1項之半導體積體電路,其中該 半導體元件輸入並且輸出具有可變化資料寬度的資料: 該控制電路決定在該等多數個電路中應該被設定爲被引 動狀態之電路;並且 經濟部中央標率局負工消費合作社印製 (請先Μ讀背面之注$項再填寫本頁) 該時序調整電路依據將被設定爲被引動狀態之電路數目 將該時序信號延遲一延遲置。 6. 如申請專利範圍第1項之半導體稹體電路,其中該 時序調整電路調整該時序信號以至於資料可依固定時序從 該等多數個電路被輸出而無視於在被引動狀態中之電路數 目。 29 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 經濟部中央標準局負工消費合作社印裝 434569 A8 BS C8 D8 六、申請專利範圍 7. 如申請專利範圍第1項之半導體積體電路,其中該 時序調整電路包含具有不同的延遲數量之多數個延遲電 路; 該時序信號是經由該等多數個延遲電路之一且依據在被 引動狀態中之電路數目而被延遲。 8. 如申請專利範園第1項之半導體積體電路,其中各 該等多數個電路包含設定一輸出端點以輸出資料至不引動 狀態中之高-阻抗狀態之一組高狙抗控制電路。 9 .—種半導體記憶體,其包含: 包含記憶胞陣列之多數個記憶塊; 具有分別地對應至該等多數個記憶塊之輸出電路的一組 I/O部份,該輸出電路依據一組時序信號平行地從該等多數 個記憶塊輸出資料: 依據一組操作模式設定各該等输出電路至一種引動狀態 或者一種不引動狀態之一組控制電路;以及 依據一些被引動狀態中記億塊而調整時序信號之一組時 ·' 序調整電路。 10.如申請專利範圍第9項之半導體記憶體,其中該時 序調整電路控制該時序信號以至於資料可依固定時序從該 輸出電路被輸出而無視於在被引動狀態中之記億塊數目》 J. 1.如申請專利範園第9項之半導體記億體,其中該半 導體記億體元件是一種同步動態隨機存取記憶體元件。 12.如申請專利範圍第9項之半導體記憶體,其中在被 引動狀態中之該記億塊數目對應至從該半導體記憶體元件 30 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公嫠} (請先聞讀背面之注意事項再填寫本頁)
    1. 16 修正年"補充 4345以9 B8 C8 D8 六、申請專利範圍 輸出之資料的資料寬度。 H ϋ a— n I * n 1 (請先閱讀背面之注意事項再填寫本頁) 13. —種半導體記億體,其中讀取資料之一種位元配 置可被選擇*該半導體記億體包含: —組記億胞陣列; 反應於一組控制信號且依據一種被選擇位元配置而從讀 取自該記憶胞陣列之資料選擇資料之一組資料選擇電路; 以及 一組時序控制部份,其依據被選擇的位元配置而調整該 控制信號被施加至該資料選擇電路之時序· 1 4 .如申請專利範圔第1 3項之半導體記億體,其中該 控制信號是該記億胞陣列之一組位址信號*並且該時序控 制部份,依據該被選擇的位元配置,控制該位址信號被輸 出之輸出時序。 15. 如申請專利範圍第13項之半導體記億體,其中: -線· 該控制信號是一組時脈信號; 該資料選擇電路包含反應於該時脈信號而鎖定該等資料 之鎖定電路;並且 ' 該時序控制部份,依據該被選擇的位元配置’控制該時 脈信號被輸出之輸出時序。 經濟部智慧財產局員工消費合作社印製 16, 如申請專利範圍第13項之半導體記;^體,其中: 該時序控制部份包含一組延遲單元’其依據該被選擇的 位元配置而延遲該控制信號。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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