KR101449932B1 - 레이아웃 면적을 저감하는 플래시 메모리 장치 - Google Patents

레이아웃 면적을 저감하는 플래시 메모리 장치 Download PDF

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Abstract

레이아웃 면적을 저감하는 플래시 메모리 장치가 게시된다. 본 발명의 일실시예에 따른 플래시 메모리 장치에서는, 하나의 공통 액티브 영역에, 복수개의 비트라인쌍에 대응하는 복수개의 파워 연결부들의 이븐 파워 트랜지스터들 및 오드 파워 트랜지스터들과, 복수개의 선택 연결부의 이븐 선택 트랜지스터들 및 오드 파워 트랜지스터들이 배치된다. 본 발명의 플래시 메모리 장치에 의하면, 액티브 영역을 구별하기 위한 분리 산화막/이를 위한 레이아웃 영역의 수가 감소되므로, 수직 방향의 레이아웃 길이가 저감되어, 궁극적으로 전체적인 소요 레이아웃 면적이 현저히 감소된다.

Description

레이아웃 면적을 저감하는 플래시 메모리 장치{FLASH MEMORY DEVICE REDUCING LAYOUT AREA}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 레이아웃 면적(layout area)를 저감하는 플래시 메모리 장치(flash memory device)에 관한 것이다.
모바일(Mobile) 시스템 및 여러 가지 응용 시스템의 개발에 따라 불휘발성 메모리인 플래시(flash) 메모리 장치의 요구가 증가되고 있다. 플래시 메모리 장치는, 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 디바이스이다.
플래시 메모리 장치는 각자의 비트라인쌍들을 통하여 메모리 어레이로부터 인출되는 데이터를 각자의 공통 비트라인을 통하여 페이지 버퍼블락으로 제공하는 데이터 전달 블락을 포함한다. 상기 데이터 전달 블락에는, 각자의 비트라인쌍들을 파워전압에 연결하도록 제어되는 파워 연결부들과, 각자의 비트라인쌍을 선택적으로 각자의 공통 비트라인에 연결하도록 제어되는 선택 연결부들이 포함된다.
한편, 근래 들어, 플래시 메모리 장치를 포함한 반도체 메모리 장치의 집적도가 증가됨에 따라, 더블 패터닝 기술(DPT, Double Patterning Technology)을 적용하여, 패턴의 사이즈(피치, pitch) 및 간격(space)을 축소하고 있다.
상기와 같은 DPT에 기반하여 플래시 메모리 장치에서는, 비트라인쌍들의 배선은 메모리 어레이로부터 페이지 버퍼의 앞단의 파워 연결부 및 선택 연결부까지 동일한 피치로 확장된다. 이러한 경우, 상기 플래시 메모리 장치의 데이터 전달 블락의 레이아웃 시에, 수평방향의 폭은 제한되며, 수직 방향의 레이아웃 길이가 증가하게 된다.
본 발명의 목적은 플래시 메모리 장치의 데이터 전달 블락의 레이아웃에 있어서, 수직 방향의 레이아웃 길이를 저감하여, 궁극적으로 레이아웃 면적을 저감하는 플래시 메모리 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 상하 방향으로 확장되는 복수개의 비트라인쌍들을 통하여 메모리 어레이로부터 인출되는 데이터를 대응하는 복수개의 공통 비트라인들을 통하여 페이지 버퍼블락으로 제공하는 데이터 전달 블락을 포함하는 플래시 메모리 장치로서, 상기 복수개의 비트라인쌍들 각각은 제1 도전층으로 배선되며, 자신의 이븐 비트라인과 자신의 오드 비트라인으로 구성되는 상기 플래시 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 플래시 메모리 장치의 상기 데이터 전달 블락은 상기 복수개의 비트라인쌍들에 대응하는 복수개의 파워 연결부들로서, 상기 복수개의 파워 연결부들 각각은 자신에 대응하는 상기 이븐 비트라인을 파워전압에 연결하도록 제어되는 이븐 파워 트랜지스터와, 자신에 대응하는 상기 오드 비트라인을 상기 파워전압에 연결하도록 제어되는 오드 파워 트랜지스터를 포함하는 상기 복수개의 파워 연결부들; 및 상기 복수개의 비트라인쌍들에 대응하는 복수개의 선택 연결부들로서, 상기 복수개의 선택 연결부들 각각은 자신에 대응하는 상기 이븐 비트라인을 상기 각자의 공통 비트라인에 연결하도록 제어되는 이븐 선택 트랜지스터와, 자신에 대응하는 상기 오드 비트라인을 상기 각자의 공통 비트라인에 연결하도록 제어되는 오드 선택 트랜지스터를 포함하는 상기 복수개의 선택 연결부들을 구비한다. 이때, 상기 복수개의 비트라인쌍들 중 적어도 2개의 비트라인쌍들에 대응하는 적어도 2개의 상기 파워 연결부들의 상기 이븐 파워 트랜지스터들과 상기 오드 파워 트랜지스터들 및 적어도 2개의 상기 선택 연결부들의 상기 이븐 선택 트랜지스터들과 상기 오드 선택 트랜지스터들이 분리 산화막의 형성이 배제되는 하나의 공통 액티브 영역에 형성된다.
본 발명의 플래시 메모리 장치에서는, 하나의 공통 액티브 영역에 복수개의 비트라인쌍에 대응하는 복수개의 파워 연결부들과 복수개의 선택 연결부들이 함께 배치된다. 그 결과, 본 발명의 플래시 메모리 장치에 의하면, 수직 방향의 레이아웃 길이가 저감되어, 궁극적으로 전체적인 소요 레이아웃 면적이 현저히 감소된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.
(실시예)
도 1은 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면으로서, 플래시 메모리 장치의 전체가 아닌 본 발명의 기술적 사상과 관련되는 일부가 도시된다.
도 1에서, 점선의 폐곡선들은 구성요소들의 그룹을 지칭하기 위한 지시선들이며, 빗금은 구성요소가 데이터 및 신호, 또는 이를 위한 배선에 연관되는 구성요소를 나타낸다. 그리고, 굵은 이점쇄선은 폐곡선은 이들 구성요소의 구현을 위하여, 소요되는 레이아웃 면적을 개념적으로 나타낸다.
도 1을 참조하면, 본 발명의 플래시 메모리 장치는 데이터 전달 블락(BKDATR)을 포함한다. 이때, 상기 데이터 전달 블락(BKDATR)은 제1 내지 제n(여기서, n은 2 이상의 자연수) 비트라인쌍(BL<1>e/BL<1>o, BL<2>e/BL<2>o, BL<3>e/BL<3>o,…, BL<n>e/BL<n>o)을 통하여, 메모리 어레이(MARR)로부터 인출되는 데이터를 대응하는 제1 내지 제n 공통 비트라인(CBL<1>, CBL<2>, CBL<3>,…, CBL<n>)을 페이지 버퍼 블락(BKPB)으로 제공한다.
이때, 상기 복수개의 비트라인쌍들 (BL<1>e/BL<1>o, BL<2>e/BL<2>o, BL<3>e/BL<3>o,…, BL<n>e/BL<n>o) 각각은 제1 도전층으로 배선되며, 자신의 이븐 비트라인과 자신의 오드 비트라인으로 구성된다.
본 실시예에서, 상기 제1 내지 제n 비트라인쌍들(BL<1>e/BL<1>o, BL<2>e/BL<2>o, BL<3>e/BL<3>o,…, BL<n>e/BL<n>o)은 더블 패터닝 기술(Double Patterning Technology, DPT)에 기반하여 제1 메탈층(도면에서는 '가는 실선'으로 도시)으로 형성된다.
한편, 상기 더블 패터닝 기술(DPT, Double Patterning Technology)을 적용하는 경우, 상기 비트라인쌍(BLe/BLo)들의 패턴의 사이즈(피치, pitch) 및 간격(space)을 축소할 수 있다. 그리고, DPT에 기반하여 배선되는 비트라인쌍들(BL<1>e/BL<1>o, BL<2>e/BL<2>o, BL<3>e/BL<3>o,…, BL<n>e/BL<n>o)은 메모리 어레이로(MARR)부터 페이지 버퍼(BKPB)의 앞단의 파워 연결부(PFCN) 및 선택 연결부(PSEL)까지 동일한 피치로 확장된다.
이러한, 더블 패너닝 기술은 당업자라면 용이하게 실시할 수 있으므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
그리고, 본 명세서에서, < > 안의 숫자는 각자를 구별하기 위한 일련번호이다. 이러한 일련번호의 구별이 요구되지 않는 경우에는, < > 및 그 안의 숫자가 생략되어 기재될 수도 있음에 유의한다.
상기 데이터 전달 블락(BKDATR)은 구체적으로 제1 내지 제n 파워 연결부(PFCN<1> 내지 PFCN<n>)들 및 제1 내지 제n 선택 연결부(PSEL<1> 내지 PSEL<n>)들을 구비한다. 다시 기술하자면, 상기 데이터 전달 블락(BKDATR)은 상기 복수개의 비트라인쌍들(BL<1>e/BL<1>o, BL<2>e/BL<2>o, BL<3>e/BL<3>o,…, BL<n>e/BL<n>o)에 대응하는 복수개의 파워 연결부(PFCN)들 및 상기 복수개의 비트라인쌍들(BL<1>e/BL<1>o, BL<2>e/BL<2>o, BL<3>e/BL<3>o,…, BL<n>e/BL<n>o)에 대응하는 복수개의 선택 연결부(PSEL)들을 구비한다. 즉, 하나의 비트라인쌍(BLe/BLo)에 대하여, 하나의 파워 연결부(PFCN) 및 하나의 선택 연결부(PSEL)가 대응되어 배치된다.
도 2는 도 1의 플래시 메모리 장치에서, 임의의 하나의 비트라인쌍(BLe/BLo)에 대응하는 파워 연결부(PFCN) 및 선택 연결부(PSEL)의 등가회로를 나타내는 도면이다.
도 2를 참조하면, 상기 파워 연결부(PFCN)들 각각은 자신의 이븐 파워 트랜지스터(TRPe) 및 자신의 오드 파워 트랜지스터(TRPo)를 포함하며, 상기 선택 연결부(PSEL)들 각각은 자신의 이븐 선택 트랜지스터(TRSe) 및 자신의 오드 선택 트랜지스터(TRSo)를 포함한다.
이때, 상기 이븐 파워 트랜지스터(TRPe)는 이븐 디스차아지 신호(DISCHe)에 응답하여, 자신에 대응하는 이븐 비트라인(BLe)을 파워 전압(PWR)에 연결하도록 제어된다. 그리고, 상기 오드 파워 트랜지스터(TRPo)는 오드 디스차아지 신호(DISCHo)에 응답하여, 자신에 대응하는 오드 비트라인(BLo)을 파워 전압(PWR)에 연결하도록 제어된다.
또한, 상기 이븐 선택 트랜지스터(TRSe)는 이븐 선택 신호(BSLe)에 응답하여, 자신에 대응하는 이븐 비트라인(BLe)을 대응하는 공통 비트라인(CBL)에 연결하도록 제어된다. 그리고, 상기 오드 선택 트랜지스터(TRSo)는 오드 선택 신호(BSLo)에 응답하여, 자신에 대응하는 오드 비트라인(BLo)을 대응하는 상기 공통 비트라인(CBL)에 연결하도록 제어된다.
다시 도 1을 참조하면, 본 발명의 플래시 메모리 장치에서는, 공통 액티브 영역(ARCAT)이 마련된다. 이때, 상기 공통 액티브 영역(ARCAT)는 하나의 폐곡선으로 특정되는 영역으로서, 이웃하는 액티브 영역을 분리를 위한 절연막(예, 분리 산화막)의 형성이 배제되는 영역이다. 이와 같은 공통 액티브 영역(ARCAT)의 형성은 당업자에게는 자명하므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
하나의 상기 공통 액티브 영역(ARCAT)에는, 적어도 2개의 비트라인쌍(BLe/BLo)에 대응하는 적어도 2개의 상기 파워 연결부(PFCN)들의 상기 이븐 파워 트랜지스터(TRPe)들 및 상기 오드 파워 트랜지스터(TRPo)들과, 적어도 2개의 상기 선택 연결부(PSEL)의 상기 이븐 선택 트랜지스터(TRSe)들 및 상기 오드 파워 트랜지스터(TRSo)들이 배치된다.
본 실시예에서는, 공통 액티브 영역(ARCAT)에, 제3 내지 제n 비트라인쌍(BL<3>e/BL<3>o 내지 BL<n>e/BL<n>o)에 대응하는 상기 제3 내지 제n 파워 연결부(PFCN<3> 내지 PFCN<n>)의 상기 이븐 파워 트랜지스터(TRPe)들 및 상기 오드 파워 트랜지스터(TRPo)들과, 상기 제3 내지 제n 선택 연결부(PSEL<3> 내지 PSEL<n>)의 상기 이븐 선택 트랜지스터(TRSe)들 및 상기 오드 파워 트랜지스터(TRSo)들이 배치된다.
이에 따라, 본 발명의 플래시 메모리 장치에서는, 액티브 분리막의 수가 현저히 감소되며, 그 결과, 수직 방향의 레이아웃 길이가 저감되어, 궁극적으로 전체적인 소요 레이아웃 면적이 현저히 감소된다.
도 3a는 도 1의 공통 액티브 영역(ARCAT)의 일부를 확대하여 나타내는 도면이다. 도 3a에는, 비트라인쌍(BL<4>e/BL<4>o)에 대응하는 상기 파워 연결부(PFCN<4>)와 상기 선택 연결부(PSEL<4>)를 중심으로 도시되며, 비트라인쌍(BL<3>e/BL<3>o)에 대응하는 상기 파워 연결부(PFCN<3>)의 일부가 도시된다.
도 3a를 참조하면, 상기 공통 액티브 영역(ARCAT)에는, 각 비트라인쌍(BLe/BLo)에 대응하는 상기 오드 디스차아지 신호(DISCHo), 상기 오드 선택 신호(BSLo), 상기 이븐 선택 신호(BSLe), 상기 이븐 디스차아지 신호(DISCHe)가 상하의 순서로 그리고, 좌우 방향으로 확장되어 배선된다. 이때, 상기 오드 디스차아지 신호(DISCHo), 상기 오드 선택 신호(BSLo), 상기 이븐 선택 신호(BSLe), 상기 이븐 디스차아지 신호(DISCHe)의 배선은 제1 도전층(예를 들면, 제2 메탈층)(도면에서는, 가는 이점쇄선으로 도시)으로 형성되는 것이 바람직하다.
또한, 상기 공통 액티브 영역(ARCAT)에는, 각 비트라인쌍(BLe/BLo)에 대응하는 상기 파워 전압(PWR), 상기 오드 비트 라인(BLo), 상기 공통 비트라인(CBL), 상기 이븐 비트 라인(BLe)이 상기 제1 도전층의 배선과 엇갈려 상하의 순서로, 그리고, 좌우 방향으로 확장되어 배선된다. 이때, 좌우 방향으로 확장되는 상기 파워 전압(PWR), 상기 오드 비트 라인(BLo), 상기 공통 비트라인(CBL), 상기 이븐 비트 라인(BLe)의 배선은 제2 도전층(예를 들면, 게이트 폴리층)(도면에서는, 가는 일점쇄선으로 도시)으로 형성되는 것이 바람직하다.
상기 공통 액티브 영역(ARCAT)에서 상기와 같이 각 신호가 배선됨에 따라, 상기 공통 액티브 영역(ARCAT)에서의 상기 파워전압(PWR)의 배선은 서로 상이한 비트라인쌍(BLe/BLo)의 오드 디스차아지 신호(DISCHo)와 이븐 디스차아지 신호(DISCHe)의 배선 사이에 형성된다.
본 실시예에서는, 상기 파워전압(PWR)의 배선은 상기 비트라인쌍(BL<4>e/BL<4>o)에 대응하는 상기 파워 연결부(PFCN<4>)의 상기 이븐 파워 트랜지스터(TRPe)를 게이팅하는 이븐 디스차아지 신호(DISCHe)의 배선과, 상기 비트라인쌍(BL<3>e/BL<3>o)에 대응하는 상기 파워 연결부(PFCN<3>)의 상기 오드 파워 트랜지스터(TRPo)를 게이팅하는 오드 디스차아지 신호(DISCHo)의 배선 사이에 형성된다.(도 3a의 'A' 참조)
그리고, 상기 공통 액티브 영역(ARCAT)에서의 비트라인쌍(BLe/BLo) 각각의 이븐 선택 신호(BSLe)와 오드 선택 신호(BSLo)의 배선은 비트라인쌍(BLe/BLo) 각각의 이븐 디스차아지 신호(DISCHe)의 배선과 오드 디스차이지 신호(DISCHo)의 배선 사이에 형성된다.(도 3a의 'B' 참조)
한편, 도 3a에서, 상기 좌우 방향으로 확장되고, 제2 도전층으로 형성되는 상기 비트라인쌍(BLe/BLo)은 제1 도전층으로 형성되며 상하 방향으로 확장되는 상기 비트라인쌍(BLe/BLo)과 콘택을 통하여 각각 연결된다.
또한, 자신에 포함되는 상기 이븐 선택 트랜지스터(TRSe)와 상기 오드 선택 트랜지스터(TRSo)가 상기 공통 액티브 영역(ARCAT)에 형성되는 상기 선택 연결부(PSEL)들에 대응하는 상기 공통 비트라인(CBL)들 각각은 일부분에서는 좌우 방향으로 확장되고, 나머지 일부분에서는 상하 방향으로 확장되어 배선된다.
이와 같은 구조를 가지는 상기 비트라인쌍(BLe/BLo) 및 상기 공통 비트라인(CBL)에 의하여, 상기 이븐 파워 트랜지스터(TRPe)들 및 상기 오드 파워 트랜지스터(TRPo)들과, 상기 이븐 선택 트랜지스터(TRSe)들 및 상기 오드 선택 트랜지스터(TRSo)들이 서로 근접하여 배치될 수 있다. 그 결과, 소요되는 레이아웃 면적은 더욱 감소된다.
다시 도 1을 참조하면, 본 발명의 플래시 메모리 장치는 적어도 하나의 파워 액티브 영역(ARPAT) 및 적어도 하나의 선택 액티브 영역(ARSAT)을 더 구비한다.
이때, 상기 파워 액티브 영역(ARPAT) 및 상기 선택 액티브 영역(ARSAT)은, 상기 공통 액티브 영역(ARCAT)과 마찬가지로, 하나의 폐곡선으로 특정되는 영역으로서, 이웃하는 액티브 영역을 분리를 위한 절연막이 배제되는 영역이다. 그리고, 상기 파워 액티브 영역(ARPAT) 및 상기 선택 액티브 영역(ARSAT)은 상기 공통 액티브 영역(ARCAT)에서 배제된다. 이와 같은 상기 파워 액티브 영역(ARPAT) 및 상기 선택 액티브 영역(ARSAT)의 형성은 당업자에게는 자명하므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
도 3b는 도 1의 파워 액티브 영역(ARPAT) 중의 어느 하나를 자세히 나타내는 도면이다. 이때, 상기 파워 액티브 영역(ARPAT)에는, 상기 공통 액티브 영역(ARCAT)의 비트라인쌍이 아닌 다른 비트라인쌍(예, BL<2>e/BL<2>o)에 대응하는 상기 파워 연결부(PFCN<2>)의 상기 이븐 파워 트랜지스터(TRPe)와 상기 오드 파워 트랜지스터(TRPo)가 형성된다.
도 3c는 도 1의 선택 액티브 영역(ARSAT) 중의 어느 하나를 자세히 나타내는 도면이다. 이때, 상기 선택 액티브 영역(ARSAT)에는, 상기 공통 액티브 영역(ARCAT)의 비트라인쌍이 아닌 다른 비트라인쌍(예, BL<2>e/BL<2>o)에 대응하는 상기 선택 연결부(PSEL<2>)의 상기 이븐 선택 트랜지스터(TRSe)와 상기 오드 선택 트랜지스터(TRSo)가 형성된다.
이와 같이 일부의 비트라인쌍(BLe/BLo)에 대응하는 상기 파워 연결부(PFCN) 및 선택 연결부(PSEL)가 상기 공통 액티브 영역(ARCAT)가 아닌 별도의 파워 액티브 영역(ARPAT) 및 선택 액티브 영역(ARSAT)에 배치됨으써, 상기 파워 전압(PWR)의 배선의 상호 연결(도 1에서는, 미도시)이 용이하게 구현될 수 있다.
한편, 본 발명의 플래시 메모리 장치에서의 상기 공통 액티브 영역(ARCAT)에 대응하는 비트라인쌍(BLe/BLo)의 수와 상기 파워 연결부(PFCN) 및 선택 연결부(PSEL)에 대응하는 비트라인쌍(BLe/BLo)의 수의 비는 전체 비트라인쌍(BLe/BLo)의 수 등을 고려하여 적절히 조절될 수 있다.
한편, 상기와 같은 본 실시예의 플래시 메모리 장치는 통상의 플래시 메모리 장치 즉, 후술되는 비교예의 플래시 메모리 장치와 비교하면, 소요되는 레이아웃 면적이 현저히 감소된다.
(비교예)
도 4는 본 발명의 비교예에 따른 플래시 메모리 장치를 설명하기 위한 도면이다. 도 4의 본 발명의 비교예에 따른 플래시 메모리 장치는, 도 1의 본 발명의 일실시예에 따른 플래시 메모리 장치와 마찬가지로, 데이터 전달 블락(BKDATR)을 포함한다. 그리고, 상기 데이터 전달 블락(BKDATR)은 제1 내지 제n 비트라인쌍(BL<1>e/BL<1>o 내지 BL<n>e/BL<n>o)들에 대응하여, 제1 내지 제n 파워 연결부(PFCN<1> 내지 PFCN<n>)들 및 제1 내지 제n 선택 연결부(PSEL<1> 내지 PSEL<n>)들을 구비한다.
이때, 비교예의 플래시 메모리 장치에서는, 상기 제1 내지 제n 파워 연결부(PFCN<1> 내지 PFCN<n>)들 및 제1 내지 제n 선택 연결부(PSEL<1> 내지 PSEL<n>)들을 배치하기 위한 제1 내지 제n 파워 액티브 영역(ARPAT<1> 내지 ARPAT<n>) 및 제1 내지 제n 선택 액티브 영역(ARSAT<1> 내지 ARSAT<n>)이 각각 분리되어 형성된다는 점에서, 본 발명의 일실시예에 따른 플래시 메모리 장치와 차이점을 지닌다.
(정리)
정리하면, 본 발명의 일실시예에 따른 플래시 메모리 장치에서는, 하나의 공통 액티브 영역(ARCAT)에, 복수개의 비트라인쌍(BLe/BLo 내지 BL<n>e/BL<n>o)에 대응하는 복수개의 파워 연결부(PFCN)들의 상기 이븐 파워 트랜지스터(TRPe)들 및 상기 오드 파워 트랜지스터(TRPo)들과, 복수개의 선택 연결부(PSEL)의 상기 이븐 선택 트랜지스터(TRSe)들 및 상기 오드 파워 트랜지스터(TRSo)들이 배치된다.
이와 같이, 하나의 공통 액티브 영역(ARCAT)에 복수개의 상기 파워 연결부들(PFCN)와 복수개의 상기 선택 연결부들(PSEL)이 배치되는 본 발명의 일실시예의 경우, 복수개의 상기 파워 연결부(PFCN)들과 복수개의 상기 선택 연결부(PSEL)들을 배치하기 위한 파워 액티브 영역(ARPAT)들 및 선택 액티브 영역(ARSAT)들이 각각 분리되어 형성된다는 비교예에 비하여, 액티브 분리막의 수가 현저히 감소된다.
그 결과, 본 발명의 플래시 메모리 장치에 의하면, 수직 방향의 레이아웃 길이가 저감되어, 궁극적으로 전체적인 소요 레이아웃 면적이 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 상하 방향으로 확장되는 복수개의 비트라인쌍들을 통하여 메모리 어레이로부터 인출되는 데이터를 대응하는 복수개의 공통 비트라인들을 통하여 페이지 버퍼블락으로 제공하는 데이터 전달 블락을 포함하는 플래시 메모리 장치로서, 상기 복수개의 비트라인쌍들 각각은 제1 도전층으로 배선되며, 자신의 이븐 비트라인과 자신의 오드 비트라인으로 구성되는 상기 플래시 메모리 장치에 있어서,
    상기 데이터 전달 블락은
    상기 복수개의 비트라인쌍들에 대응하는 복수개의 파워 연결부들로서, 상기 복수개의 파워 연결부들 각각은 자신에 대응하는 상기 이븐 비트라인을 파워전압에 연결하도록 제어되는 이븐 파워 트랜지스터와, 자신에 대응하는 상기 오드 비트라인을 상기 파워전압에 연결하도록 제어되는 오드 파워 트랜지스터를 포함하는 상기 복수개의 파워 연결부들; 및
    상기 복수개의 비트라인쌍들에 대응하는 복수개의 선택 연결부들로서, 상기 복수개의 선택 연결부들 각각은 자신에 대응하는 상기 이븐 비트라인을 각자의 공통 비트라인에 연결하도록 제어되는 이븐 선택 트랜지스터와, 자신에 대응하는 상기 오드 비트라인을 각자의 공통 비트라인에 연결하도록 제어되는 오드 선택 트랜지스터를 포함하는 상기 복수개의 선택 연결부들을 구비하며,
    상기 복수개의 비트라인쌍들 중 적어도 2개의 비트라인쌍들에 대응하는 적어도 2개의 상기 파워 연결부들의 상기 이븐 파워 트랜지스터들과 상기 오드 파워 트랜지스터들 및 적어도 2개의 상기 선택 연결부들의 상기 이븐 선택 트랜지스터들과 상기 오드 선택 트랜지스터들이
    분리 산화막의 형성이 배제되는 하나의 공통 액티브 영역에 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1 항에 있어서, 복수개의 비트라인쌍들은
    더블 패터닝 기술(Double Patterning Technology, DPT)에 기반하여 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1 항에 있어서, 상기 공통 액티브 영역에서의 상기 파워전압의 배선은
    상기 적어도 2개의 비트라인쌍에 대응하는 상기 파워 연결부들 중의 어느 하나의 상기 이븐 파워 트랜지스터를 게이팅하는 이븐 디스차아지 신호의 배선과,
    상기 적어도 2개의 비트라인쌍에 대응하는 상기 파워 연결부들 중의 다른 어느 하나의 상기 오드 파워 트랜지스터를 게이팅하는 오드 디스차이지 신호의 배선의
    사이에 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제3 항에 있어서, 상기 공통 액티브 영역에서의 상기 적어도 2개의 비트라인쌍들 각각의 이븐 선택 신호와 오드 선택 신호의 배선은
    상기 적어도 2개의 비트라인쌍 각각의 이븐 디스차아지 신호의 배선과 오드 디스차이지 신호의 배선 사이에 형성되며,
    상기 이븐 선택 신호는 대응하는 상기 이븐 선택 트랜지스터를 게이팅하며,
    상기 오드 선택 신호는 대응하는 상기 오드 선택 트랜지스터를 게이팅하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제1 항에 있어서,
    자신에 포함되는 상기 이븐 선택 트랜지스터와 상기 오드 선택 트랜지스터가 상기 공통 액티브 영역에 형성되는 상기 선택 연결부들에 대응하는 상기 공통 비트라인들 각각은
    일부에서 좌우 방향으로 확장되고, 나머지 일부에서는 상하 방향으로 확장되어 배선되는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제1 항에 있어서,
    상기 적어도 2개의 비트라인쌍들 각각은
    제2 도전층으로 형성되며 좌우 방향으로 확장되는 부분을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제6 항에 있어서, 상기 공통 비트라인들 각각은
    상기 제2 도전층으로 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제1 항에 있어서, 상기 플래시 메모리 장치는
    상기 복수개의 비트라인쌍들 중 다른 적어도 하나의 비트라인쌍에 대응하는 상기 파워 연결부의 상기 이븐 파워 트랜지스터와 상기 오드 파워 트랜지스터가 형성되는 적어도 하나의 파워 액티브 영역으로서, 상기 적어도 하나의 공통 액티브 영역에서 배제되는 상기 적어도 하나의 파워 액티브 영역; 및
    상기 다른 적어도 하나의 비트라인쌍에 대응하는 상기 선택 연결부의 상기 이븐 선택 트랜지스터와 상기 오드 선택 트랜지스터가 형성되는 적어도 하나의 선택 액티브 영역으로서, 상기 적어도 하나의 공통 액티브 영역에서 배제되는 상기 적어도 하나의 선택 액티브 영역을 더 구비하는 것을 특징으로 하는 플래시 메모리 장치.
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