KR20030026798A - 반도체 집적 회로 - Google Patents

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KR20030026798A
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Abstract

회로군은 특정한 기능들을 갖는다. 복수의 입력 단자에는 상기 회로군에 입력하는 데이터가 외부로부터 입력된다. 복수의 출력 단자는 상기 회로군으로부터 출력된 데이터를 외부로 출력한다. 제1 복수의 레지스터는 직렬로 접속되어 있고, 상기 제1 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트한다. 상기 제1 복수의 레지스터의 각각은 상기 복수의 입력 단자의 각각에 접속되어 있다. 제2 복수의 레지스터는 직렬로 접속되어 있고, 상기 제2 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트한다. 상기 제2 복수의 레지스터의 각각은 상기 복수의 출력 단자의 각각에 접속되어 있다. 상기 제1 복수의 레지스터의 일단에는 제1 스캔 입력 단자가 설치되고, 그 타단에는 제1 스캔 출력 단자가 설치되어 있다. 상기 제2 복수의 레지스터의 일단에는 제2 스캔 입력 단자가 설치되고, 그 타단에는 제2 스캔 출력 단자가 설치되어 있다. 그리고, 동작 제어 회로는 상기 회로군 및 상기 제1, 제2 복수의 레지스터의 동작을 제어한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 주사 가능한 래치 수단을 갖는 반도체 집적 회로에 관한 것이다.
최근, 복잡화되는 동기형 반도체 집적 회로에 있어서, 주사 가능한 래치 수단(스캔 체인)을 설치하고, 일부의 기능만을 분리하여 상기 래치 수단을 테스트할 수 있도록 함으로써, 테스트 시간을 대폭 단축하는 기술이 주류를 이루고 있다. 상기 주사 가능한 래치 수단(스캔 체인)이란, 복수의 레지스터 등을 한개 혹은 복수개의 체인형으로 접속하고, 전단의 레지스터에 기억된 데이터를 후단의 레지스터로 시프트(스캔)할 수 있도록 한 것이다.
특히, 메모리 회로와 논리 회로를 탑재하는 혼재 메모리 등을 형성하기 위한 매크로 셀에서는 이 매크로 셀이 다수의 입출력 단자를 갖기 때문에, 상술한 바와 같은 스캔 기능을 갖는 것이 반도체 집적 회로(반도체 칩) 전체의 고장 검출율을 향상시키기 위해 필수로 되어 있다.
도 1은 종래의 매크로 셀에서의 스캔의 실현 방법을 나타내는 개략도이다. 이 매크로 셀(101)은 혼재 메모리 등을 형성하기 위한 매크로 셀이다. 도 1에 도시한 바와 같이, 매크로 셀(101)은 다수의 입출력 단자(이하, IO 단자라고 함)(102)를 소지하기 위해, 이들 IO 단자(102)는 공간적으로 확대되어 배치되게 된다. IO 단자(102)에는 입출력 레지스터(이하, IO 레지스터라고 함)(103)이 설치되어 있다. 이들 IO 레지스터(103)는 매크로 셀의 외부로부터 입력되는 데이터(외부 패스)를 테스트하기 위해 스캔 기능을 가지며, 직렬로 접속되어 있다.
이들 IO 레지스터(103)군의 일단에는 스캔 입력 단자(104)가 접속되어 있다.IO 레지스터(103)군의 타단에는 스캔 출력 단자(105)가 접속되어 있다. 그리고, 스캔 입력 단자(104)에는 스캔되는 데이터 SI가 입력되고, 스캔 출력 단자(105)로부터는 스캔된 데이터 SO가 출력된다. 또, 스캔의 실행에는 도시하지 않지만 그 외에 제어용 입력 신호와 클럭 신호를 사용한다.
도 2는 종래의 혼재 메모리 매크로의 구성을 나타내는 도면이다. 여기서는 혼재 메모리 매크로에서의 스캔의 실현의 일례를 나타낸다.
도 2에 도시한 바와 같이, 이 혼재 메모리 매크로(111)는 도 1에 도시한 매크로 셀(101), 동작 제어 회로(112) 및 매크로 셀(101B)을 갖고 있다. 매크로 셀(101B)은 동작 제어 회로(112)를 기준으로 매크로 셀(101)을 거울 반전한 것이다. 혼재 메모리 매크로에서는, 통상, 메모리 용량을 증가시키고, 또한 동작 제어 회로(112)를 공통으로 사용하기 위해, 동작 제어 회로(112)를 사이에 두고 매크로 셀(101)과 매크로 셀(101B)이 거울 반전의 관계를 갖도록 배치된다.
상기 매크로 셀(101, 101B)에는 각각 128개의 IO 레지스터 및 입출력 단자가 배치되어 있다. 매크로 셀(101)의 우단에는 IO 레지스터군의 우단에 접속된 스캔 입력 단자(104)가 설치되어 있다. 매크로 셀(101)의 좌단에는 상기 IO 레지스터군의 좌단에 접속된 스캔 출력 단자(105)가 설치되어 있다.
상기 동작 제어 회로(112)에는 컨트롤 신호 CNT를 입출력하는 입출력선이 있고, 또한 컨트롤 신호 CNT를 기억하는 레지스터가 존재한다. 동작 제어 회로(112)의 우단에는 상기 레지스터에 접속된 스캔 입력 단자(113)가 설치되어 있다. 동작 제어 회로(112)의 하단에는 상기 레지스터에 접속된 스캔 출력 단자(114)가 설치되어 있다.
상기 매크로 셀(101B)의 좌단에는 IO 레지스터군의 좌단에 접속된 스캔 입력 단자(104B)가 설치되어 있다. 매크로 셀(101B)의 우단에는 상기 IO 레지스터군의 우단에 접속된 스캔 출력 단자(105B)가 설치되어 있다. 또한, 스캔 출력 단자(114)와 스캔 입력 단자(104B) 사이를 배선(115)에 의해 접속한다.
도 2에 도시한 바와 같이 구성된 메모리 매크로(111)에서는 우단의 스캔 입력 단자(104)에 스캔을 행하는 데이터 SI를 입력하고, 스캔 출력 단자(105B)로부터 스캔된 데이터 SO를 출력함으로써, 메모리 매크로에 있어서의 스캔 기능을 실현할 수 있다.
그러나, 스캔 출력 단자(114)와 스캔 입력 단자(104B) 사이에 설치되는 배선(115)은 128개의 IO 단자를 가로지른 긴 배선이 되고, 스캔 동작의 퍼포먼스를 열화시키는 문제가 있다. 또한, 배선(115)은 메모리 매크로의 외부에 설치해야만 하므로, 스캔 동작의 자동화에 대한 방해가 되는 문제도 있다.
도 1은 종래의 어레이 블록에 있어서의 스캔의 실현 방법을 나타내는 도면(다이어그램).
도 2는 종래의 메모리 매크로의 구성을 나타내는 도면.
도 3은 본 발명의 제1 실시예의 반도체 집적 회로를 구성하는 어레이 블록을 나타내는 도면.
도 4는 상기 제1 실시예의 제1 변형예의 반도체 집적 회로를 구성하는 메모리 매크로를 나타내는 도면.
도 5는 상기 제1 실시예의 제2 변형예의 반도체 집적 회로를 구성하는 메모리 매크로를 나타내는 도면.
도 6은 상기 제1 실시예의 제3 변형예의 반도체 집적 회로를 구성하는 메모리 매크로를 나타내는 도면.
도 7은 본 발명의 제2 실시예의 반도체 집적 회로를 구성하는 어레이 블록을 나타내는 도면.
도 8은 본 발명의 제3 실시예의 반도체 집적 회로를 구성하는 어레이 블록을 나타내는 도면.
도 9는 상기 제3 실시예의 제1 변형예의 반도체 집적 회로를 구성하는 메모리 매크로를 나타내는 도면.
도 10은 상기 제3 실시예의 제2 변형예의 반도체 집적 회로를 구성하는 메모리 매크로를 나타내는 도면.
도 11은 본 발명의 제4 실시예의 반도체 집적 회로를 구성하는 어레이 블록을 나타내는 도면.
도 12는 본 발명의 각 실시예에 적용할 수 있는 스캔 입출력 단자의 설치 장소를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 11B : 어레이 블록
12 : 메모리 셀 어레이
13 : 로우 디코더
14 : 컬럼 디코더
15 : 감지 증폭기
16 : 입출력 제어 회로
16A : 스캔 레지스터
16B : 입출력 단자(IO)
21 : 동작 제어 회로
31, 31B : 메모리 매크로
본 발명의 반도체 장치는,
메모리 셀이 행 방향 및 열 방향으로 복수 배열된 메모리 셀 어레이;
상기 행 방향으로 배열된 상기 메모리 셀을 선택하는 로우 디코더;
상기 열 방향으로 배열된 상기 메모리 셀을 선택하는 컬럼 디코더;
선택된 메모리 셀로부터 데이터를 판독하는 감지 증폭기;
상기 메모리 셀에 기억하는 데이터가 입력되는 복수의 입력 단자;
상기 메모리 셀로부터 판독한 데이터를 출력하는 복수의 출력 단자;
직렬로 접속된 제1 복수의 레지스터-상기 제1 복수의 레지스터의 각각은 기억되어 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제1 복수의 레지스터의 각각은 상기 복수의 입력 단자의 각각에 접속되어 있음-;
직렬로 접속된 제2 복수의 레지스터-상기 제2 복수의 레지스터의 각각은 기억되어 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제2 복수의 레지스터의 각각은 상기 복수의 출력 단자의 각각에 접속되어 있음-;
상기 직렬로 접속된 제1 복수의 레지스터의 일단에 설치된 제1 스캔 입력 단자;
상기 직렬로 접속된 제1 복수의 레지스터의 타단에 설치된 제1 스캔 출력 단자;
상기 직렬로 접속된 제2 복수의 레지스터의 일단에 설치된 제2 스캔 입력 단자;
상기 직렬로 접속된 제2 복수의 레지스터의 타단에 설치된 제2 스캔 출력 단자; 및
상기 로우 디코더, 컬럼 디코더 및 상기 제1, 제2 복수의 레지스터의 동작을 제어하는 동작 제어 회로
를 포함하고 있다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 설명을 행할때, 모든 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
<제1 실시예>
우선, 본 발명의 제1 실시예의 반도체 집적 회로를 구성하는 어레이 블록에 대하여 설명한다.
도 3은 제1 실시예의 어레이 블록의 구성을 나타내는 도면이다.
도 3에 도시한 바와 같이, 어레이 블록(11) 내에는 메모리 셀 어레이(12), 로우 디코더(13), 컬럼 디코더(14), 감지 증폭기(15) 및 입출력 제어 회로(16)가 형성되어 있다.
상기 메모리 셀 어레이(12)에는 데이터를 기억하는 메모리 셀이 행(로우) 방향 및 열(컬럼) 방향으로 매트릭스형으로 배열되어 있다. 로우 디코더(13)는 외부로부터 입력된 로우 어드레스에 기초하여, 로우 방향의 메모리 셀을 선택하기 위해 상기 메모리 셀에 접속된 워드선 WL을 선택한다. 감지 증폭기(15)는 로우 디코더(13)에 기초하여 선택된 메모리 셀로부터 판독한 전압을 증폭한다. 컬럼 디코더(14)는 외부로부터 입력된 컬럼 어드레스에 기초하여, 컬럼 방향의 메모리 셀을 선택하기 위해 상기 메모리 셀에 접속된 비트선을 선택하고, DQ선에 접속한다. 입출력 제어 회로(16)는, 판독의 경우, 메모리 셀에 기억되어 있는 데이터를 출력 단자까지 전송하고, 기입의 경우, 입력 단자에 입력된 데이터를 메모리 셀로 전송한다.
상기 입출력 제어 회로(16)에는 입출력 레지스터 및 스캔 레지스터(이하 IO 레지스터라고 함)(16A), 입출력 단자(이하 IO 단자라고 함)(16B), 제1 스캔 입력단자 SIR1, 제2 스캔 입력 단자 SIL1, 제1 스캔 출력 단자 SOL1 및 제2 스캔 출력 단자 SOR1이 배치되어 있다.
상기 입출력 제어 회로(16)의 우단에는 제1 스캔 입력 단자 SIR1이 배치되어 있다. 상기 입출력 제어 회로(16)의 좌단에는 제1 스캔 출력 단자 SOL1이 배치되어 있다. 그리고, 제1 스캔 입력 단자 SIR1과 제1 스캔 출력 단자 SOL1 사이에는 직렬로 접속된 복수의 IO 레지스터(16A)가 배열되어 있다. 상기 복수의 IO 레지스터(16A)는 각각 주사 가능한 래치 수단을 갖고 있고, 직렬로 접속되어 스캔 체인을 형성하고 있다. 또, 복수의 IO 레지스터(16A)에는 각각 IO 단자(16B)가 접속되어 있다.
또한, 상기 입출력 제어 회로(16)의 좌단에는 제2 스캔 입력 단자 SIL1이 배치되어 있다. 상기 입출력 제어 회로(16)의 우단에는 제2 스캔 출력 단자 SOR1이 배치되어 있다. 그리고, 제2 스캔 입력 단자 SIL1과 제2 스캔 출력 단자 SOR1 사이에는 직렬로 접속된 복수의 IO 레지스터(16A)가 배열되어 있다. 상기 복수의 IO 레지스터(16A)는 상술한 바와 마찬가지로 각각 주사 가능한 래치 수단을 갖고 있고, 직렬로 접속되어 스캔 체인을 형성하고 있다. 또, 복수의 IO 레지스터(16A)에는 각각 IO 단자(16B)가 접속되어 있다. 또, 제2 스캔 입력 단자 SIL1은 제1 스캔 출력 단자 SOL1의 근방에 배치되고, 제2 스캔 출력 단자 SOR1은 제1 스캔 입력 단자 SIR1의 근방에 배치된다.
또한, 제1 스캔 출력 단자 SOL1과 제2 스캔 입력 단자 SIL1 사이에는 배선(17)이 접속되어 있다.
이러한 구성을 갖는 어레이 블록(11)에서는 스캔 입력 단자 SIR1에 입력된 데이터는 직렬로 접속된 복수의 IO 레지스터(16A)의 순차적인 주사에 의해, 스캔 출력 단자 SOL1로 전송된다. 스캔 출력 단자 SOL1로 전송된 상기 데이터는 배선(17)을 통해 스캔 입력 단자 SIL1에 입력된다. 또한, 스캔 입력 단자 SIL1에 입력된 상기 데이터는 직렬로 접속된 복수의 IO 레지스터(16A)의 순차적인 주사에 의해, 스캔 출력 단자 SOR1로 전송된다.
상술한 바와 같이, 어레이 블록(11)의 우단에 스캔 입력 단자 SIR1을 배치하고, 이 출력으로 되는 스캔 출력 단자 SOL1을 어레이 블록(11)의 좌단에 배치한다. 또한, 어레이 블록(11)의 좌단에 스캔 입력 단자 SIL1을 배치하고, 이 출력으로 되는 스캔 출력 단자 SOR1을 어레이 블록(11)의 우단에 배치한다. 그리고, 어레이 블록 (11)의 좌단에 배치된 스캔 출력 단자 SOL1과 스캔 입력 단자 SIL1을 배선(17)에 의해 접속한다. 이에 따라, 스캔 입력 단자 SIR1과 스캔 출력 단자 SOR1 사이에 스캔 체인을 형성할 수 있으며, 스캔 입력 단자 SIR1에 입력된 데이터를 스캔 출력 단자 SOR1로 스캔할 수 있다.
여기서, 상기 배선(17)은 상호 근방에 배치된 스캔 출력 단자 SOL1과 스캔 입력 단자 SIL1 사이를 접속하는 것이기 때문에, 긴 배선이 되지 않는다. 따라서, 스캔 입력 단자 SIR1에 입력된 데이터를 스캔 출력 단자 SOR1로 스캔한 경우라도 스캔 동작의 퍼포먼스 열화를 저감할 수 있다.
또한, 판독 시에는 상기 감지 증폭기(15)로부터의 출력은 DQ선을 통해 IO 레지스터(16A)에 기억되고, 다시 IO 단자(16B)로부터 외부로 출력된다. 한편, 기입시에는 외부로부터 IO 단자(16B)에 입력된 데이터는 IO 레지스터(16A)에 기억되고, 다시 DQ선을 통해 선택된 메모리 셀에 기입된다.
다음으로, 상기 어레이 블록(11)에 동작 제어 회로를 설치한 메모리 매크로의 구성에 대하여 설명한다.
도 4는 상기 제1 실시예의 제1 변형예의 메모리 매크로의 구성을 나타내는 도면이다.
도 4에 도시한 바와 같이, 메모리 매크로는 도 3에 도시한 상기 어레이 블록(11) 및 동작 제어 회로(21)를 갖고 있다. 어레이 블록(11) 내의 구성은 도 3에 도시한 구성과 마찬가지이고, 여기서는 입력 제어 회로(16) 내의 스캔 입력 단자 SIR1, SIL1 및 스캔 출력 단자 SOL1, SOR1만을 나타내고 있다. 어레이 블록(11)의 입력 제어 회로 내에는 128개의 IO 레지스터와, 128개의 IO 단자가 배치되어 있다.
즉, 어레이 블록(11)의 입출력 제어 회로의 우단에는 스캔 입력 단자 SIR1이 배치되어 있다. 상기 입출력 제어 회로의 좌단에는 스캔 출력 단자 SOL1이 배치되어 있다. 그리고, 스캔 입력 단자 SIR1과 스캔 출력 단자 SOL1 사이에는 직렬로 접속된 64개의 IO 레지스터가 배열되어 있다. 상기 64개의 IO 레지스터는 각각 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또한, 64개의 IO 레지스터에는 각각 IO 단자가 접속되어 있다.
상기 입출력 제어 회로의 좌단에는 스캔 입력 단자 SIL1이 배치되어 있다. 상기 입출력 제어 회로의 우단에는 스캔 출력 단자 SOR1이 배치되어 있다. 그리고, 스캔 입력 단자 SIL1과 스캔 출력 단자 SOR1 사이에는 직렬로 접속된 64개의 IO 레지스터가 배열되어 있다. 상기 64개의 IO 레지스터는 각각 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또, 64개의 IO 레지스터에는 각각 IO 단자가 접속되어 있다.
또한, 상기 동작 제어 회로(21)의 우단에는 스캔 출력 단자 SOL1에 접속된 스캔 입력 단자 SIR2가 배치되어 있다. 상기 동작 제어 회로(21)의 좌단에는 스캔 출력 단자 SOL2가 배치되어 있다. 그리고, 스캔 입력 단자 SIR2와 스캔 출력 단자 SOL2 사이에는 복수의 IO 레지스터가 접속되어 있다. 상기 복수의 IO 레지스터는 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또, IO 레지스터에는 각각 IO 단자가 접속되어 있다.
상기 동작 제어 회로(21)의 좌단에는 스캔 입력 단자 SIL2가 배치되어 있다. 상기 동작 제어 회로(21)의 우단에는 스캔 입력 단자 SIL1에 접속된 스캔 출력 단자 SOR2가 배치되어 있다. 그리고, 스캔 입력 단자 SIL2와 스캔 출력 단자 SOR2 사이에는 복수의 IO 레지스터가 접속되어 있다. 상기 복수의 IO 레지스터는 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또, IO 레지스터에는 각각 IO 단자가 접속되어 있다. 이 IO 단자에는 컨트롤 신호 CNT가 입출력된다. 외부로부터 입력되는 컨트롤 신호 CNT에는 클럭 신호나 커맨드 신호 등이 있다. 동작 제어 회로(21)는 외부로부터 입력되는 클럭 신호에 기초하여 내부에서 사용하는 클럭 신호를 생성한다. 또한, 커맨드 신호에 기초하여 각종의 동작 신호를 생성하고, 이들 동작 신호를 로우 디코더(13), 컬럼 디코더(14) 및 입출력 제어회로(16)로 출력한다. 즉, 동작 제어 회로(21)는 외부로부터 입력되는 클럭 신호 및 커맨드 신호에 따라, 로우 디코더(13), 컬럼 디코더(14) 및 입출력 제어 회로(16)의 동작을 제어한다.
또한, 스캔 출력 단자 SOL2와 스캔 입력 단자 SIL2 사이에는 배선(22)이 접속되어 있다.
이러한 구성을 갖는 메모리 매크로에서는, 스캔 입력 단자 SIR1에 입력된 데이터는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOL1로 전송되고, 다시 스캔 입력 단자 SIR2로 전송된다. 스캔 입력 단자 SIR2로 전송된 상기 데이터는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOL2로 전송된다.
상기 스캔 출력 단자 SOL2로 전송된 상기 데이터는 배선(22)을 통해 스캔 입력 단자 SIL2에 입력된다. 스캔 입력 단자 SIL2에 입력된 데이터는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOR2로 전송되고, 다시 스캔 입력 단자 SIL1로 전송된다. 스캔 입력 단자 SIL1에 입력된 상기 데이터는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOR1로 전송된다.
상술한 바와 같이, 상기 어레이 블록(11) 및 동작 제어 회로(21)의 좌단에는 스캔 입력 단자와 스캔 출력 단자가 하나씩 설치되고, 또한 이들의 우단에도 스캔 입력 단자와 스캔 출력 단자가 하나씩 설치된다. 그리고, 어레이 블록(11)과 동작 제어 회로(21)를 나란히 배치했을 때, 스캔 출력 단자 SOL1과 스캔 입력 단자 SIR2가 접속되고, 또한 스캔 출력 단자 SOR2와 스캔 입력 단자 SIL1이 접속되도록 되어있다. 이에 따라, 어레이 블록(11)과 동작 제어 회로(21)에 의해 메모리 매크로를 구성한 경우에도, 좌단에 스캔 입력 단자와 스캔 출력 단자가 하나씩 설치되고, 우단에도 스캔 입력 단자와 스캔 출력 단자가 하나씩 설치된다. 또한, 메모리 매크로의 좌단의 스캔 출력 단자 SOL2와 스캔 입력 단자 SIL2가 배선(22)에 의해 접속되어 있다.
이러한 구성에 의해, 메모리 매크로의 우단의 스캔 입력 단자 SIR1에 스캔되는 데이터 SI를 입력하고, 스캔 출력 단자 SOR1로부터 스캔된 데이터 SO를 출력함으로써, 메모리 매크로로서의 스캔 기능을 실현할 수 있다.
여기서, 상기 배선(22)은 동작 제어 회로(21)의 좌단의 상호 근방에 배치된 스캔 출력 단자 SOL2와 스캔 입력 단자 SIL2 사이를 접속하는 것이기 때문에, 긴 배선이 되지 않는다. 따라서, 스캔 입력 단자 SIR1에 입력된 데이터 SI를 스캔 출력 단자 SOR1로 스캔하여 데이터 SO를 출력한 경우라도, 스캔 동작의 퍼포먼스 열화를 억제할 수 있다.
다음으로, 상기 어레이 블록(11) 및 동작 제어 회로(21)를 갖는 메모리 매크로에 어레이 블록(11B)을 설치한 메모리 매크로의 구성에 대하여 설명한다. 동작 제어 회로(21)를 2개의 어레이 블록(11, 11B)에서 공통으로 이용하는 경우, 통상, 동작 제어 회로(21)를 중심으로 하여 2개의 어레이 블록(11)과 어레이 블록(11B)이 거울 반전되어 배치된다.
도 5는 상기 제1 실시예의 제2 변형예의 메모리 매크로의 구성을 나타내는 도면이다.
도 5에 도시한 바와 같이, 메모리 매크로는 상기 어레이 블록(11), 동작 제어 회로(21) 및 어레이 블록(11B)을 갖고 있다. 어레이 블록(11B)은 동작 제어 회로(21)를 대칭축으로 하여 어레이 블록(11)을 거울 반전한 것이다. 어레이 블록(11) 및 동작 제어 회로(21)의 구성은 도 4에 도시한 구성과 마찬가지이다.
상기 어레이 블록(11B) 내의 구성은 도 3에 도시한 구성을 거울 반전한 것이고, 여기서는 입력 제어 회로 내의 스캔 입력 단자 SIR1B, SIL1B 및 스캔 출력 단자 SOL1B, SOR1B만을 나타내고 있다. 어레이 블록(11B)의 입력 제어 회로 내에는 128개의 IO 레지스터와, 128개의 IO 단자가 배치되어 있다.
상기 어레이 블록(11B)의 입출력 제어 회로의 우단에는 스캔 출력 단자 SOL2에 접속된 스캔 입력 단자 SIR1B가 배치되어 있다. 상기 입출력 제어 회로의 좌단에는 스캔 출력 단자 SOL1B가 배치되어 있다. 그리고, 스캔 입력 단자 SIR1B와 스캔 출력 단자 SOL1B 사이에는 직렬로 접속된 64개의 IO 레지스터가 배열되어 있다. 상기 64개의 IO 레지스터는 각각 주사 가능한 래치 수단을 갖고 있으며, 직렬로 접속되어 스캔 체인을 형성하고 있다. 또, 64개의 IO 레지스터에는 각각 IO 단자가 접속되어 있다.
상기 어레이 블록(11B)의 좌단에는 스캔 입력 단자 SIL1B가 배치되어 있다. 상기 어레이 블록(11B)의 우단에는 스캔 입력 단자 SIL2에 접속된 스캔 출력 단자 SOR1B가 배치되어 있다. 그리고, 스캔 입력 단자 SIL1B와 스캔 출력 단자 SOR1B 사이에는 직렬로 접속된 64개의 IO 레지스터가 배열되어 있다. 상기 64개의 IO 레지스터는 각각 주사 가능한 래치 수단을 갖고 있으며, 직렬로 접속되어 스캔 체인을 형성하고 있다. 또, 64개의 IO 레지스터에는 각각 IO 단자가 접속되어 있다.
또한, 스캔 출력 단자 SOL1B와 스캔 입력 단자 SIL1B 사이에는 배선(24)이 접속되어 있다.
이러한 구성을 갖는 메모리 매크로에서는, 스캔 입력 단자 SIR1에 입력된 데이터 SI는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOL1로 전송되고, 다시 스캔 입력 단자 SIR2로 전송된다. 스캔 입력 단자 SIR2로 전송된 상기 데이터 SI는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOL2로 전송되고, 다시 스캔 입력 단자 SIR1B로 전송된다. 또한, 상기 데이터 SI는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOL1B로 전송된다.
상기 스캔 출력 단자 SOL1B로 전송된 상기 데이터 SI는 배선(24)을 통해 스캔 입력 단자 SIL1B에 입력된다. 또한, 상기 데이터 SI는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOR1B로 전송되고, 다시 스캔 입력 단자 SIL2로 전송된다. 스캔 입력 단자 SIL2에 입력된 상기 데이터 SI는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOR2로 전송되고, 다시 스캔 입력 단자 SIL1로 전송된다. 또한, 상기 데이터 SI는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOR1로 전송되고, 데이터 SO로서 출력된다.
상술한 바와 같이, 어레이 블록(11), 동작 제어 회로(21) 및 어레이 블록(11B)의 각각의 좌단에는 스캔 입력 단자와 스캔 출력 단자가 하나씩 설치되고, 또한 이들의 우단에도 스캔 입력 단자와 스캔 출력 단자가 하나씩 설치된다. 그리고, 어레이 블록(11), 동작 제어 회로(21) 및 어레이 블록(11B)을 나란히 배치했을 때, 스캔 출력 단자 SOL1과 스캔 입력 단자 SIR2가 접속되고, 또한 스캔 출력 단자 SOL2와 스캔 입력 단자 SIR1B, 스캔 출력 단자 SOR1B와 스캔 입력 단자 SIL2 및 스캔 출력 단자 SOR2와 스캔 입력 단자 SIL1이 각각 접속되도록 되어 있다. 이에 따라, 어레이 블록(11), 동작 제어 회로(21) 및 어레이 블록(11B)에 의해 메모리 매크로를 구성한 경우에도, 좌단에 스캔 입력 단자와 스캔 출력 단자를 하나씩 설치할 수 있으며, 우단에도 스캔 입력 단자와 스캔 출력 단자를 하나씩 설치할 수 있다. 또한, 메모리 매크로의 좌단의 스캔 출력 단자 SOL1B와 스캔 입력 단자 SIL1B가 배선(24)에 의해 접속되어 있다.
이러한 구성에 의해, 메모리 매크로의 우단의 스캔 입력 단자 SIR1에 스캔되는 데이터 SI를 입력하고, 스캔 출력 단자 SOR1로부터 스캔된 데이터 SO를 출력함으로써, 메모리 매크로로서의 스캔 기능을 실현할 수 있다.
여기서, 상기 배선(24)은 어레이 블록(11B)의 좌단의 상호 근방에 배치된 스캔 출력 단자 SOL1B와 스캔 입력 단자 SIL1B 사이를 접속하는 것이기 때문에, 긴 배선이 되지 않는다. 따라서, 스캔 입력 단자 SIR1에 입력된 데이터 SI를 스캔 출력 단자 SOR1로 스캔하여 데이터 SO를 출력한 경우라도, 스캔 동작의 퍼포먼스 열화를 억제할 수 있다.
다음으로, 도 4에 도시한 어레이 블록(11) 및 동작 제어 회로(21)로 구성된 메모리 매크로를 병렬로 나란히 배치한 경우의 구성에 대하여 설명한다.
도 6은 상기 제1 실시예의 제3 변형예의 메모리 매크로의 구성을 나타내는 도면이다.
도 6에 도시한 바와 같이, 상기 어레이 블록(11) 및 동작 제어 회로(21)를 갖는 메모리 매크로(31)와, 이 메모리 매크로(31)를 거울 반전한 메모리 매크로(31B)가 배치되어 있다.
상기 메모리 매크로(31)의 구성은 도 4에 도시한 구성과 동일하고, 여기서는 어레이 블록(11)의 입력 제어 회로 내의 스캔 입력 단자 SIR1, SIL1 및 스캔 출력 단자 SOL1, SOR1만을 나타내고 있다. 또한, 동작 제어 회로(21) 내에는 스캔 입력 단자 SIR2, SIL2 및 스캔 출력 단자 SOL2, SOR2를 나타내고 있다.
또한, 메모리 매크로(31B)의 구성은 도 4에 도시한 구성을 거울 반전한 것과 동일하고, 여기서는 어레이 블록(11)의 입력 제어 회로 내의 스캔 입력 단자 SIR1B, SIL1B 및 스캔 출력 단자 SOL1B, SOR1B만을 나타내고 있다. 또한, 동작 제어 회로(21) 내에는 스캔 입력 단자 SIR2B, SIL2B 및 스캔 출력 단자 SOL2B, SOR2B를 나타내고 있다.
여기서, 상기 메모리 매크로(31)의 좌단의 스캔 출력 단자 SOL2와 메모리 매크로(31B)의 우단의 스캔 입력 단자 SIR2B 사이를 배선(32)에 의해 접속한다. 메모리 매크로(31B)의 우단의 스캔 출력 단자 SOR2B와 메모리 매크로(31)의 좌단의 스캔 입력 단자 SIL2 사이를 배선(33)에 의해 접속한다. 또한, 메모리 매크로(31B)의 좌단의 스캔 출력 단자 SOL1B와 스캔 입력 단자 SIL1B 사이를 배선(34)에 의해 접속한다.
그리고, 메모리 매크로(31)의 우단의 스캔 입력 단자 SIR1을 스캔되는 입력 데이터 SI의 입력 단자로 하고, 메모리 매크로(31)의 우단의 스캔 출력 단자 SOR1을 스캔된 출력 데이터 SO의 출력 단자로 한다.
이러한 구성에 의해, 복수의 메모리 매크로가 병렬로 배치된 경우라도 각각 인접하는 스캔 출력 단자와 스캔 입력 단자를 상호 접속함으로써, 용이하게 스캔 체인을 구성할 수 있다. 또한, 이 때 스캔 체인이 길어지지 않아 스캔 동작의 퍼포먼스 열화를 억제할 수 있다.
또한, 메모리 매크로(31, 31B)의 우단 및 좌단에 배치된 스캔 입출력 단자 SIR1/SOL2, SOR1/SIL2, SIR2B/SOL1B, SOR2B/SIL1B를 자동 배선 툴에 등록함으로써, 스캔을 실현하기 위한 상기 배선(32, 33, 34)을 자동 배선 기능에 의해 형성할 수도 있다. 이러한 자동 배선 기능을 이용하면, 나란히 배열된 메모리 매크로간 내에 논리 레지스터가 있는 경우에도 대응할 수 있으며, 보다 자유도가 높은 배선 형성이 가능해진다.
이상 설명한 바와 같이 이 제1 실시예 및 변형예에 따르면, 외부에 긴 배선을 형성하는 것에 의한 스캔 동작의 퍼포먼스 열화를 저감할 수 있고, 스캔 동작의 자동화에 있어서의 장해를 제거할 수 있다.
<제2 실시예>
다음으로, 본 발명의 제2 실시예의 반도체 집적 회로를 구성하는 어레이 블록에 대하여 설명한다. 이 제2 실시예에 있어서 상기 제1 실시예와 다른 점은 제2 스캔 입력 단자 SIL1과 제2 스캔 출력 단자 SOR1 사이에 복수의 버퍼가 배열되어있는 점이고, 기타는 상기 제1 실시예와 마찬가지이다.
도 7은 제2 실시예의 어레이 블록의 구성을 나타내는 도면이다.
도 7에 도시한 바와 같이, 어레이 블록(41) 내에는 메모리 셀 어레이(12), 로우 디코더(13), 컬럼 디코더(14), 감지 증폭기(15) 및 입출력 제어 회로(42)가 형성되어 있다.
상기 입출력 제어 회로(42)에는 IO 레지스터(42A), IO 단자(42B), 제1, 제2 스캔 입력 단자 SIR1, SIL1 및 제1, 제2 스캔 출력 단자 SOL1, SOR1이 배치되어 있다.
상기 입출력 제어 회로(42)의 우단에는 제1 스캔 입력 단자 SIR1이 배치되어 있다. 상기 입출력 제어 회로(42)의 좌단에는 제1 스캔 출력 단자 SOL1이 배치되어 있다. 그리고, 제1 스캔 입력 단자 SIR1과 제1 스캔 출력 단자 SOL1 사이에는 직렬로 접속된 복수의 IO 레지스터(42A)가 배열되어 있다. 상기 복수의 IO 레지스터(42A)는 각각 주사 가능한 래치 수단을 갖고 있으며, 직렬로 접속되어 스캔 체인을 형성하고 있다. 또, 복수의 IO 레지스터(42A)에는 각각 IO 단자(42B)가 접속되어 있다.
또한, 상기 입출력 제어 회로(42)의 좌단에는 제2 스캔 입력 단자 SIL1이 배치되어 있다. 상기 입출력 제어 회로(42)의 우단에는 제2 스캔 출력 단자 SOR1이 배치되어 있다. 그리고, 제2 스캔 입력 단자 SIL1과 제2 스캔 출력 단자 SOR1 사이에는 직렬로 접속된 복수의 버퍼(42C)가 배열되어 있다. 또, 제2 스캔 입력 단자 SIL1은 제1 스캔 출력 단자 SOL1의 근방에 배치되고, 제2 스캔 출력 단자 SOR1은 제1 스캔 입력 단자 SIR1의 근방에 배치된다.
또한, 제1 스캔 출력 단자 SOL1과 제2 스캔 입력 단자 SIL1 사이에는 배선(43)이 접속되어 있다.
이러한 구성을 갖는 어레이 블록(41)에서는 스캔 입력 단자 SIR1에 입력된 데이터는 직렬로 접속된 복수의 IO 레지스터(42A)의 순차적인 주사에 의해, 스캔 출력 단자 SOL1로 전송된다. 스캔 출력 단자 SOL1로 전송된 상기 데이터는 배선(43)을 통해 스캔 입력 단자 SIL1에 입력된다. 또한, 스캔 입력 단자 SIL1에 입력된 상기 데이터는 직렬로 접속된 버퍼(42C)를 통해 스캔 출력 단자 SOR1로 전송된다.
상술한 바와 같이, 어레이 블록(41)의 우단에 스캔 입력 단자 SIR1을 배치하고, 이 출력으로 되는 스캔 출력 단자 SOL1을 어레이 블록(41)의 좌단에 배치한다. 또한, 어레이 블록(41)의 좌단에 스캔 입력 단자 SIL1을 배치하고, 이 출력으로 되는 스캔 출력 단자 SOR1을 어레이 블록(41)의 우단에 배치한다. 그리고, 어레이 블록(41)의 좌단에 배치된 스캔 출력 단자 SOL1과 스캔 입력 단자 SIL1을 배선(43)에 의해 접속한다. 이에 따라, 스캔 입력 단자 SIR1과 스캔 출력 단자 SOR1 사이에 스캔 체인을 형성할 수 있으며, 스캔 입력 단자 SIR1에 입력된 데이터를 스캔 출력 단자 SOR1로 스캔할 수 있다.
여기서, 상기 배선(43)은 상호 근방에 배치된 스캔 출력 단자 SOL1과 스캔 입력 단자 SIL1 사이를 접속하는 것이기 때문에, 긴 배선이 되지 않는다. 따라서, 스캔 입력 단자 SIR1에 입력된 데이터를 스캔 출력 단자 SOR1로 스캔한 경우라도,스캔 동작의 퍼포먼스 열화를 억제할 수 있다.
이상 설명한 바와 같이 이 제2 실시예에 따르면, 외부에 긴 배선을 형성하는 것에 의한 스캔 동작의 퍼포먼스 열화를 저감할 수 있고, 스캔 동작의 자동화에 있어서의 장해를 제거할 수 있다.
<제3 실시예>
다음으로, 본 발명의 제3 실시예의 반도체 집적 회로를 구성하는 어레이 블록에 대하여 설명한다. 이 제3 실시예에 있어서 상기 제1 실시예와 다른 점은 어레이 블록의 일단측 근방에 스캔 입력 단자와 스캔 출력 단자를 설치하고, 타단측 근방에는 스캔 입력 단자와 스캔 출력 단자를 설치하지 않고, IO 레지스터 간을 배선으로 접속한 점이며, 기타는 상기 제1 실시예와 마찬가지이다.
도 8은 제3 실시예의 어레이 블록의 구성을 나타내는 도면이다.
도 8에 도시한 바와 같이, 어레이 블록(51) 내에는 메모리 셀 어레이(12), 로우 디코더(13), 컬럼 디코더(14), 감지 증폭기(15) 및 입출력 제어 회로(52)가 형성되어 있다.
상기 입출력 제어 회로(52)에는 IO 레지스터(52A), IO 레지스터(52B), IO 단자(52C), 스캔 입력 단자 SIL1 및 스캔 출력 단자 SOL1이 배치되어 있다.
상기 입출력 제어 회로(52)의 좌단에는 스캔 입력 단자 SIL1과 스캔 출력 단자 SOL1이 배치되어 있다. 스캔 입력 단자 SIL1에는 직렬로 접속된 복수의 IO 레지스터(52A)의 일단이 접속되어 있다. 이들 복수의 IO 레지스터(52A)는 입출력 제어 회로(52)의 좌단으로부터 우단을 향하여 배열되어 있다.
또한, 복수의 IO 레지스터(52B)는 직렬로 접속되며, 입출력 제어 회로(52)의 우단에서 좌단을 향하여 배열되어 있다. 복수의 IO 레지스터(52A)의 타단과 복수의 IO 레지스터(52B)의 일단 사이는 접속되고, 복수의 IO 레지스터(52B)의 타단은 스캔 출력 단자 SOL1에 접속되어 있다.
상기 복수의 IO 레지스터(52A, 52B)는 각각 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또, 복수의 IO 레지스터(52A, 52B)에는 각각 IO 단자(52C)가 접속되어 있다. 또, 스캔 입력 단자 SIL1은 스캔 출력 단자 SOL1의 근방에 배치된다.
이러한 구성을 갖는 어레이 블록(51)에서는, 스캔 입력 단자 SIL1에 입력된 데이터는 직렬로 접속된 복수의 IO 레지스터(52A, 52B)의 순차적인 주사에 의해, 스캔 출력 단자 SOL1로 전송된다.
상술한 바와 같이, 어레이 블록(51)의 좌단에 스캔 입력 단자 SIL1을 배치하고, 이 출력으로 되는 스캔 출력 단자 SOL1을 마찬가지로 어레이 블록(51)의 좌단에 배치한다. 그리고, 스캔 입력 단자 SIL1과 스캔 출력 단자 SOL1 사이에 복수의 IO 레지스터(52A, 52B)를 직렬로 접속한다. 이에 따라, 스캔 입력 단자 SIL1과 스캔 출력 단자 SOL1 사이에 스캔 체인을 형성할 수 있으며, 스캔 입력 단자 SIL1에 입력된 데이터를 스캔 출력 단자 SOL1로 스캔할 수 있다.
이와 같이, 어레이 블록의 한쪽 단 근방에 스캔 입력 단자와 스캔 출력 단자를 각각 하나씩 설치함으로써, 여러 가지 구성의 메모리 매크로를 작성한 경우라도 외부에 긴 배선을 형성함으로써 생기는 스캔 동작의 퍼포먼스 열화를 억제할 수 있고, 또한 메모리 매크로의 외부에 설치하는 배선을 없애서 스캔 동작의 자동화에 대한 장해를 제거할 수 있다.
다음으로, 상기 어레이 블록(51)에 동작 제어 회로를 설치한 메모리 매크로의 구성에 대하여 설명한다.
도 9는 상기 제3 실시예의 제1 변형예의 메모리 매크로의 구성을 나타내는 도면이다.
도 9에 도시한 바와 같이, 메모리 매크로는 도 8에 도시한 상기 어레이 블록(51) 및 동작 제어 회로(61)를 갖고 있다. 어레이 블록(51) 내의 구성은 도 8에 도시한 구성과 마찬가지이고, 여기서는 입력 제어 회로(52) 내의 스캔 입력 단자 SIL1 및 스캔 출력 단자 SOL1만을 나타내고 있다. 어레이 블록(51)의 입력 제어 회로 내에는 128개의 IO 레지스터와, 128개의 IO 단자가 배치되어 있다.
즉, 어레이 블록(51)의 입출력 제어 회로의 좌단에는 스캔 입력 단자 SIL1과 스캔 출력 단자 SOL1이 배치되어 있다. 그리고, 스캔 입력 단자 SIL1과 스캔 출력 단자 SOL1 사이에는 도 8에 도시한 바와 같이 직렬로 접속된 128개의 IO 레지스터가 배열되어 있다. 상기 128개의 IO 레지스터는 각각 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또, 128개의 IO 레지스터에는 각각 IO 단자가 접속되어 있다.
또한, 상기 동작 제어 회로(61)의 하단에는 스캔 입력 단자 SID2가 배치되어 있다. 상기 동작 제어 회로(61)의 우단에는 상기 스캔 입력 단자 SID2에 접속됨과 함께, 스캔 입력 단자 SIL1에 접속된 스캔 출력 단자 SOR2가 배치되어 있다.
상기 동작 제어 회로(61)의 우단에는 스캔 출력 단자 SOL1에 접속된 스캔 입력 단자 SIR2가 배치되어 있다. 상기 동작 제어 회로(61)의 좌단에는 스캔 출력 단자 SOL2가 배치되어 있다. 그리고, 스캔 입력 단자 SIR2와 스캔 출력 단자 SOL2 사이에는 복수의 IO 레지스터가 접속되어 있다. 상기 복수의 IO 레지스터는 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또, IO 레지스터에는 도시하지 않은 IO 단자가 접속되어 있다. 이 IO 단자는 컨트롤 신호 CNT를 입출력한다.
상기 동작 제어 회로(61)의 좌단에는 스캔 입력 단자 SIL2가 배치되어 있다. 상기 동작 제어 회로(61)의 하단에는 상기 스캔 입력 단자 SIL2에 접속된 스캔 출력 단자 SOD2가 배치되어 있다. 스캔 출력 단자 SOD2는 스캔 입력 단자 SID2의 근방에 배치된다.
또, 하단의 스캔 입력 단자 SID2는 우단의 스캔 출력 단자 SOR2를 하단으로 인출하기 위한 것이고, 스캔 입력 단자 SID2와 스캔 출력 단자 SOR2는 배선으로 접속되어 있을 뿐이다. 마찬가지로, 하단의 스캔 출력 단자 SOD2는 좌단의 스캔 입력 단자 SIL2를 하단으로 인출하기 위한 것이고, 스캔 출력 단자 SOD2와 스캔 입력 단자 SIL2는 배선으로 접속되어 있을 뿐이다. 이 때문에, 동작 제어 회로(61) 내의 IO 레지스터는 모두 스캔 입력 단자 SIR2와 스캔 출력 단자 SOL2 사이에 배치되어 있다.
이러한 구성을 갖는 메모리 매크로에서는, 스캔 입력 단자 SID2에 입력된 데이터 SI는 스캔 출력 단자 SOR2로 전송되고, 다시 스캔 입력 단자 SIL1로 전송된다. 스캔 입력 단자 SIL1에 입력된 상기 데이터 SI는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOL1로 전송되고, 다시 스캔 입력 단자 SIR2로 전송된다. 또한, 상기 데이터 SI는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOL2로 전송된다.
상기 메모리 매크로에서는 어레이 블록(51)과 동작 제어 회로(61)를 나란히 배치했을 때, 스캔 출력 단자 SOR2와 스캔 입력 단자 SIL1이 접속되고, 또한 스캔 출력 단자 SOL1과 스캔 입력 단자 SIR2가 접속되도록 되어 있다.
이러한 구성에 의해, 메모리 매크로의 하단의 스캔 입력 단자 SID2에 스캔되는 데이터 SI를 입력하고, 스캔 출력 단자 SOL2로부터 스캔된 데이터 SO를 출력함으로써, 메모리 매크로로서의 스캔 기능을 실현할 수 있다. 이 때, 이 메모리 매크로는 하나의 스캔 체인으로서 기능하기 때문에, 외부에 배선을 접속할 필요가 없다. 이에 따라, 설계상의 제한이 적어지고, 이 메모리 매크로의 취급이 용이해짐과 함께, 스캔 동작의 퍼포먼스 열화를 억제할 수 있으며, 또한 메모리 매크로의 외부에 설치하는 배선을 없애서 스캔 동작의 자동화에 대한 장해를 제거할 수 있다.
다음으로, 상기 어레이 블록(51) 및 동작 제어 회로(61)를 갖는 메모리 매크로에 어레이 블록(51B)을 설치한 메모리 매크로의 구성에 대하여 설명한다. 동작 제어 회로(61)를 2개의 어레이 블록(51, 51B)에서 공통으로 이용하는 경우, 통상, 동작 제어 회로(61)를 중심으로 하여 2개의 어레이 블록(51, 51B)이 거울 반전되어 배치된다.
도 10은 상기 제3 실시예의 제2 변형예의 메모리 매크로의 구성을 나타내는 도면이다.
도 10에 도시한 바와 같이, 메모리 매크로는 상기 어레이 블록(51), 동작 제어 회로(61) 및 어레이 블록(51B)을 갖고 있다. 어레이 블록(51B)은 동작 제어 회로(61)를 대칭축으로 하여 어레이 블록(51)을 거울 반전한 것이다. 어레이 블록(51) 및 동작 제어 회로(61)의 구성은 도 9에 도시한 구성과 마찬가지이다.
상기 어레이 블록(51B) 내의 구성은 도 8에 도시한 구성을 거울 반전한 것으로, 여기서는 입력 제어 회로 내의 스캔 입력 단자 SIR1B 및 스캔 출력 단자 SOR1B만을 나타내고 있다. 어레이 블록(51B)의 입력 제어 회로 내에는 128개의 IO 레지스터와, 128개의 IO 단자가 배치되어 있다.
상기 어레이 블록(51B)의 입출력 제어 회로의 우단에는 스캔 출력 단자 SOL2에 접속된 스캔 입력 단자 SIR1B가 배치되어 있다. 마찬가지로 상기 입출력 제어 회로의 우단에는 스캔 입력 단자 SIL2에 접속된 스캔 출력 단자 SOR1B가 배치되어 있다. 스캔 입력 단자 SIR1B와 스캔 출력 단자 SOR1B 사이에는 도 8에 도시한 바와 같이 직렬로 접속된 128개의 IO 레지스터가 배열되어 있다. 상기 128개의 IO 레지스터는 각각 주사 가능한 래치 수단을 갖고 있으며, 스캔 체인을 형성하고 있다. 또, 128개의 IO 레지스터에는 각각 IO 단자가 접속되어 있다.
이러한 구성을 갖는 메모리 매크로에서는, 스캔 입력 단자 SID2에 입력된 데이터 SI는 스캔 출력 단자 SOR2로 전송되고, 다시 스캔 입력 단자 SIL1로 전송된다. 스캔 입력 단자 SIL1에 입력된 상기 데이터 SI는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOL1로 전송되고, 다시 스캔 입력 단자 SIR2로 전송된다. 또한, 상기 데이터 SI는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOL2로 전송되고, 또한 스캔 입력 단자 SIR1B로 전송된다.
상기 스캔 입력 단자 SIR1B로 전송된 상기 데이터 SI는 직렬로 접속된 복수의 IO 레지스터의 순차적인 주사에 의해, 스캔 출력 단자 SOR1B로 전송되고, 다시 스캔 입력 단자 SIL2로 전송된다. 또한, 상기 스캔 입력 단자 SIL2로 전송된 상기 데이터 SI는 스캔 출력 단자 SOD2로 전송된다.
상기 메모리 매크로에서는 어레이 블록(51), 동작 제어 회로(61) 및 어레이 블록(51B)을 나란히 배치했을 때, 스캔 출력 단자 SOR2와 스캔 입력 단자 SIL1이 접속되고, 또한 스캔 출력 단자 SOL1과 스캔 입력 단자 SIR2, 스캔 출력 단자 SOL2와 스캔 입력 단자 SIR1B, 스캔 출력 단자 SOR1B와 스캔 입력 단자 SIL2가 각각 접속되도록 되어 있다.
이러한 구성에 의해, 메모리 매크로의 하단의 스캔 입력 단자 SID2에 스캔되는 데이터 SI를 입력하고, 메모리 매크로의 하단의 스캔 출력 단자 SOD2로부터 스캔된 데이터 SO를 출력함으로써, 메모리 매크로로서의 스캔 기능을 실현할 수 있다. 이 때, 이 메모리 매크로는 하나의 스캔 체인으로서 기능하기 때문에, 외부에 배선을 접속할 필요가 없다. 이에 따라, 설계상의 제한이 적어져 이 메모리 매크로의 취급이 용이해짐과 함께, 스캔 동작의 퍼포먼스 열화를 억제할 수 있으며, 메모리 매크로의 외부에 설치하는 배선을 없애서 스캔 동작의 자동화에 대한 장해를 제거할 수 있다.
이상 설명한 바와 같이 이 제3 실시예 및 변형예에 따르면, 외부에 긴 배선을 형성하는 것에 의한 스캔 동작의 퍼포먼스 열화를 저감할 수 있고, 스캔 동작의 자동화에 있어서의 장해를 제거할 수 있다.
<제4 실시예>
다음으로, 본 발명의 제4 실시예의 반도체 집적 회로를 구성하는 메모리 매크로에 대하여 설명한다. 이 제4 실시예는 어레이 블록 내의 IO 레지스터간에서 홀드 위반에 의한 데이터의 스루를 없애기 위해, 전단의 IO 레지스터에 공급되는 클럭 신호를 지연시키는 버퍼를 설치한 것이고, 그 밖에는 제2 실시예의 어레이 블록의 구성과 마찬가지이다. 또한, 이 제4 실시예에서는 동작 제어 회로를 중심으로 하여 상술한 어레이 블록이 거울 반전되어 배치되어 있다.
도 11은 제4 실시예의 메모리 매크로의 구성을 나타내는 도면이다.
도 11에 도시한 바와 같이, 메모리 매크로(71)는 어레이 블록(72), 동작 제어 회로(21) 및 어레이 블록(72B)을 갖고 있다. 어레이 블록(72B)은 동작 제어 회로(21)를 대칭축으로 하여 어레이 블록(72)을 거울 반전한 것이다.
상기 어레이 블록(72) 내의 구성은, 도 3에 도시한 어레이 블록(11)에 있어서, 입력 제어 회로(16)를 제외하고 메모리 셀 어레이(12), 로우 디코더(13), 컬럼 디코더(14), 감지 증폭기(15)를 갖는 구성은 마찬가지이기 때문에, 여기서는 입력 제어 회로 내의 구성만을 나타낸다.
어레이 블록(72)의 입출력 제어 회로는 IO 단자가 각각 접속된 복수의 IO 레지스터(73), 복수의 버퍼(75, 76), 제1 스캔 입력 단자 SIR3, 제1 스캔 출력 단자SOL3, 제2 스캔 입력 단자 SIL3 및 제2 스캔 출력 단자 SOR3을 갖고 있다.
상기 어레이 블록(72)의 우단에는 제1 스캔 입력 단자 SIR3이 배치되어 있다. 상기 어레이 블록(72)의 좌단에는 제1 스캔 출력 단자 SOL3이 배치되어 있다. 그리고, 제1 스캔 입력 단자 SIR3과 제1 스캔 출력 단자 SOL3 사이에는 직렬로 접속된 복수(예를 들면 128개)의 IO 레지스터(73)가 배열되어 있다. 상기 복수의 IO 레지스터(73)는 각각 주사 가능한 래치 수단을 갖고 있으며, 직렬로 접속되어 스캔 체인을 형성하고 있다.
또한, 출력단측의 IO 레지스터(73)에는 클럭 신호 SSCLK가 입력되고, 입력단측의 IO 레지스터(73)에는 버퍼(75)를 통한 클럭 신호 SSCLK가 입력되어 있다. 클럭 신호 SSCLK는 동작 제어 회로(21)로부터 공급된다. 또한, 복수의 IO 레지스터(73)에는 복수(예를 들면 128개)의 IO 단자가 접속되어 있다.
또한, 상기 어레이 블록(72)의 좌단에는 제2 스캔 입력 단자 SIL3이 배치되어 있다. 상기 어레이 블록(72)의 우단에는 제2 스캔 출력 단자 SOR3이 배치되어 있다. 그리고, 제2 스캔 입력 단자 SIL3과 제2 스캔 출력 단자 SOR3 사이에는 직렬로 접속된 복수의 버퍼(76)가 배열되어 있다. 또, 제2 스캔 입력 단자 SIL3은 제1 스캔 출력 단자 SOL3의 근방에 배치되고, 제2 스캔 출력 단자 SOR3은 제1 스캔 입력 단자 SIR3의 근방에 배치된다.
상기 어레이 블록(72B)의 구성은 상기 어레이 블록(72)을 거울 반전한 것으로, 스캔 입력 단자 SIL3B와 스캔 출력 단자 SOR3B 사이에는 직렬로 접속된 복수(예를 들면 128개)의 IO 레지스터(73B)가 배열되어 있다. 상기 복수의 IO레지스터(73B)는 각각 주사 가능한 래치 수단을 갖고 있으며, 직렬로 접속되어 스캔 체인을 형성하고 있다.
또한, 출력단측의 IO 레지스터(73B)에는 클럭 신호 SSCLK가 입력되고, 입력단측의 IO 레지스터(73B)에는 버퍼(75B)를 통한 클럭 신호 SSCLK가 입력되어 있다. 클럭 신호 SSCLK는 동작 제어 회로(21)로부터 공급된다. 또한, 복수의 IO 레지스터(73B)에는 복수(128개)의 IO 단자가 접속되어 있다.
또한, 스캔 입력 단자 SIR3B와 스캔 출력 단자 SOL3B 사이에는 직렬로 접속된 복수의 버퍼(76B)가 배열되어 있다. 또, 스캔 입력 단자 SIR3B는 스캔 출력 단자 SOR3B의 근방에 배치되고, 스캔 출력 단자 SOL3B는 스캔 입력 단자 SIL3B의 근방에 배치된다. 또한, 스캔 출력 단자 SOL3B와 스캔 입력 단자 SIL3B 사이에는 배선(77)이 접속되어 있다.
또한, 동작 제어 회로(21)의 구성은 도 4에 도시한 구성과 마찬가지이다.
상기 메모리 매크로(71)에서는 스캔 입력 단자 SIL3으로부터 스캔 출력 단자 SOR3으로의 패스 및 스캔 입력 단자 SIR3B로부터 스캔 출력 단자 SOL3B로의 패스에는 IO 레지스터가 없고, 버퍼(76) 및 버퍼(76B)만이 존재하고 있다. 또한, 스캔 입력 단자 SIR3으로부터 스캔 출력 단자 SOL3으로의 패스 및 스캔 입력 단자 SIL3B로부터 스캔 출력 단자 SOR3B로의 패스에는 IO 레지스터(73) 및 IO 레지스터(73B)가 존재한다.
상기 클럭 신호 SSCLK는 스캔 시프트용의 클럭 신호이고, 이 클럭 신호에 응답하여 IO 레지스터(73, 73B)는 기억하고 있는 데이터를 후단의 IO 레지스터로 출력한다.
이러한 구성을 갖는 메모리 매크로(71)에서는, 스캔 입력 단자 SIR3에 입력된 데이터 SI는 직렬로 접속된 복수의 IO 레지스터(73)의 순차적인 주사에 의해, 스캔 출력 단자 SOL3으로 전송되고, 다시 스캔 입력 단자 SIR2로 전송된다. 이 때, 후단(데이터를 수취하는 측)의 IO 레지스터(73)에는 지연시키지 않은 클럭 신호 SSCLK를 공급하고, 전단(데이터를 전송하는 측)의 IO 레지스터(73)에는 버퍼(75)에 의해 지연시킨 클럭 신호 SSCLK를 공급한다. 이에 따라, 후단의 IO 레지스터(73)에 기억되어 있던 데이터를 전단의 IO 레지스터(73)에 기억되어 있던 데이터보다 먼저 전송시킨다. 이렇게 해서 홀드 위반에 의한 데이터의 스루를 방지한다.
상기 스캔 입력 단자 SIR2로 전송된 상기 데이터 SI는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOL2로 전송되고, 다시 스캔 입력 단자 SIR3B로 전송된다. 스캔 입력 단자 SIR3B로 전송된 상기 데이터 SI는 직렬로 접속된 복수의 버퍼(76B)를 통해 스캔 출력 단자 SOL3B로 전송된다.
상기 스캔 출력 단자 SOL3B로 전송된 상기 데이터 SI는 배선(77)을 통해 스캔 입력 단자 SIL3B에 입력된다. 스캔 입력 단자 SIL3B에 입력된 상기 데이터 SI는 직렬로 접속된 복수의 IO 레지스터(73B)의 순차적인 주사에 의해, 스캔 출력 단자 SOR3B로 전송되고, 다시 스캔 입력 단자 SIL2로 전송된다. 이 때, 상술한 바와 마찬가지로, 후단의 IO 레지스터(73B)에는 지연시키지 않은 클럭 신호 SSCLK를 공급하고, 전단의 IO 레지스터(73B)에는 버퍼(75B)에 의해 지연시킨 클럭 신호 SSCLK를 공급한다. 이에 따라, 후단의 IO 레지스터(73B)에 기억되어 있던 데이터를 전단의 IO 레지스터(73B)에 기억되어 있던 데이터보다 먼저 전송시킨다. 이렇게 해서 홀드 위반에 의한 데이터의 스루를 방지한다.
상기 스캔 입력 단자 SIL2에 입력된 상기 데이터 SI는 복수의 IO 레지스터의 주사에 의해, 스캔 출력 단자 SOR2로 전송되고, 다시 스캔 입력 단자 SIL3으로 전송된다. 또한, 상기 데이터 SI는 직렬로 접속된 복수의 버퍼(76)를 통해 스캔 출력 단자 SOR3으로 전송된다. 이와 같이 하여, 메모리 매크로(71) 내를 스캔된 데이터 SO가 스캔 출력 단자 SOR3으로부터 출력된다.
상술한 바와 같이 이 제4 실시예에서는 데이터 시프트 방향의 후단의 IO 레지스터가 전단의 IO 레지스터보다 먼저 클럭 신호를 수취하기 때문에, 후단의 IO 레지스터는 데이터를 전송한 후에, 전단의 IO 레지스터로부터 전송되는 데이터를 수취할 수 있다. 이에 따라, 홀드 위반에 의한 데이터의 스루를 없앨 수 있다. 이 실시예는 IO 레지스터군에 대한 시프트 클럭의 설계를 용이하게 한 예이다.
또한, 상술한 각 실시예에서는 좌단 및 우단에 스캔 입력 단자와 스캔 출력 단자를 설치하였지만, 도 12에 도시한 바와 같이, 좌단에 스캔 입력 단자 SIL과 스캔 출력 단자 SOL을 설치하고, 우단에 스캔 입력 단자 SIR과 스캔 출력 단자 SOR을 설치하며, 상단에 스캔 입력 단자 SIU와 스캔 출력 단자 SOU를 설치하고, 하단에 스캔 입력 단자 SID와 스캔 출력 단자 SOD를 각각 설치하도록 해도 된다.
이상 진술한 바와 같이 본 발명의 실시예에 따르면, 여러 가지 구성의 메모리 매크로에 스캔 기능을 설정했을 때, 외부에 긴 배선을 설치하는 것에 의한 스캔 동작의 퍼포먼스 열화를 저감할 수 있고, 또한 메모리 매크로의 외부에 설치하는 배선을 없애서, 스캔 동작의 자동화에 대한 장해를 제거할 수 있는 반도체 집적 회로를 제공하는 것이 가능하다.
또한, 상술한 각 실시예에서는 상기 어레이 블록으로서 메모리 셀 어레이, 로우 디코더, 컬럼 디코더 등으로 구성되는 메모리 회로가 형성된 예를 나타냈지만, 어레이 블록에 형성되는 회로는 메모리 회로에 한하는 것이 아니라, 그 밖의 회로군, 예를 들면 논리 회로라도 무방하다.
또한, 상술한 각 실시예는 각각 단독으로 실시할 수 있을 뿐만 아니라, 적절하게 조합하여 실시하는 것도 가능하다.
또한, 상술한 각 실시예에는 여러 가지 단계의 발명이 포함되어 있고, 각 실시예에 있어서 개시한 복수의 구성 요건이 적절한 조합에 의해, 여러 가지 단계의 발명을 추출하는 것도 가능하다.
당분야의 업자라면 그 외의 장점 및 변형예들을 용이하게 고안할 수 있을 것이다. 따라서, 그 광의의 관점에서의 본 발명은 상술된 특정의 상세한 설명 및 대표 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구범위 및 그 등가물들에 의해 정의된 일반적인 발명적 개념의 정신 또는 범위를 벗어나지 않고 다양한 변형예들이 이루어질 수 있다.

Claims (20)

  1. 반도체 집적 회로에 있어서,
    특정한 기능들을 갖는 회로군;
    상기 회로군에 입력하는 데이터가 외부로부터 입력되는 복수의 입력 단자;
    상기 회로군으로부터 출력된 데이터를 외부로 출력하는 복수의 출력 단자:
    직렬로 접속된 제1 복수의 레지스터-상기 제1 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제1 복수의 레지스터의 각각은 상기 복수의 입력 단자의 각각에 접속되어 있음-;
    직렬로 접속된 제2 복수의 레지스터-상기 제2 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제2 복수의 레지스터의 각각은 상기 복수의 출력 단자의 각각에 접속되어 있음-;
    상기 직렬로 접속된 제1 복수의 레지스터의 일단에 설치된 제1 스캔 입력 단자;
    상기 직렬로 접속된 제1 복수의 레지스터의 타단에 설치된 제1 스캔 출력 단자;
    상기 직렬로 접속된 제2 복수의 레지스터의 일단에 설치된 제2 스캔 입력 단자;
    상기 직렬로 접속된 제2 복수의 레지스터의 타단에 설치된 제2 스캔 출력 단자; 및
    상기 회로군 및 상기 제1, 제2 복수의 레지스터의 동작을 제어하는 동작 제어 회로
    를 포함하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제1 스캔 출력 단자와 상기 제2 스캔 입력 단자는 동일측 단부에 인접하여 배치되어 있고, 상기 제1 스캔 출력 단자와 상기 제2 스캔 입력 단자 사이에 형성된 배선을 더 포함하는 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 동작 제어 회로는,
    입력 단자 및 출력 단자에 접속된 제3, 제4 복수의 레지스터와,
    상기 제3 복수의 레지스터의 일단에 접속된 제3 스캔 입력 단자와,
    상기 제3 복수의 레지스터의 타단에 접속된 제3 스캔 출력 단자와,
    상기 제4 복수의 레지스터의 일단에 접속된 제4 스캔 입력 단자와,
    상기 제4 복수의 레지스터의 타단에 접속된 제4 스캔 출력 단자
    를 포함하고,
    상기 제3 스캔 입력 단자는 상기 제1 스캔 출력 단자에 접속되고, 상기 제4 스캔 출력 단자는 상기 제2 스캔 입력 단자에 접속되어 있는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 제3 스캔 출력 단자와 상기 제4 스캔 입력 단자는 동일측 단부에 인접하여 배치되어 있고, 상기 제3 스캔 출력 단자와 상기 제4 스캔 입력 단자 사이에 형성된 배선을 더 포함하는 반도체 집적 회로.
  5. 제1항에 있어서,
    상기 회로군, 복수의 입력 단자, 복수의 출력 단자, 제1, 제2 복수의 레지스터, 제1 스캔 입력 단자, 제1 스캔 출력 단자, 제2 스캔 입력 단자 및 제2 스캔 출력 단자가 제1 집적 회로를 구성하고, 상기 제1 집적 회로에 인접하여 상기 동작 제어 회로가 배치됨과 함께, 상기 동작 제어 회로를 사이에 두고 상기 제1 집적 회로와 반대측에는 상기 제1 집적 회로가 거울 반전된 구성을 갖는 제2 집적 회로가 배치되어 있는 반도체 집적 회로.
  6. 제1항에 있어서,
    상기 회로군은,
    메모리 셀이 행 방향 및 열 방향으로 복수 배열된 메모리 셀 어레이와,
    상기 행 방향으로 배열된 상기 메모리 셀을 선택하는 로우 디코더와,
    상기 열 방향으로 배열된 상기 메모리 셀을 선택하는 컬럼 디코더와,
    선택된 메모리 셀로부터 데이터를 판독하는 감지 증폭기
    를 포함하는 반도체 집적 회로.
  7. 반도체 집적 회로에 있어서,
    특정한 기능들을 갖는 회로군;
    상기 회로군에 입력하는 데이터가 외부로부터 입력되는 복수의 입력 단자;
    상기 회로군으로부터 출력된 데이터를 외부로 출력하는 복수의 출력 단자;
    직렬로 접속된 제1 복수의 레지스터-상기 제1 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제1 복수의 레지스터의 각각은 상기 복수의 입력 단자 및 복수의 출력 단자의 각각에 접속되어 있음-;
    직렬로 접속된 복수의 버퍼-상기 복수의 버퍼는 데이터를 증폭함-;
    상기 직렬로 접속된 제1 복수의 레지스터의 일단에 설치된 제1 스캔 입력 단자;
    상기 직렬로 접속된 제1 복수의 레지스터의 타단에 설치된 제1 스캔 출력 단자;
    상기 직렬로 접속된 복수의 버퍼의 일단에 설치된 제2 스캔 입력 단자;
    상기 직렬로 접속된 복수의 버퍼의 타단에 설치된 제2 스캔 출력 단자; 및
    상기 회로군 및 상기 제1 복수의 레지스터의 동작을 제어하는 동작 제어 회로
    를 포함하는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 제1 스캔 출력 단자와 상기 제2 스캔 입력 단자는 동일측 단부에 인접하여 배치되어 있고, 상기 제1 스캔 출력 단자와 상기 제2 스캔 입력 단자 사이에 형성된 배선을 더 포함하는 반도체 집적 회로.
  9. 제7항에 있어서,
    상기 동작 제어 회로는,
    입력 단자 및 출력 단자에 접속된 제2, 제3 복수의 레지스터와,
    상기 제2 복수의 레지스터의 일단에 접속된 제3 스캔 입력 단자와,
    상기 제2 복수의 레지스터의 타단에 접속된 제3 스캔 출력 단자와,
    상기 제3 복수의 레지스터의 일단에 접속된 제4 스캔 입력 단자와,
    상기 제3 복수의 레지스터의 타단에 접속된 제4 스캔 출력 단자
    를 포함하고,
    상기 제3 스캔 입력 단자는 상기 제1 스캔 출력 단자에 접속되고, 상기 제4 스캔 출력 단자는 상기 제2 스캔 입력 단자에 접속되어 있는 반도체 집적 회로.
  10. 제9항에 있어서,
    상기 제3 스캔 출력 단자와 상기 제4 스캔 입력 단자는 동일측 단부에 인접하여 배치되어 있고, 상기 제3 스캔 출력 단자와 상기 제4 스캔 입력 단자 사이에 형성된 배선을 더 포함하는 반도체 집적 회로.
  11. 제7항에 있어서,
    상기 회로군, 복수의 입력 단자, 복수의 출력 단자, 제1 복수의 레지스터, 복수의 버퍼, 제1 스캔 입력 단자, 제1 스캔 출력 단자, 제2 스캔 입력 단자 및 제2 스캔 출력 단자가 제1 집적 회로를 구성하고, 상기 제1 집적 회로에 인접하여 상기 동작 제어 회로가 배치됨과 함께, 상기 동작 제어 회로를 사이에 두고 상기 제1 집적 회로와 반대측에는 상기 제1 집적 회로가 거울 반전된 구성을 갖는 제2 집적 회로가 배치되어 있는 반도체 집적 회로.
  12. 제7항에 있어서,
    상기 회로군은,
    메모리 셀이 행 방향 및 열 방향으로 복수 배열된 메모리 셀 어레이와,
    상기 행 방향으로 배열된 상기 메모리 셀을 선택하는 로우 디코더와,
    상기 열 방향으로 배열된 상기 메모리 셀을 선택하는 컬럼 디코더와,
    선택된 메모리 셀로부터 데이터를 판독하는 감지 증폭기
    를 포함하는 반도체 집적 회로.
  13. 반도체 집적 회로에 있어서,
    특정한 기능들을 갖는 회로군;
    상기 회로군에 입력하는 데이터가 외부로부터 입력되는 복수의 입력 단자;
    상기 회로군으로부터 출력된 데이터를 외부로 출력하는 복수의 출력 단자;
    직렬로 접속된 제1 복수의 레지스터-상기 제1 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제1 복수의 레지스터의 각각은 상기 복수의 입력 단자의 각각에 접속되어 있음-;
    직렬로 접속된 제2 복수의 레지스터-상기 제2 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제2 복수의 레지스터의 각각은 상기 복수의 출력 단자의 각각에 접속되어 있음-;
    상기 직렬로 접속된 제1 복수의 레지스터의 일단에 설치된 제1 스캔 입력 단자;
    상기 직렬로 접속된 제2 복수의 레지스터의 일단에 설치된 제1 스캔 출력 단자-상기 제1 스캔 출력 단자는 상기 제1 스캔 입력 단자에 인접하여 배치되어 있음-;
    상기 직렬로 접속된 제1 복수의 레지스터의 타단과, 상기 직렬로 접속된 제2 복수의 레지스터의 타단 사이에 형성된 배선; 및
    상기 회로군 및 상기 제1, 제2 복수의 레지스터의 동작을 제어하는 동작 제어 회로
    를 포함하는 반도체 집적 회로.
  14. 제13항에 있어서,
    상기 동작 제어 회로는,
    데이터가 입력되는 제3 스캔 입력 단자와,
    상기 제3 스캔 입력 단자에 접속된 제3 스캔 출력 단자와,
    입력 단자 및 출력 단자의 각각에 접속된 제3 복수의 레지스터와,
    상기 제3 복수의 레지스터의 일단에 접속된 제4 스캔 입력 단자와,
    상기 제3 복수의 레지스터의 타단에 접속된 제4 스캔 출력 단자
    를 포함하고,
    상기 제3 스캔 출력 단자는 상기 제1 스캔 입력 단자에 접속되고, 상기 제4 스캔 입력 단자는 상기 제1 스캔 출력 단자에 접속되어 있는 반도체 집적 회로.
  15. 제13항에 있어서,
    상기 회로군, 복수의 입력 단자, 복수의 출력 단자, 제1, 제2 복수의 레지스터, 제1 스캔 입력 단자, 제1 스캔 출력 단자 및 상기 배선이 제1 집적 회로를 구성하고, 상기 제1 집적 회로에 인접하여 상기 동작 제어 회로가 배치됨과 함께, 상기 동작 제어 회로를 사이에 두고 상기 제1 집적 회로와 반대측에는 상기 제1 집적 회로가 거울 반전된 구성을 갖는 제2 집적 회로가 배치되어 있는 반도체 집적 회로.
  16. 제13항에 있어서,
    상기 회로군은,
    메모리 셀이 행 방향 및 열 방향으로 복수 배열된 메모리 셀 어레이와,
    상기 행 방향으로 배열된 상기 메모리 셀을 선택하는 로우 디코더와,
    상기 열 방향으로 배열된 상기 메모리 셀을 선택하는 컬럼 디코더와,
    선택된 메모리 셀로부터 데이터를 판독하는 감지 증폭기
    를 포함하는 반도체 집적 회로.
  17. 반도체 집적 회로에 있어서,
    특정한 기능들을 갖는 회로군;
    상기 회로군에 입력하는 데이터가 외부로부터 입력되는 복수의 입력 단자;
    상기 회로군으로부터 출력된 데이터를 외부로 출력하는 복수의 출력 단자;
    직렬로 접속된 제1 복수의 레지스터-상기 제1 복수의 레지스터의 각각은 기억하고 있는 데이터를 인접하는 레지스터에 순차적으로 시프트하고, 상기 제1 복수의 레지스터의 각각은 상기 복수의 입력 단자 및 복수의 출력 단자의 각각에 접속되어 있음-;
    직렬로 접속된 제1 복수의 버퍼-상기 제1 복수의 버퍼는 데이터를 증폭함-;
    상기 직렬로 접속된 제1 복수의 레지스터의 일단에 설치된 제1 스캔 입력 단자;
    상기 직렬로 접속된 제1 복수의 레지스터의 타단에 설치된 제1 스캔 출력 단자;
    상기 직렬로 접속된 제1 복수의 버퍼의 일단에 설치된 제2 스캔 입력 단자;
    상기 직렬로 접속된 제1 복수의 버퍼의 타단에 설치된 제2 스캔 출력 단자;
    상기 제1 복수의 레지스터에서의 데이터의 시프트 동작을 제어하는 클럭 신호를 출력하는 동작 제어 회로; 및
    상기 동작 제어 회로로부터 출력되는 상기 클럭 신호를 지연시켜 상기 제1 복수의 레지스터에 공급하는 제2 복수의 버퍼
    를 포함하는 반도체 집적 회로.
  18. 제17항에 있어서,
    상기 동작 제어 회로는,
    입력 단자 및 출력 단자에 접속된 제2, 제3 복수의 레지스터와,
    상기 제2 복수의 레지스터의 일단에 접속된 제3 스캔 입력 단자와,
    상기 제2 복수의 레지스터의 타단에 접속된 제3 스캔 출력 단자와,
    상기 제3 복수의 레지스터의 일단에 접속된 제4 스캔 입력 단자와,
    상기 제3 복수의 레지스터의 타단에 접속된 제4 스캔 출력 단자
    를 포함하고,
    상기 제3 스캔 입력 단자는 상기 제1 스캔 출력 단자에 접속되고, 상기 제4 스캔 출력 단자는 상기 제2 스캔 입력 단자에 접속되어 있는 반도체 집적 회로.
  19. 제17항에 있어서,
    상기 회로군, 복수의 입력 단자, 복수의 출력 단자, 제1 복수의 레지스터, 제1 복수의 버퍼, 제2 복수의 버퍼, 제1 스캔 입력 단자, 제1 스캔 출력 단자, 제2스캔 입력 단자 및 제2 스캔 출력 단자가 제1 집적 회로를 구성하고, 상기 제1 집적 회로에 인접하여 상기 동작 제어 회로가 배치됨과 함께, 상기 동작 제어 회로를 사이에 두고 상기 제1 집적 회로와 반대측에는 상기 제1 집적 회로가 거울 반전된 구성을 갖는 제2 집적 회로가 배치되어 있는 반도체 집적 회로.
  20. 제17항에 있어서,
    상기 회로군은,
    메모리 셀이 행 방향 및 열 방향으로 복수 배열된 메모리 셀 어레이와,
    상기 행 방향으로 배열된 상기 메모리 셀을 선택하는 로우 디코더와,
    상기 열 방향으로 배열된 상기 메모리 셀을 선택하는 컬럼 디코더와,
    선택된 메모리 셀로부터 데이터를 판독하는 감지 증폭기
    를 포함하는 반도체 집적 회로.
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