JPH07219844A - キャッシュラインリプレーシング装置及び方法 - Google Patents

キャッシュラインリプレーシング装置及び方法

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JPH07219844A
JPH07219844A JP6112773A JP11277394A JPH07219844A JP H07219844 A JPH07219844 A JP H07219844A JP 6112773 A JP6112773 A JP 6112773A JP 11277394 A JP11277394 A JP 11277394A JP H07219844 A JPH07219844 A JP H07219844A
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memory
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持 慶 朴
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Abstract

(57)【要約】 【目的】 キャッシュメモリを使用するコンピューター
システムのキャッシュラインリプレーシング装置及び方
法を提供する。 【構成】 ＣＰＵ／キャッシュバスのライトバックデー
タを貯蔵するための第１貯蔵手段と、主メモリからメモ
リバスにリードしたデータを貯蔵するための第２貯蔵手
段と、前記第２貯蔵手段にデータが貯蔵される時カウン
ト値を増加させ、前記第２貯蔵手段からデータが読み出
される時前記カウント値を減少させるレジスターと、前
記レジスターのカウント値により、前記第２貯蔵手段に
貯蔵されたデータをＣＰＵ／キャッシュバスに伝送した
り、メモリバスのデータをＣＰＵ／キャッシュバスに選
択伝送するマルチプレクサーを含むことを特徴とする。 〔効果〕これにより、ライトバッファリングによる時間
遅延を防止し、又メモリバンド幅の損失なくＣＰＵが高
速でデータをリードすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ（Cach
e Memory）を使用するコンピューターシステムに係り、
特にキャッシュライン情報を主メモリにライトバックし
キャッシュライン情報を主メモリからリードしキャッシ
ュライン情報をリプレーシング（replacing)するための
装置及び方法に関する。
【０００２】
【従来の技術】コンピューターシステムに用いられるキ
ャッシュメモリは中央処理装置（ＣＰＵ）及びバスの処
理速度と比較し相対的に低速の主メモリ（主にＤＲＡＭ
を使用する）をアクセスする時発生するシステムパフォ
ーマンスの損失を減らすために使用される。
【０００３】キャッシュメモリは主メモリとＣＰＵの間
に設けられる高速のバッファーであり、現在使用してい
る主メモリ内容中で使用頻度の高い領域のデータを覚
え、一般に主メモリの速度より５〜１０倍高速なので実
効メモリアクセス時間が短縮できる。しかしながら、望
むデータがキャッシュメモリ上に存しないのでキャッシ
ュミスが発生した際、又は新しいデータを貯蔵するキャ
ッシュメモリ空間がない時、キャッシュライン単位でキ
ャッシュライン情報をリプレーシングする動作サイクル
を遂行すべきである。
【０００４】このようなキャッシュラインリプレーシン
グ動作サイクルはライトバックサイクルとリードサイク
ルよりなり、これらの全てが主メモリを相対として生ず
るのでシステムパフォーマンスに及ぼす影響が大きい。
図１の（Ａ）及び（Ｂ）は従来のキャッシュラインリプ
レーシング動作サイクルの動作タイミング図である。動
作サイクル中の全ての処理過程は主メモリを相対して生
ずるので、動作サイクルの全体タイミングは主メモリと
して用いられるＤＲＡＭのアクセスレーテンシーに従属
的である。図１の（Ａ）はＣＰＵ／キャッシュバスのア
ドレス、図１の（Ｂ）はＣＰＵ／キャッシュバスのデー
タを示し、図１の（Ａ），（Ｂ）で１０１と１０２は主
メモリのアクセスレーテンシーの周期、データ１〜ｎは
１−キャッシュラインのサイズを意味する。
【０００５】ライトバックサイクル１０３では主メモリ
のアクセスレーテンシー１０１が経過してからライトバ
ックアドレス１１によりデータ１３をライトバック
し、、リードサイクル１０４では主メモリのアクセスレ
ーテンシー周期１０２が経過した後リードアドレス１２
に応じてデータ１４をリードする。結果的に、図１の
（Ｂ）に示した通りＣＰＵが望むデータを読み出す時点
は主メモリのアクセスレーテンシーにより決定されるラ
イトバックサイクルとリードサイクルを遂行した後の
“ａ”時点となる。
【０００６】図１の（Ａ）及び（Ｂ）に示したキャッシ
ュラインリプレーシング動作サイクルの問題点を補完し
システムパフォーマンスを向上するために、キャッシュ
ラインリプレーシング装置に速度の速いライトバックバ
ッファーを付加してキャッシュミスの発生したライトバ
ックデータをバッファーに貯蔵するＦＲＷＢ（Flagged
Register Write Back ）方式が用いられている。その例
として、インテル社の商品マーキュリチップセット番号
８２４３３１ＬＸキャッシュコントローラーがある。
【０００７】図２の（Ａ）乃至（Ｄ）は従来のＦＲＷＢ
方式によるキャッシュラインリプレーシングサイクルの
タイミング図である。図２の（Ａ）はＣＰＵ／キャッシ
ュバスのアドレス、（Ｂ）はＣＰＵ／キャッシュバスの
データ、（Ｃ）はメモリバスのアドレス、（Ｄ）はメモ
リバスのデータを示す。ＣＰＵ／キャッシュバスの動作
サイクルはライトバックデータ２３をライトバックバッ
ファーに貯蔵するサイクル２０１とメモリバスのデータ
２７をＣＰＵ／キャッシュバスに伝送するサイクル２０
２よりなる。そして、メモリバスの動作サイクルはメモ
リバスを通じて主メモリからデータ２７をリードするサ
イクル２０５とライトバックバッファーに貯蔵されたデ
ータ２３を主メモリにデータ２８としてライトするサイ
クル２０６よりなる。
【０００８】ＣＰＵ／キャッシュバスを通じてライトバ
ックデータ２３はライトバックバッファーにサイクル２
０１の間貯蔵され、それと同時にメモリバスを通じて主
メモリはアクセスされサイクル２０５の間データ２７が
リードされる。ＣＰＵ／キャッシュバスのリードサイク
ル２０２は主メモリにアクセスレーテンシーに関係なく
ライトバックデータの貯蔵が完了してから直ぐ始まるの
で、図２の（Ｄ）に示したようにＣＰＵが望むデータを
読み出す時点は“ｂ”時点となる。そして、ライトバッ
クバッファーに貯蔵されたデータ２３はＣＰＵ／キャッ
シュバスのリードサイクル２０２が終わる時点（“ｂ”
時点）からサイクル２０６の間主メモリにライトバック
される。従って、メモリバスの全体動作サイクルは
“ｃ”時点で完了する。
【０００９】ＣＰＵ／キャッシュバスを通じてライトバ
ックサイクル２０１の間主メモリが直接アクセスされる
代わりに、バッファーを利用しライトバックサイクルに
よる所要時間の周期を減らすことによりＣＰＵが望むデ
ータを読み出す時間が短縮できる。しかしながら、ＣＰ
Ｕ／キャッシュバスのデータをライトバックバッファー
に貯蔵することに必要な時間周期２０３は、一般的に主
メモリのアクセスレーテンシー周期より長く、これはキ
ャッシュラインサイズが大きいほどデータの貯蔵時間が
更に長くなるのでサイクルタイムを十分に減らしたとは
言えない。
【００１０】又、ライトバックデータ２３をライトバッ
クサイクル２０１の間貯蔵し、リードサイクル２０２が
終わった後（“ｂ”時点）、実際主メモリにライトバッ
クバッファーのデータをライトバックする。結果的に、
キャッシュラインリプレーシングサイクルの間メモリバ
スを占有するサイクルの時間周期２０５、２０６はバッ
ファリングに必要な時間と主メモリアクセスレーテンシ
ー周期の差ほど更に増え、図１の（Ｂ）の全体サイクル
時間１０３，１０４より更に長くなる。
【００１１】従って、メモリバスはデータが送れる最大
限界が定められているので、メモリバスを占有するバン
ド幅の損失が発生する。特に、マルチプロセッサーシス
テムでは複数個のプロセッサーが一つのメモリバスを共
通で占有するのでメモリバンド幅が重要なシステムパフ
ォーマンス要素中の一つとなる。
【００１２】
【発明が解決しようとする課題】本発明の目的はキャッ
シュラインリプレーシングサイクルでライトバックバッ
ファリングによるメモリバスバンド幅の損失を解決し、
ＣＰＵが最大限速くデータが読み出せるようにするため
のキャッシュラインリプレーシング装置及び方法を提供
することである。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに本発明によるキャッシュラインリプレーシング装置
は、ＣＰＵと主メモリとキャッシュメモリを具備したコ
ンピューターシステムで、ＣＰＵ／キャッシュバスのキ
ャッシュライン情報を主メモリにライトバックし、望む
キャッシュライン情報を主メモリからメモリバスにリー
ドしＣＰＵ／キャッシュバスへ伝送するためのキャッシ
ュラインリプレーシング装置において、ＣＰＵ／キャッ
シュバスのライトバックデータを貯蔵するための第１貯
蔵手段と、主メモリからメモリバスにリードしたデータ
を貯蔵するための第２貯蔵手段と、前記第２貯蔵手段に
データが貯蔵される時カウント値を増加させ、前記第２
貯蔵手段からデータが読み出される時前記カウント値を
減少させるレジスター手段と、前記レジスター手段のカ
ウント値により、前記第２貯蔵手段に貯蔵されたデータ
をＣＰＵ／キャッシュバスに伝送したり、メモリバスの
データをＣＰＵ／キャッシュバスに選択伝送するマルチ
プレクサーを含むことを特徴とする。
【００１４】前記の目的を達成するために本発明のキャ
ッシュラインリプレーシング方法は、ＣＰＵと主メモリ
とキャッシュメモリを具備したコンピューターシステム
で、ＣＰＵ／キャッシュバスのキャッシュライン情報を
主メモリにライトバックし、望むキャッシュライン情報
を主メモリからメモリバスにリードしＣＰＵ／キャッシ
ュバスへ伝送するためのキャッシュラインリプレーシン
グ方法において、主メモリにライトバックする第１デー
タを第１バッファーに貯蔵し同時に前記主メモリから第
２データをメモリバスにリードする第１過程と、前記第
１過程の間主メモリからメモリバスにリードした第２デ
ータを第２バッファーに貯蔵する第２過程と、前記第２
バッファーに貯蔵された第２データをＣＰＵ／キャッシ
ュバスに伝送したりメモリバスのデータをＣＰＵ／キャ
ッシュバスに選択伝送する第３過程と、前記第１バッフ
ァーに貯蔵された第１データを主メモリにライトバック
する第４過程を含むことを特徴とする。
【００１５】
【作用】キャッシュラインリプレーシングサイクルにお
いてライトバックデータをライトバックバッファーに貯
蔵し、同時に主メモリのデータをリードバッファーに貯
蔵することにより、時間遅延を防止し、又高速でデータ
をリードすることができる。
【００１６】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図３は本発明によるキャッシュラインリプレ
ーシング装置の構成ブロック図であり、キャッシュライ
ンリプレーシング装置はＣＰＵ／キャッシュバス３１と
メモリバス３２の間にライトバックバッファー３５、リ
ードバッファー３６、バッファーカウントレジスター３
７、そしてマルチプレクサー３８を具備する。
【００１７】リードバッファー３６は主メモリ１００と
マルチプレクサー３８の間にバス３２，３３を通じて接
続される。バッファーカウントレジスター３７はリード
バッファー３６から入力され、その出力をマルチプレク
サー３８に供給する。又、マルチプレクサー３８及びラ
イトバックバッファー３５はＣＰＵ／キャッシュバス３
１を通じてキャッシュメモリ２００とＣＰＵ３００に接
続されている。
【００１８】ライトバックバッファー３５は主メモリ１
００にライトバックするＣＰＵ／キャッシュバス３１の
データを臨時に貯蔵し、ＣＰＵ／キャッシュバス３１を
通じて主メモリのキャッシュライン情報を全部リードし
てから臨時に貯蔵したデータを主メモリにライトバック
する。ライトバックバッファー３５はライトバックサイ
クルで比較的に緩い主メモリのアクセスレーテンシーの
影響を取り除くためのものであり、ライトバックバッフ
ァー３５の伝送速度はＣＰＵ／キャッシュバス３１の最
大速度を満たすべきである。
【００１９】リードバッファー３６にはライトバックデ
ータがライトバックバッファー３５に貯蔵される間に主
メモリ１００からメモリバス３２にリードしたデータが
貯蔵され、ライトバックデータの貯蔵が完了すれば直ち
にリードバッファー３６のデータがマルチプレクサー３
８を通じてＣＰＵ／キャッシュバス３１に伝送される。
【００２０】バッファーカウントレジスター３７はリー
ドバッファー３６にデータが貯蔵される時カウント値を
増加させ、リードバッファー３６からデータが読み出さ
れる時カウント値を減少させる。マルチプレクサー３８
はバッファーカウントレジスター３７の値によりＣＰＵ
／キャッシュバスに伝送されるデータパスを調整する。
即ち、マルチプレクサー３８はレジスター３７の値が０
より大きければリードバッファー３６に貯蔵されたデー
タをＣＰＵ／キャッシュバス３１に伝送し、レジスター
３７の値が０となればメモリバス３２のデータをＣＰＵ
／キャッシュバス３１に伝送し続ける。ライトバックバ
ッファー３５の貯蔵容量はキャッシュライン情報のサイ
ズと同一に構成し、リードバッファー３６の貯蔵容量は
キャッシュライン情報のサイズとＣＰＵ／キャッシュバ
ス対メモリバスの速度差により異なることがあるが、最
大にキャッシュラインサイズと同じだったり普通はそれ
より小さい容量で構成できる。
【００２１】又、ライトバッファー３５とリードバッフ
ァー３６は先入先出（First-in First-out；ＦＩＦＯ）
方式で動作する。図４の（Ａ）乃至（Ｅ）は本発明によ
るキャッシュラインリプレーシング装置に関係する動作
サイクルタイミング図である。図４の（Ａ）はＣＰＵ／
キャッシュバス３１のアドレス、（Ｂ）はＣＰＵ／キャ
ッシュバス３１のデータ、（Ｃ）はリードバッファー３
６のデータ、（Ｄ）はメモリバス３２のアドレス、そし
て（Ｅ）はメモリバス３２のデータを示す。
【００２２】ＣＰＵ／キャッシュバス３１の動作サイク
ルはライトバックデータ４３をライトバックバッファー
３５に貯蔵するサイクル４０１とメモリバス３２のデー
タ４８をＣＰＵ／キャッシュバス３１に伝送するサイク
ル４０２よりなる。そして、メモリバス３２の動作サイ
クルは主メモリ１００のデータ４８をリードするサイク
ル４０５とライトバックバッファーに貯蔵されたデータ
４３を主メモリ１００にライトバックするサイクル４０
６よりなる。
【００２３】キャッシュラインリプレーシング動作が成
されるとライトバックバッファー３５にはライトバック
データ４３が貯蔵され、これと同時にリード動作が起こ
る。メモリバス３２はライトバックデータ４３の貯蔵終
了可否と関係なく主メモリのアクセスレーテンシー周期
４０３が経過すれば主メモリ１００のデータ４８をサイ
クル４０５の間リードしリードバッファー３６に順にデ
ータ４５を貯蔵する。バッファーカウントレジスター３
７はリードバッファー３６にデータが満たされる度にカ
ウント値を一つずつ増加させる。
【００２４】ライトバックデータ４３の貯蔵が終わる
と、リードバッファー３６に貯蔵されたデータ４５がＣ
ＰＵ／キャッシュバス３１に直ちに伝送され、バッファ
ーカウントレジスター３７はリードバッファー３６から
データが読み出される度にカウント値を一つずつ減少さ
せる。リードバッファー３６はデータ４５をＣＰＵ／キ
ャッシュバスに伝送する間にもリードバッファー３６に
貯蔵されたデータ４５が全部読み出される前まではメモ
リバス３２のデータ４８を前記リードバッファー３６に
貯蔵し続けている。
【００２５】リードバッファー３６に貯蔵されたデータ
４５が全て読み出されると、即ち、バッファーカウント
レジスターの値が“０”となれば、マルチプレクサー３
８はメモリバス３２を連結するように切り換えられメモ
リバス３２のデータ４８がＣＰＵ／キャッシュバスに伝
送される。図４の（Ａ）乃至（Ｅ）でメモリバス３２の
１〜５番目のデータはリードバッファー３６にデータ４
５として貯蔵されてからＣＰＵ／キャッシュバス３１に
伝送され、その次のデータはメモリバス３２からＣＰＵ
／キャッシュバスにデータ４４の残った部分として伝送
される。
【００２６】ＣＰＵ／キャッシュバス３１にメモリバス
３２のデータが全部伝送されれば（ｄ時点）、ＣＰＵ３
００はデータをリードし、同時にライトバックバッファ
ー３５に貯蔵されたデータ４３がサイクル４０６の間主
メモリ１００にライトバックされる。本発明と従来の技
術によるキャッシュラインリプレーシング動作サイクル
のタイミングを図４の（Ａ）乃至（Ｅ）を参照して相互
比較して説明すれば次の通りである。
【００２７】本発明によると、ＣＰＵ２００が望むデー
タを読み出す時点（ｄ時点）はライトバックデータ４３
をライトバックバッファー３５に貯蔵するサイクル４０
１とメモリバス３２のデータ４８をＣＰＵ／キャッシュ
バス３１に伝送するサイクル４０２を加えたものであ
り、これは主メモリ１００のデータ４８をメモリバス３
２にリードするサイクル４０５と同一である。
【００２８】そして、ライトバックバッファー３５に貯
蔵されたデータ４３はＣＰＵ／キャッシュバス３１にデ
ータが全て伝送された後（ｄ時点）に所定の主メモリ１
００にライトバックされ、このサイクルは主メモリ１０
０のアクセスレーテンシー４０４に依存するメモリバス
３２のライトバックサイクル４０６と同一である。従っ
て、本発明によるメモリバスの全体動作サイクルのメモ
リバスバンド幅４０５，４０６は図１の（Ｂ）の全体動
作サイクルのメモリバンド幅１０３，１０４と同様にバ
ンド幅の損失がない。
【００２９】又、本発明によるキャッシュラインリプレ
ーシング動作サイクルではメモリバス３２の一つのリー
ドサイクル４０５が終わるとＣＰＵ２００が望むデータ
を読み出すことができるので、ＣＰＵ２００がデータを
読み出せる時点を最大限繰り上げる。そして、ライトバ
ックデータ４３の貯蔵サイクル４０１はメモリバス３２
のリードサイクル４０５と同時に生じ速い速度で終わる
ので主メモリ１００のアクセスレーテンシー４０３に依
存するメモリバス３２のリードサイクル４０５に影響を
及ぼさない。
【００３０】図５は本発明によるキャッシュラインリプ
レーシング方法のフローチャートである。図５でライト
バックデータをライトバックバッファーに貯蔵し、同時
にライトバックデータを全部貯蔵する間にメモリバスの
データをリードバッファーに貯蔵する（５１）。ライト
バックデータの貯蔵が完了すれば（５２）、ＣＰＵ／キ
ャッシュバスを通じてリードバッファーに貯蔵されたデ
ータが読み出され（５３）、そうでない場合にはライト
バックバッファーのライトバックデータ貯蔵は段階５１
の動作により続く。リードバッファーのデータを全部読
み出してからはメモリバスのデータを読み出す（５
４）。ＣＰＵ／キャッシュバスにメモリバスのデータが
全て伝送されれば、ＣＰＵはＣＰＵ／キャッシュバスか
らデータを読み出し、又ライトバックバッファーに貯蔵
されたデータは主メモリにライトバック（５５）する。
【００３１】
【発明の効果】前述した通り本発明によると、キャッシ
ュラインリプレーシングサイクルにおいてライトバック
データをライトバックバッファーに貯蔵し、同時に主メ
モリのデータをリードバッファーに貯蔵することによ
り、ライトバッファリングによる時間遅延を防止し、又
メモリバンド幅の損失なくＣＰＵが高速でデータをリー
ドすることができる。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は従来のキャッシュラインリ
プレーシングサイクルのタイミング図である。
【図２】（Ａ）乃至（Ｄ）は従来の他のキャッシュライ
ンリプレーシングサイクルのタイミング図である。
【図３】本発明によるキャッシュラインリプレーシング
装置の構成ブロック図である。
【図４】（Ａ），（Ｅ）は本発明によるキャッシュライ
ンリプレーシングサイクルのタイミング図である。
【図５】本発明によるキャッシュラインリプレーシング
方法のフローチャートである。
【符号の説明】
３１ ＣＰＵ／キャッシュバス ３２ メモリバス ３５ ライトバックバッファー ３６ リードバッファー ３７ バッファーカウントレジスタ ３８ マルチプレクサー ２００ キャッシュメモリ ３００ ＣＰＵ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵと主メモリとキャッシュメモリを
    具備したコンピューターシステムにおいて、ＣＰＵ／キ
    ャッシュバスのキャッシュライン情報を主メモリにライ
    トバックし、望むキャッシュライン情報を主メモリから
    メモリバスにリードしＣＰＵ／キャッシュバスへ伝送す
    るためのキャッシュラインリプレーシング装置におい
    て、 ＣＰＵ／キャッシュバスのライトバックデータを貯蔵す
    るための第１貯蔵手段と、 主メモリからメモリバスにリードしたデータを貯蔵する
    ための第２貯蔵手段と、 前記第２貯蔵手段にデータが貯蔵される時カウント値を
    増加させ、前記第２貯蔵手段からデータが読み出される
    時前記カウント値を減少させるレジスター手段と、 前記レジスター手段のカウント値により、前記第２貯蔵
    手段に貯蔵されたデータをＣＰＵ／キャッシュバスに伝
    送したり、メモリバスのデータをＣＰＵ／キャッシュバ
    スに選択伝送するマルチプレクシング手段を含むことを
    特徴とするキャッシュラインリプレーシング装置。
  2. 【請求項２】 前記第１貯蔵手段のアクセスレーテンシ
    ーは主メモリのアクセスレーテンシーより小さいことを
    特徴とする請求項１記載のキャッシュラインリプレーシ
    ング装置。
  3. 【請求項３】 前記第１貯蔵手段及び前記第２貯蔵手段
    をデータの入出力が先入先出方式で動作することを特徴
    とする請求項１記載のキャッシュラインリプレーシング
    装置。
  4. 【請求項４】 ＣＰＵと主メモリとキャッシュメモリを
    具備したコンピューターシステムで、ＣＰＵ／キャッシ
    ュバスのキャッシュライン情報を主メモリにライトバッ
    クし、望むキャッシュライン情報を主メモリからメモリ
    バスにリードしＣＰＵ／キャッシュバスへ伝送するため
    のキャッシュラインリプレーシング方法において、 主メモリにライトバックする第１データを第１バッファ
    ーに貯蔵し同時に前記主メモリから第２データをメモリ
    バスにリードする第１過程と、 前記第１過程の間主メモリからメモリバスにリードした
    第２データを第２バッファーに貯蔵する第２過程と、 前記第２バッファーに貯蔵された第２データをＣＰＵ／
    キャッシュバスに伝送したりメモリバスのデータをＣＰ
    Ｕ／キャッシュバスに選択伝送する第３過程と、 前記第１バッファーに貯蔵された第１データを主メモリ
    にライトバックする第４過程を含むことを特徴とするキ
    ャッシュラインリプレーシング方法。
  5. 【請求項５】 前記第２過程は、前記第３過程で前記第
    ２バッファーに貯蔵されたデータをＣＰＵ／キャッシュ
    バスへ伝送する間に、主メモリからメモリバスにリード
    したデータを前記第２バッファーに貯蔵し続けることを
    特徴とする請求項４記載のキャッシュラインリプレーシ
    ング方法。
JP11277394A 1994-01-18 1994-05-26 キャッシュラインリプレーシング装置及び方法 Expired - Lifetime JP3534822B2 (ja)

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KR879/1994 1994-01-18
KR1019940000879A KR970010368B1 (ko) 1994-01-18 1994-01-18 캐시라인 리프레이스장치 및 방법

Publications (2)

Publication Number Publication Date
JPH07219844A true JPH07219844A (ja) 1995-08-18
JP3534822B2 JP3534822B2 (ja) 2004-06-07

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US (1) US5526508A (ja)
JP (1) JP3534822B2 (ja)
KR (1) KR970010368B1 (ja)

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