JP2001222885A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 並列動作可能なメモリブロックに対するリー
ドデータの外部出力動作のスループットを改善する。 【解決手段】 並列動作可能な複数個のメモリブロック
（ＢＮＫ０〜ＢＮＫ７）から読み出されたリードデータ
を外部インタフェース手段から外部に出力不可能な状態
に呼応して保持する事が可能なリードバッファ（ＲＢ０
〜ＲＢ３）と、前記出力不可能な状態が解消されている
とき前記メモリブロックから読み出されたリードデータ
又は前記リードバッファから読み出されたリードデータ
を選択して前記外部インタフェース手段に与える選択手
段（４０，４１，４２）とを設ける。これにより、リー
ドデータの出力動作でリソース競合の虞があればリード
バッファに蓄え、虞が無ければリードデータを直接外部
に出力することができ、リードデータ出力動作のスルー
プットが向上する。
ドデータの外部出力動作のスループットを改善する。 【解決手段】 並列動作可能な複数個のメモリブロック
（ＢＮＫ０〜ＢＮＫ７）から読み出されたリードデータ
を外部インタフェース手段から外部に出力不可能な状態
に呼応して保持する事が可能なリードバッファ（ＲＢ０
〜ＲＢ３）と、前記出力不可能な状態が解消されている
とき前記メモリブロックから読み出されたリードデータ
又は前記リードバッファから読み出されたリードデータ
を選択して前記外部インタフェース手段に与える選択手
段（４０，４１，４２）とを設ける。これにより、リー
ドデータの出力動作でリソース競合の虞があればリード
バッファに蓄え、虞が無ければリードデータを直接外部
に出力することができ、リードデータ出力動作のスルー
プットが向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリブロックを
有する半導体集積回路、更にはリードアクセスの要求に
対するデータリード動作のスループットを向上させる技
術に関し、例えばロジック回路と共にＤＲＡＭを混載し
たキャッシュメモリ用の半導体集積回路に適用して有効
な技術に関する。
有する半導体集積回路、更にはリードアクセスの要求に
対するデータリード動作のスループットを向上させる技
術に関し、例えばロジック回路と共にＤＲＡＭを混載し
たキャッシュメモリ用の半導体集積回路に適用して有効
な技術に関する。
【０００２】
【従来の技術】情報参照の時間的・空間的局所性に鑑み
た記憶装置の記憶階層は、一般にアクセス速度と記憶容
量の異なる複数レベルのメモリによって構成される。メ
インメモリにはビット単価の安いＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）が用いられ、プロセ
ッサ若しくはＣＰＵ（セントラル・プロセッシング・ユ
ニット）に近いレベルにはＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）などによって構成されるキ
ャッシュメモリが配置される。キャッシュメモリはプロ
セッサが最近利用したデータに対して時間的・空間的に
局在するデータを保持し、下位レベルからのデータリー
ド動作よりもスループットを向上させることを可能にす
るものである。
た記憶装置の記憶階層は、一般にアクセス速度と記憶容
量の異なる複数レベルのメモリによって構成される。メ
インメモリにはビット単価の安いＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）が用いられ、プロセ
ッサ若しくはＣＰＵ（セントラル・プロセッシング・ユ
ニット）に近いレベルにはＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）などによって構成されるキ
ャッシュメモリが配置される。キャッシュメモリはプロ
セッサが最近利用したデータに対して時間的・空間的に
局在するデータを保持し、下位レベルからのデータリー
ド動作よりもスループットを向上させることを可能にす
るものである。
【０００３】本発明者は、本発明を完成した後、特開平
２−２９７７９１号及び特開平６−１９５２６１号の存
在について知らされた。これらの文献は、ダイナミック
型メモリ（ＤＲＡＭ）とスタティック型メモリ（ＳＲＡ
Ｍ）とを１チップの半導体基板上に有し、上記ＤＲＡＭ
及び上記ＳＲＡＭをキャッシュメモリとして利用するこ
とについて述べている。しかしながら、本発明の目的及
びその構成については、それらには述べられていない。
２−２９７７９１号及び特開平６−１９５２６１号の存
在について知らされた。これらの文献は、ダイナミック
型メモリ（ＤＲＡＭ）とスタティック型メモリ（ＳＲＡ
Ｍ）とを１チップの半導体基板上に有し、上記ＤＲＡＭ
及び上記ＳＲＡＭをキャッシュメモリとして利用するこ
とについて述べている。しかしながら、本発明の目的及
びその構成については、それらには述べられていない。
【０００４】
【発明が解決しようとする課題】本発明者は比較的アク
セス速度の遅いＤＲＡＭモジュールをロジック回路と共
に多数混載してこれをキャッシュメモリに利用可能にす
ることについて検討した。例えば、レベル１（Ｌ１）及
びレベル２（Ｌ２）キャッシュメモリを内蔵したマイク
ロプロセッサのレベル３（Ｌ３）キャッシュメモリ等に
用いることができるＤＲＡＭ混載の半導体集積回路を検
討した。
セス速度の遅いＤＲＡＭモジュールをロジック回路と共
に多数混載してこれをキャッシュメモリに利用可能にす
ることについて検討した。例えば、レベル１（Ｌ１）及
びレベル２（Ｌ２）キャッシュメモリを内蔵したマイク
ロプロセッサのレベル３（Ｌ３）キャッシュメモリ等に
用いることができるＤＲＡＭ混載の半導体集積回路を検
討した。
【０００５】本発明者の検討によれば、多数のＤＲＡＭ
モジュールを混載して並列動作可能とすることによって
見掛け上メモリ・リードサイクルを短くしようとすると
き、並列動作によるデータ出力動作等の競合回避を考慮
しなければならない。この場合、データの競合回避のた
めにデータバッファを採用しようとするとき、データ競
合を生じていない場合にもデータバッファリングを行っ
たのでは無駄のあることが見出された。
モジュールを混載して並列動作可能とすることによって
見掛け上メモリ・リードサイクルを短くしようとすると
き、並列動作によるデータ出力動作等の競合回避を考慮
しなければならない。この場合、データの競合回避のた
めにデータバッファを採用しようとするとき、データ競
合を生じていない場合にもデータバッファリングを行っ
たのでは無駄のあることが見出された。
【０００６】プロセッサによるデータ処理効率を考慮す
れば、プロセッサのリードアクセスに応答するリード動
作のスループット向上が第一義である。このとき、キャ
ッシュメモリのリード動作にはプロセッサによるライト
アクセスに伴うコピーバック（若しくはライトバック）
のためのリード動作もあり、そのようなリード動作では
殆どの場合高いスループットは要求されない。即ち、コ
ピーバックは、キャッシュミスに際してダーティーなキ
ャッシュラインをリプレースするためにそのデータをメ
インメモリに退避させる動作だからである。したがっ
て、キャッシュメモリとしての利用を考慮するときは、
リードデータのスループット向上に対してもリードデー
タの用途に応じて軽重の差を付けられるようにしてロジ
ック回路の論理規模が無駄に拡大しないようにすること
の必要性が本発明者によって明らかにされた。
れば、プロセッサのリードアクセスに応答するリード動
作のスループット向上が第一義である。このとき、キャ
ッシュメモリのリード動作にはプロセッサによるライト
アクセスに伴うコピーバック（若しくはライトバック）
のためのリード動作もあり、そのようなリード動作では
殆どの場合高いスループットは要求されない。即ち、コ
ピーバックは、キャッシュミスに際してダーティーなキ
ャッシュラインをリプレースするためにそのデータをメ
インメモリに退避させる動作だからである。したがっ
て、キャッシュメモリとしての利用を考慮するときは、
リードデータのスループット向上に対してもリードデー
タの用途に応じて軽重の差を付けられるようにしてロジ
ック回路の論理規模が無駄に拡大しないようにすること
の必要性が本発明者によって明らかにされた。
【０００７】また、プロセッサのライトアクセスに対し
てはそれに応答するライト処理の高速化は左程重要では
ないが、プロセッサによるデータ処理効率を考慮すれ
ば、ライトアクセスの要求を受け付けてその動作からプ
ロセッサを短時間で解放する事が必要である。特に、Ｄ
ＲＡＭの場合にはリフレッシュインターバル毎に記憶情
報のリフレッシュ動作が必要であり、これによってライ
トアクセス要求の受付が遅れないようにしなければなら
ない。
てはそれに応答するライト処理の高速化は左程重要では
ないが、プロセッサによるデータ処理効率を考慮すれ
ば、ライトアクセスの要求を受け付けてその動作からプ
ロセッサを短時間で解放する事が必要である。特に、Ｄ
ＲＡＭの場合にはリフレッシュインターバル毎に記憶情
報のリフレッシュ動作が必要であり、これによってライ
トアクセス要求の受付が遅れないようにしなければなら
ない。
【０００８】本発明の目的は、メモリブロックの並列動
作によるデータ競合を回避するためにデータバッファを
採用した構成においてリード動作のスループットを改善
することができる半導体集積回路を提供することにあ
る。
作によるデータ競合を回避するためにデータバッファを
採用した構成においてリード動作のスループットを改善
することができる半導体集積回路を提供することにあ
る。
【０００９】本発明の別の目的は、ロジック回路の論理
規模が無駄に拡大しないようにリード動作のスループッ
トを改善することができる半導体集積回路を提供するこ
とにある。
規模が無駄に拡大しないようにリード動作のスループッ
トを改善することができる半導体集積回路を提供するこ
とにある。
【００１０】本発明のその他の目的は、内部のメモリ動
作状態に拘わらずにライトアクセスの要求を受け付ける
事が容易な半導体集積回路を提供することにある。
作状態に拘わらずにライトアクセスの要求を受け付ける
事が容易な半導体集積回路を提供することにある。
【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１３】〔１〕メモリブロックの並列動作によるデ
ータ競合を回避するためにリードバッファを採用し、リ
ード動作のスループットを改善する。そのための構成と
して、半導体集積回路は、並列動作可能な複数個のメモ
リブロック（ＢＮＫ０〜ＢＮＫ７）と、外部からライト
データを入力可能であって外部へリードデータを出力可
能な外部インタフェース手段（Ｉ／Ｆ１）と、前記メモ
リブロックから読み出されたリードデータを前記外部イ
ンタフェース手段から外部に出力不可能な状態に呼応し
て保持する事が可能なリードバッファ（ＲＢ０〜ＲＢ
３）と、前記出力不可能な状態が解消されているとき前
記メモリブロックから読み出されたリードデータ又は前
記リードバッファから読み出されたリードデータを選択
して前記外部インタフェース手段に与える選択手段（４
０，４１）と、を有する。
ータ競合を回避するためにリードバッファを採用し、リ
ード動作のスループットを改善する。そのための構成と
して、半導体集積回路は、並列動作可能な複数個のメモ
リブロック（ＢＮＫ０〜ＢＮＫ７）と、外部からライト
データを入力可能であって外部へリードデータを出力可
能な外部インタフェース手段（Ｉ／Ｆ１）と、前記メモ
リブロックから読み出されたリードデータを前記外部イ
ンタフェース手段から外部に出力不可能な状態に呼応し
て保持する事が可能なリードバッファ（ＲＢ０〜ＲＢ
３）と、前記出力不可能な状態が解消されているとき前
記メモリブロックから読み出されたリードデータ又は前
記リードバッファから読み出されたリードデータを選択
して前記外部インタフェース手段に与える選択手段（４
０，４１）と、を有する。
【００１４】上記手段によれば、並列動作可能なメモリ
ブロックの一つのリードデータが外部インタフェース手
段から外部に出力されているとき、他のメモリブロック
のリード動作が行われると、このリードデータは外部出
力の点でリソース競合を生ずることになるのでリードバ
ッファに一旦格納され、先のデータ出力動作が終了され
た後、リードバッファから外部に出力可能にされる。し
たがって、リードデータの出力動作でリソース競合を生
ずる事になるようなリードアクセス要求があってもその
要求を待たせずにリード動作を開始でき、リソース競合
の虞が無くなればバッファから即座にリードデータを外
部に出力でき、この点においてリードデータ出力動作の
スループットを向上させる事が可能になる。
ブロックの一つのリードデータが外部インタフェース手
段から外部に出力されているとき、他のメモリブロック
のリード動作が行われると、このリードデータは外部出
力の点でリソース競合を生ずることになるのでリードバ
ッファに一旦格納され、先のデータ出力動作が終了され
た後、リードバッファから外部に出力可能にされる。し
たがって、リードデータの出力動作でリソース競合を生
ずる事になるようなリードアクセス要求があってもその
要求を待たせずにリード動作を開始でき、リソース競合
の虞が無くなればバッファから即座にリードデータを外
部に出力でき、この点においてリードデータ出力動作の
スループットを向上させる事が可能になる。
【００１５】メモリブロックからデータが読み出された
とき前記リソース競合が無ければ、リードデータはリー
ドバッファを介することなく直接外部インタフェース手
段から外部に出力されるから、データ競合を生じていな
い場合にも一旦データをバッファリングするような無駄
を回避でき、この点においてリードデータ出力動作のス
ループット向上に寄与する。
とき前記リソース競合が無ければ、リードデータはリー
ドバッファを介することなく直接外部インタフェース手
段から外部に出力されるから、データ競合を生じていな
い場合にも一旦データをバッファリングするような無駄
を回避でき、この点においてリードデータ出力動作のス
ループット向上に寄与する。
【００１６】リードバッファはメモリブロックに比べて
小容量・高速のメモリ等によって構成すればよい。例え
ばメモリブロックをＤＲＡＭモジュールで構成すると
き、リードバッファをＳＲＡＭモジュールで構成すれば
よい。
小容量・高速のメモリ等によって構成すればよい。例え
ばメモリブロックをＤＲＡＭモジュールで構成すると
き、リードバッファをＳＲＡＭモジュールで構成すれば
よい。
【００１７】上記構成を制御の観点から述べれば、半導
体集積回路は、並列動作可能な複数個のメモリブロック
（ＢＮＫ０〜ＢＮＫ７）と、前記メモリブロックから読
み出されたリードデータを保持する事が可能なリードバ
ッファ（ＲＢ０〜ＲＢ３）と、前記リードバッファから
出力されるリードデータ及び前記メモリブロックから出
力されるリードデータを外部へ出力可能な外部インタフ
ェース手段（Ｉ／Ｆ１）と、前記メモリブロックから読
み出されたリードデータを前記外部インタフェース手段
から外部に出力不可能な状態に呼応して当該リードデー
タを前記リードバッファに保持させ、前記出力不可能な
状態が解消されているとき前記メモリブロックから読み
出されたリードデータ又は前記リードバッファから読み
出されたリードデータを前記外部インタフェース手段か
ら出力させる制御手段（ＭＣＮＴ）と、を有する。
体集積回路は、並列動作可能な複数個のメモリブロック
（ＢＮＫ０〜ＢＮＫ７）と、前記メモリブロックから読
み出されたリードデータを保持する事が可能なリードバ
ッファ（ＲＢ０〜ＲＢ３）と、前記リードバッファから
出力されるリードデータ及び前記メモリブロックから出
力されるリードデータを外部へ出力可能な外部インタフ
ェース手段（Ｉ／Ｆ１）と、前記メモリブロックから読
み出されたリードデータを前記外部インタフェース手段
から外部に出力不可能な状態に呼応して当該リードデー
タを前記リードバッファに保持させ、前記出力不可能な
状態が解消されているとき前記メモリブロックから読み
出されたリードデータ又は前記リードバッファから読み
出されたリードデータを前記外部インタフェース手段か
ら出力させる制御手段（ＭＣＮＴ）と、を有する。
【００１８】〔２〕内部のメモリ動作状態に拘わらずに
外部からのライトアクセスの要求を容易に受け付け可能
にするために、半導体集積回路は、並列動作可能な複数
個のメモリブロック（ＢＮＫ０〜ＢＮＫ７）と、外部か
らライトデータを入力可能な外部インタフェース手段
（Ｉ／Ｆ１）と、前記外部インタフェース手段に入力さ
れたライトデータを入力して保持し、メモリブロックが
ライト動作可能にされた後にライトデータをメモリブロ
ックに供給するライトバッファ（ＷＢ０〜ＷＢ３）と、
を有する。
外部からのライトアクセスの要求を容易に受け付け可能
にするために、半導体集積回路は、並列動作可能な複数
個のメモリブロック（ＢＮＫ０〜ＢＮＫ７）と、外部か
らライトデータを入力可能な外部インタフェース手段
（Ｉ／Ｆ１）と、前記外部インタフェース手段に入力さ
れたライトデータを入力して保持し、メモリブロックが
ライト動作可能にされた後にライトデータをメモリブロ
ックに供給するライトバッファ（ＷＢ０〜ＷＢ３）と、
を有する。
【００１９】記憶情報のリフレッシュやリード動作など
メモリブロックの内部動作中に、それに対するライトア
クセスの要求があっても、ライトバッファにライトデー
タを予めバッファリングする事ことができるから、ライ
トアクセスを行うプロセッサなどをライトアクセス動作
から短時間で解放する事が可能になる。プロセッサ等に
よるデータ処理効率を考慮したとき、プロセッサのライ
トアクセスに対してはそれに応答するメモリ側でのライ
ト処理の高速化は左程重要ではないが、上記より、プロ
セッサのライトアクセス要求を待たせないので、システ
ム全体のデータ処理効率の向上に寄与する。
メモリブロックの内部動作中に、それに対するライトア
クセスの要求があっても、ライトバッファにライトデー
タを予めバッファリングする事ことができるから、ライ
トアクセスを行うプロセッサなどをライトアクセス動作
から短時間で解放する事が可能になる。プロセッサ等に
よるデータ処理効率を考慮したとき、プロセッサのライ
トアクセスに対してはそれに応答するメモリ側でのライ
ト処理の高速化は左程重要ではないが、上記より、プロ
セッサのライトアクセス要求を待たせないので、システ
ム全体のデータ処理効率の向上に寄与する。
【００２０】ライトバッファはメモリブロックに比べて
小容量・高速のメモリ等によって構成すればよく、上記
同様、例えばメモリブロックをＤＲＡＭモジュールで構
成するとき、ライトバッファをＳＲＡＭモジュールで構
成すればよい。
小容量・高速のメモリ等によって構成すればよく、上記
同様、例えばメモリブロックをＤＲＡＭモジュールで構
成するとき、ライトバッファをＳＲＡＭモジュールで構
成すればよい。
【００２１】上記構成を制御の観点を主体に述べれば、
半導体集積回路は、外部からライトデータを入力可能な
外部インタフェース手段（Ｉ／Ｆ１）と、前記外部イン
タフェース手段に入力されたライトデータを入力するラ
イトバッファ（ＷＢ０〜ＷＢ３）と、前記ライトバッフ
ァからライトデータが供給される複数個のメモリブロッ
ク（ＢＮＫ０〜ＢＮＫ７）と、外部からのアクセス要求
に応答して外部インタフェース手段に供給されるライト
データを前記ライトバッファに格納させ、アクセス対象
メモリブロックがライト動作可能にされるのを待ってラ
イトデータをライトバッファからメモリブロックに供給
させる制御手段（ＭＣＮＴ）と、を有する。
半導体集積回路は、外部からライトデータを入力可能な
外部インタフェース手段（Ｉ／Ｆ１）と、前記外部イン
タフェース手段に入力されたライトデータを入力するラ
イトバッファ（ＷＢ０〜ＷＢ３）と、前記ライトバッフ
ァからライトデータが供給される複数個のメモリブロッ
ク（ＢＮＫ０〜ＢＮＫ７）と、外部からのアクセス要求
に応答して外部インタフェース手段に供給されるライト
データを前記ライトバッファに格納させ、アクセス対象
メモリブロックがライト動作可能にされるのを待ってラ
イトデータをライトバッファからメモリブロックに供給
させる制御手段（ＭＣＮＴ）と、を有する。
【００２２】〔３〕上記リードバッファとライトバッフ
ァの双方の構成を兼ね備えた半導体集積回路は、並列動
作可能な複数個のメモリブロック（ＢＮＫ０〜ＢＮＫ
７）と、外部からライトデータを入力可能であって外部
へリードデータを出力可能な外部インタフェース手段
（Ｉ／Ｆ１）と、前記外部インタフェース手段に入力さ
れたライトデータを入力して保持し、メモリブロックが
ライト動作可能にされた後にライトデータをメモリブロ
ックに供給するライトバッファ（ＷＢ０〜ＷＢ３）と、
前記メモリブロックから読み出されたリードデータを前
記外部インタフェース手段から外部に出力不可能な競合
状態に応答して保持する事が可能なリードバッファ（Ｒ
Ｂ０〜ＲＢ３）と、前記出力不可能な競合状態が解消さ
れているとき前記メモリブロックから読み出されたリー
ドデータ又は前記リードバッファから読み出されたリー
ドデータを選択して前記外部インタフェース手段（４
０，４１）に与える選択手段と、を有する。
ァの双方の構成を兼ね備えた半導体集積回路は、並列動
作可能な複数個のメモリブロック（ＢＮＫ０〜ＢＮＫ
７）と、外部からライトデータを入力可能であって外部
へリードデータを出力可能な外部インタフェース手段
（Ｉ／Ｆ１）と、前記外部インタフェース手段に入力さ
れたライトデータを入力して保持し、メモリブロックが
ライト動作可能にされた後にライトデータをメモリブロ
ックに供給するライトバッファ（ＷＢ０〜ＷＢ３）と、
前記メモリブロックから読み出されたリードデータを前
記外部インタフェース手段から外部に出力不可能な競合
状態に応答して保持する事が可能なリードバッファ（Ｒ
Ｂ０〜ＲＢ３）と、前記出力不可能な競合状態が解消さ
れているとき前記メモリブロックから読み出されたリー
ドデータ又は前記リードバッファから読み出されたリー
ドデータを選択して前記外部インタフェース手段（４
０，４１）に与える選択手段と、を有する。
【００２３】〔４〕下位レベル及び上位レベルの双方の
記憶階層に接続可能なキャッシュメモリとしての用途を
想定する。このとき、半導体集積回路は、並列動作可能
な複数個のメモリブロック（ＢＮＫ０〜ＢＮＫ７）と、
外部からライトデータを入力可能であって外部へリード
データを出力可能な第１の外部インタフェース手段（Ｉ
／Ｆ１）と、外部からライトデータを入力可能であって
外部へリードデータを出力可能な第２の外部インタフェ
ース手段（Ｉ／Ｆ２）とを有する。更に、半導体集積回
路は、前記第１又は第２の外部インタフェース手段に入
力されたライトデータを入力して保持し、メモリブロッ
クがライト動作可能にされた後にライトデータをメモリ
ブロックに供給するライトバッファ（ＷＢ０〜ＷＢ
３）、前記第２の外部インタフェース手段から出力すべ
きリードデータの保持と、前記第１の外部インタフェー
ス手段から出力すべきリードデータであって当該第１の
外部インタフェース手段から出力不可能な競合状態にあ
るリードデータの保持とを行うことが可能なリードバッ
ファ（ＲＢ０〜ＲＢ３）と、前記出力不可能な競合状態
が解消されているとき前記メモリブロックから読み出さ
れたリードデータ又は前記リードバッファから読み出さ
れたリードデータを選択して前記第１の外部インタフェ
ース手段に与える選択手段（４０，４１）と、を有す
る。
記憶階層に接続可能なキャッシュメモリとしての用途を
想定する。このとき、半導体集積回路は、並列動作可能
な複数個のメモリブロック（ＢＮＫ０〜ＢＮＫ７）と、
外部からライトデータを入力可能であって外部へリード
データを出力可能な第１の外部インタフェース手段（Ｉ
／Ｆ１）と、外部からライトデータを入力可能であって
外部へリードデータを出力可能な第２の外部インタフェ
ース手段（Ｉ／Ｆ２）とを有する。更に、半導体集積回
路は、前記第１又は第２の外部インタフェース手段に入
力されたライトデータを入力して保持し、メモリブロッ
クがライト動作可能にされた後にライトデータをメモリ
ブロックに供給するライトバッファ（ＷＢ０〜ＷＢ
３）、前記第２の外部インタフェース手段から出力すべ
きリードデータの保持と、前記第１の外部インタフェー
ス手段から出力すべきリードデータであって当該第１の
外部インタフェース手段から出力不可能な競合状態にあ
るリードデータの保持とを行うことが可能なリードバッ
ファ（ＲＢ０〜ＲＢ３）と、前記出力不可能な競合状態
が解消されているとき前記メモリブロックから読み出さ
れたリードデータ又は前記リードバッファから読み出さ
れたリードデータを選択して前記第１の外部インタフェ
ース手段に与える選択手段（４０，４１）と、を有す
る。
【００２４】この構成において、第１の外部インタフェ
ース手段は上位の記憶階層に接続され、第２の外部イン
タフェース手段は下位の記憶階層に接続される。プロセ
ッサのリード・ライトアクセス要求に対する前記リード
バッファ及びライトバッファの基本的な作用は上記同様
である。特に、第２の外部インタフェース手段を介する
下位記憶階層へのリードデータの出力は、リードバッフ
ァを介するデータ出力だけになる。これは、下位記憶階
層へのリードデータ出力として、プロセッサによるライ
トアクセスに伴うコピーバック（若しくはライトバッ
ク）のためのリード動作を想定するからである。コピー
バックは、キャッシュミスに際してダーティーなキャッ
シュラインをリプレースするためにそのデータをメイン
メモリに退避させる動作だから、そのようなリード動作
では殆どの場合高いスループットは要求されないので、
リードバッファを迂回して直接リードデータを第２の外
部インタフェース手段から出力可能にするデータパスや
そのためのロジック回路を省いて、回路の論理規模が無
駄に拡大しないようにしている。
ース手段は上位の記憶階層に接続され、第２の外部イン
タフェース手段は下位の記憶階層に接続される。プロセ
ッサのリード・ライトアクセス要求に対する前記リード
バッファ及びライトバッファの基本的な作用は上記同様
である。特に、第２の外部インタフェース手段を介する
下位記憶階層へのリードデータの出力は、リードバッフ
ァを介するデータ出力だけになる。これは、下位記憶階
層へのリードデータ出力として、プロセッサによるライ
トアクセスに伴うコピーバック（若しくはライトバッ
ク）のためのリード動作を想定するからである。コピー
バックは、キャッシュミスに際してダーティーなキャッ
シュラインをリプレースするためにそのデータをメイン
メモリに退避させる動作だから、そのようなリード動作
では殆どの場合高いスループットは要求されないので、
リードバッファを迂回して直接リードデータを第２の外
部インタフェース手段から出力可能にするデータパスや
そのためのロジック回路を省いて、回路の論理規模が無
駄に拡大しないようにしている。
【００２５】前記半導体集積回路をマルチプロセッサシ
ステムに適用することを考慮すると、下位の記憶階層側
にも別のプロセッサが接続される事になり、当該別のプ
ロセッサのアクセスにもその半導体集積回路が動作され
る場合が想定される。これに対処するには、前記第１及
び第２の外部インタフェース手段は、夫々個別にメモリ
ブロックに対するアクセス要求とアクセスアドレスとを
外部から入力可能であればよい。
ステムに適用することを考慮すると、下位の記憶階層側
にも別のプロセッサが接続される事になり、当該別のプ
ロセッサのアクセスにもその半導体集積回路が動作され
る場合が想定される。これに対処するには、前記第１及
び第２の外部インタフェース手段は、夫々個別にメモリ
ブロックに対するアクセス要求とアクセスアドレスとを
外部から入力可能であればよい。
【００２６】また、下位の記憶階層から上記半導体集積
回路を通過して上位の記憶階層にリードデータが供給さ
れるときのリソース競合を考慮すれば、前記第２の外部
インタフェース手段からデータを入力して保持し、保持
したデータを前記第２の外部インタフェース手段から外
部に出力可能なメモリバッファ（５４）を更に有するこ
とが、キャッシュメモリとしての半導体集積回路の利便
性を増す。
回路を通過して上位の記憶階層にリードデータが供給さ
れるときのリソース競合を考慮すれば、前記第２の外部
インタフェース手段からデータを入力して保持し、保持
したデータを前記第２の外部インタフェース手段から外
部に出力可能なメモリバッファ（５４）を更に有するこ
とが、キャッシュメモリとしての半導体集積回路の利便
性を増す。
【００２７】〔５〕メモリブロックが例えばＤＲＡＭで
構成される場合に、ＤＲＡＭのアクセス時間の短縮は公
知のページモードやスタティック・カラムモードでも達
成できる。更に、ＤＲＡＭで構成されるようなメモリブ
ロックにおける見掛け上のアクセスタイムを短縮するた
めに、データの入力に直列並列変換を施し、データ出力
に並列・直列変換を施す。即ち、半導体集積回路は、メ
モリセルアレイ（１０）、ロウ選択回路（１１）、カラ
ム選択回路（１２，１３）、直列・並列変換回路（２
１）、ライトアンプ（１７Ｗ）、メインアンプ（１７
Ｒ）、並列・直列変換回路（２５）を有するメモリブロ
ックを含む。メモリセルアレイは、選択端子がワード線
に接続され、データ入出力端子がビット線に接続された
メモリセルを複数個有する。ロウ選択回路は、ロウアド
レスストローブ信号の変化にクロック信号同期で応答し
ロウアドレス信号で指定されるワード線を選択する。カ
ラム選択回路は、カラムアドレスストローブ信号の変化
にクロック信号同期で応答しカラムアドレス信号で指定
されるビット線を複数本並列に選択する。直列・並列変
換回路は、ライトバッファから直列的に入力されるライ
トデータをクロック信号に同期して並列データに変換す
る。ライトアンプは、前記カラム選択回路で選択された
複数本のビット線に前記直列・並列変換回路の出力を並
列出力する。メインアンプは、前記カラム選択回路で選
択された複数本のビット線から並列出力される並列デー
タを増幅する。並列・直列変換回路はメインアンプから
供給される並列データをクロック信号に同期して直列デ
ータに変換して前記リードバッファ及び選択手段に向け
て出力する。
構成される場合に、ＤＲＡＭのアクセス時間の短縮は公
知のページモードやスタティック・カラムモードでも達
成できる。更に、ＤＲＡＭで構成されるようなメモリブ
ロックにおける見掛け上のアクセスタイムを短縮するた
めに、データの入力に直列並列変換を施し、データ出力
に並列・直列変換を施す。即ち、半導体集積回路は、メ
モリセルアレイ（１０）、ロウ選択回路（１１）、カラ
ム選択回路（１２，１３）、直列・並列変換回路（２
１）、ライトアンプ（１７Ｗ）、メインアンプ（１７
Ｒ）、並列・直列変換回路（２５）を有するメモリブロ
ックを含む。メモリセルアレイは、選択端子がワード線
に接続され、データ入出力端子がビット線に接続された
メモリセルを複数個有する。ロウ選択回路は、ロウアド
レスストローブ信号の変化にクロック信号同期で応答し
ロウアドレス信号で指定されるワード線を選択する。カ
ラム選択回路は、カラムアドレスストローブ信号の変化
にクロック信号同期で応答しカラムアドレス信号で指定
されるビット線を複数本並列に選択する。直列・並列変
換回路は、ライトバッファから直列的に入力されるライ
トデータをクロック信号に同期して並列データに変換す
る。ライトアンプは、前記カラム選択回路で選択された
複数本のビット線に前記直列・並列変換回路の出力を並
列出力する。メインアンプは、前記カラム選択回路で選
択された複数本のビット線から並列出力される並列デー
タを増幅する。並列・直列変換回路はメインアンプから
供給される並列データをクロック信号に同期して直列デ
ータに変換して前記リードバッファ及び選択手段に向け
て出力する。
【００２８】前記メモリブロックは前記クロック信号周
期のｎ（２以上の正の整数）倍の周期で変化される前記
カラムアドレスストローブ信号が入力され、カラムアド
レス信号が変化されるサイクル毎に、メモリセルアレイ
から読み出されクロック信号サイクルに同期して並列・
直列変換された複数の直列データがメモリブロックから
出力され、またクロック信号サイクルに同期してメモリ
ブロックに入力されて直・並列変換された並列データが
メモリセルアレイに書込まれる。このように、クロック
信号のｎサイクルに１回の割合でカラムアドレスストロ
ーブ信号を変化させるというアクセス仕様によってメモ
リ動作の高速化を図ることが可能になる。
期のｎ（２以上の正の整数）倍の周期で変化される前記
カラムアドレスストローブ信号が入力され、カラムアド
レス信号が変化されるサイクル毎に、メモリセルアレイ
から読み出されクロック信号サイクルに同期して並列・
直列変換された複数の直列データがメモリブロックから
出力され、またクロック信号サイクルに同期してメモリ
ブロックに入力されて直・並列変換された並列データが
メモリセルアレイに書込まれる。このように、クロック
信号のｎサイクルに１回の割合でカラムアドレスストロ
ーブ信号を変化させるというアクセス仕様によってメモ
リ動作の高速化を図ることが可能になる。
【００２９】前記直列・並列変換回路の直列データ入力
経路と、前記並列・直列変換回路の直列データ出力経路
とを独立に備えるとよい。リード動作ではカラムアドレ
スストローブ信号の変化に応答してメモリセルアレイか
らデータを読み出した後に並列・直列変換の時間を要し
てメモリブロックから直列データが出力されるが、ライ
ト動作では、カラムアドレスストローブ信号の変化に応
答してメモリセルアレイに並列データを書込む前に、予
めメモリブロックに入力された直列データを並列データ
に変換する動作を完了していなければならない。このと
き、リード動作に続けてライト動作が指示されると、リ
ード動作による直列データをメモリブロックから出力す
る動作に並行して、ライト動作のための直列データを予
めメモリブロックに順次直列に入力する動作を行わなけ
ればならないことが多く予想される。即ち、メモリブロ
ックからの直列データ出力タイミングとメモリブロック
への直列データ入力タイミングとがオーバラップする蓋
然性が高い。前述の如く、メモリブロックの直列データ
入力経路と直列データ出力経路とを独立に持つことによ
って、そのような処理のオーバラップに対してもデータ
の衝突を回避して効率的な処理を実現可能になる。
経路と、前記並列・直列変換回路の直列データ出力経路
とを独立に備えるとよい。リード動作ではカラムアドレ
スストローブ信号の変化に応答してメモリセルアレイか
らデータを読み出した後に並列・直列変換の時間を要し
てメモリブロックから直列データが出力されるが、ライ
ト動作では、カラムアドレスストローブ信号の変化に応
答してメモリセルアレイに並列データを書込む前に、予
めメモリブロックに入力された直列データを並列データ
に変換する動作を完了していなければならない。このと
き、リード動作に続けてライト動作が指示されると、リ
ード動作による直列データをメモリブロックから出力す
る動作に並行して、ライト動作のための直列データを予
めメモリブロックに順次直列に入力する動作を行わなけ
ればならないことが多く予想される。即ち、メモリブロ
ックからの直列データ出力タイミングとメモリブロック
への直列データ入力タイミングとがオーバラップする蓋
然性が高い。前述の如く、メモリブロックの直列データ
入力経路と直列データ出力経路とを独立に持つことによ
って、そのような処理のオーバラップに対してもデータ
の衝突を回避して効率的な処理を実現可能になる。
【００３０】〔６〕リードデータの伝播遅延を考慮する
とき、前記半導体集積回路には以下のレイアウト構成を
採用するのがよい。例えば信号入出力用のボンディング
パッド若しくはバンプ電極などの外部接続電極がチップ
の中央部に配置されているセンタパッド形態を想定す
る。このとき、半導体チップ上にメモリブロックが離間
して対向配置される。前記対向するメモリブロックの間
に、メモリブロックから読み出されたリードデータを保
持することが可能なリードバッファ及びメモリブロック
に与えるライトデータを保持する事が可能なライトバッ
ファが配置される。前記リードバッファとライトバッフ
ァとの近傍に外部インタフェース手段が配置される。前
記外部インタフェース手段の近傍に位置する外部接続電
極を有する。前記ライトバッファは、前記外部インタフ
ェース手段に入力されたライトデータを入力して保持
し、メモリブロックがライト動作可能にされた後にライ
トデータをメモリブロックに供給する。前記リードバッ
ファは、前記メモリブロックから読み出されたリードデ
ータを前記外部インタフェース手段から外部に出力不可
能な状態に呼応して保持する事が可能である。
とき、前記半導体集積回路には以下のレイアウト構成を
採用するのがよい。例えば信号入出力用のボンディング
パッド若しくはバンプ電極などの外部接続電極がチップ
の中央部に配置されているセンタパッド形態を想定す
る。このとき、半導体チップ上にメモリブロックが離間
して対向配置される。前記対向するメモリブロックの間
に、メモリブロックから読み出されたリードデータを保
持することが可能なリードバッファ及びメモリブロック
に与えるライトデータを保持する事が可能なライトバッ
ファが配置される。前記リードバッファとライトバッフ
ァとの近傍に外部インタフェース手段が配置される。前
記外部インタフェース手段の近傍に位置する外部接続電
極を有する。前記ライトバッファは、前記外部インタフ
ェース手段に入力されたライトデータを入力して保持
し、メモリブロックがライト動作可能にされた後にライ
トデータをメモリブロックに供給する。前記リードバッ
ファは、前記メモリブロックから読み出されたリードデ
ータを前記外部インタフェース手段から外部に出力不可
能な状態に呼応して保持する事が可能である。
【００３１】
【発明の実施の形態】図１には本発明に係る半導体集積
回路の一例が全体的に示される。同図に示される半導体
集積回路１は、特に制限されないが、Ｌ３キャッシュメ
モリとしての利用が想定された半導体集積回路であり、
８個のメモリブロックＢＮＫ０〜ＢＮＫ７、４個のライ
トバッファＷＢ０〜ＷＢ３、４個のリードバッファＲＢ
０〜ＲＢ３、上位記憶階層（例えばプロセッサバス）に
接続される上位階層インタフェースブロックＩ／Ｆ１、
下位記憶階層（例えばメモリバス）に接続される下位階
層インタフェースブロックＩ／Ｆ２、メモリ制御回路Ｍ
ＣＮＴを有する。
回路の一例が全体的に示される。同図に示される半導体
集積回路１は、特に制限されないが、Ｌ３キャッシュメ
モリとしての利用が想定された半導体集積回路であり、
８個のメモリブロックＢＮＫ０〜ＢＮＫ７、４個のライ
トバッファＷＢ０〜ＷＢ３、４個のリードバッファＲＢ
０〜ＲＢ３、上位記憶階層（例えばプロセッサバス）に
接続される上位階層インタフェースブロックＩ／Ｆ１、
下位記憶階層（例えばメモリバス）に接続される下位階
層インタフェースブロックＩ／Ｆ２、メモリ制御回路Ｍ
ＣＮＴを有する。
【００３２】前記上位階層インタフェースブロックＩ／
Ｆ１は、上位記憶階層例えばＬ１キャッシュメモリ及び
Ｌ２キャッシュメモリを内蔵したプロセッサが接続され
るプロセッサバス等に接続され、アクセス制御信号及び
アクセスアドレス信号を等を含むアクセス制御情報を入
力し、また、例えば７２ビット並列でデータを入出力す
る。
Ｆ１は、上位記憶階層例えばＬ１キャッシュメモリ及び
Ｌ２キャッシュメモリを内蔵したプロセッサが接続され
るプロセッサバス等に接続され、アクセス制御信号及び
アクセスアドレス信号を等を含むアクセス制御情報を入
力し、また、例えば７２ビット並列でデータを入出力す
る。
【００３３】前記下位階層インタフェースブロックＩ／
Ｆ２は、下位記憶階層例えばメインメモリ又はＬ４キャ
ッシュメモリ等が接続されるメモリバス等に接続され、
例えば７２ビット並列でデータを入出力する。特に制限
されないが、マルチプロセッサシステムを想定し、上位
記憶階層のプロセッサとは別のプロセッサからもアクセ
ス可能なように、前記下位階層インタフェースブロック
Ｉ／Ｆ２は当該別のプロセッサからアクセス制御情報を
入力してメモリブロックＢＮＫ０〜ＢＮＫ７のアクセス
が可能になっている。
Ｆ２は、下位記憶階層例えばメインメモリ又はＬ４キャ
ッシュメモリ等が接続されるメモリバス等に接続され、
例えば７２ビット並列でデータを入出力する。特に制限
されないが、マルチプロセッサシステムを想定し、上位
記憶階層のプロセッサとは別のプロセッサからもアクセ
ス可能なように、前記下位階層インタフェースブロック
Ｉ／Ｆ２は当該別のプロセッサからアクセス制御情報を
入力してメモリブロックＢＮＫ０〜ＢＮＫ７のアクセス
が可能になっている。
【００３４】前記メモリ制御回路ＭＣＮＴはアクセス制
御情報を入力し、それに含まれるアドレス情報の一部を
デコードしてアクセス対象メモリブロックを判定し、ア
クセス対象メモリブロックに、ローカルなメモリアドレ
スとアクセス制御信号を出力して、そのメモリブロック
の動作を制御する。
御情報を入力し、それに含まれるアドレス情報の一部を
デコードしてアクセス対象メモリブロックを判定し、ア
クセス対象メモリブロックに、ローカルなメモリアドレ
スとアクセス制御信号を出力して、そのメモリブロック
の動作を制御する。
【００３５】代表的に示されたメモリブロックＢＮＫ０
は７２ビット（８バイト）単位で直列的に入力されるラ
イトデータを４個のライトレジスタ（ＩＬＴ）２２に順
次ラッチして、２８８ビット（３２バイト）並列でＤＲ
ＡＭコア８に書込み可能にされ、また、ＤＲＡＭコア８
から２８８ビット並列で読み出されたリードデータを７
２ビット単位でリードレジスタ（ＯＬＴ）２６にラッチ
し、セレクタ２７によりリードレジスタ２６の出力を順
次選択して７２ビット単位で直列的にリードデータを出
力可能になっている。従って、メモリブロックＢＮＫ０
は、ＤＲＡＭコア８のアクセスタイムに対して４倍の速
度でデータを入出力することができる。尚、本明細書に
おいては、１バイトは８ビットのデータと１ビットのパ
リティーデータとを含むものとされる。
は７２ビット（８バイト）単位で直列的に入力されるラ
イトデータを４個のライトレジスタ（ＩＬＴ）２２に順
次ラッチして、２８８ビット（３２バイト）並列でＤＲ
ＡＭコア８に書込み可能にされ、また、ＤＲＡＭコア８
から２８８ビット並列で読み出されたリードデータを７
２ビット単位でリードレジスタ（ＯＬＴ）２６にラッチ
し、セレクタ２７によりリードレジスタ２６の出力を順
次選択して７２ビット単位で直列的にリードデータを出
力可能になっている。従って、メモリブロックＢＮＫ０
は、ＤＲＡＭコア８のアクセスタイムに対して４倍の速
度でデータを入出力することができる。尚、本明細書に
おいては、１バイトは８ビットのデータと１ビットのパ
リティーデータとを含むものとされる。
【００３６】上位階層インタフェースブロックＩ／Ｆ１
に入力された上位記憶階層からの書込みデータはライト
バッファＷＢ０（ＷＢ１〜ＷＢ３）を介してメモリブロ
ックＢＮＫ０（ＢＮＫ１〜ＢＮＫ７）に供給される。
に入力された上位記憶階層からの書込みデータはライト
バッファＷＢ０（ＷＢ１〜ＷＢ３）を介してメモリブロ
ックＢＮＫ０（ＢＮＫ１〜ＢＮＫ７）に供給される。
【００３７】メモリブロックＢＮＫ０（ＢＮＫ１〜ＢＮ
Ｋ７）から読み出されたリードデータの出力経路は、上
位スルー経路、上位バッファリング経路、及び下位バッ
ファリング経路の３通りとされる。上位スルー経路は、
概略的に示されたセレクタ４０，４１を介して上位階層
インタフェースブロックＩ／Ｆ１から上位記憶階層に出
力する経路である。上位バッファリング経路は、リード
バッファＲＢ０（ＲＢ１〜ＲＢ３）に一旦蓄えられたリ
ードデータを前記セレクタ４０，４１を介して上位階層
インタフェースブロックＩ／Ｆ１から上位記憶階層に出
力する経路である。下位バッファリング経路は、リード
バッファＲＢ０（ＲＢ１〜ＲＢ３）に一旦蓄えられたリ
ードデータを前記セレクタ４２を介して下位階層インタ
フェースブロックＩ／Ｆ２から下位記憶階層に出力する
経路である。下位階層へのスルー経路は設けられていな
い。
Ｋ７）から読み出されたリードデータの出力経路は、上
位スルー経路、上位バッファリング経路、及び下位バッ
ファリング経路の３通りとされる。上位スルー経路は、
概略的に示されたセレクタ４０，４１を介して上位階層
インタフェースブロックＩ／Ｆ１から上位記憶階層に出
力する経路である。上位バッファリング経路は、リード
バッファＲＢ０（ＲＢ１〜ＲＢ３）に一旦蓄えられたリ
ードデータを前記セレクタ４０，４１を介して上位階層
インタフェースブロックＩ／Ｆ１から上位記憶階層に出
力する経路である。下位バッファリング経路は、リード
バッファＲＢ０（ＲＢ１〜ＲＢ３）に一旦蓄えられたリ
ードデータを前記セレクタ４２を介して下位階層インタ
フェースブロックＩ／Ｆ２から下位記憶階層に出力する
経路である。下位階層へのスルー経路は設けられていな
い。
【００３８】前記リードバッファＲＢ０〜ＲＢ３及びラ
イトバッファＷＢ０〜ＷＢ３はＳＲＡＭによって構成さ
れる。それらＳＲＡＭのアクセスはシステムのクロック
信号によって規定される１サイクル単位で可能にされて
いる。上記リードバッファＲＢ０〜ＲＢ３乃び上記ライ
トバッファＷＢ０〜ＷＢ３のおのおのを構成する上記Ｓ
ＲＡＭは公知のＳＲＡＭと同様に構成することが可能で
ある。上記ＳＲＡＭは、特に制限されないが、複数のス
タティク型メモリセルと複数のワード線と複数の相補デ
ータ線対とを含むメモリアレイ、所定のワード線をアド
レス信号に応答して選択するアドレスデコーダー、選択
された複数個のメモリセルのデータを増幅するセンスア
ンプ及び増幅されたデータを出力するデータ出力回路と
を有する構成とされる。
イトバッファＷＢ０〜ＷＢ３はＳＲＡＭによって構成さ
れる。それらＳＲＡＭのアクセスはシステムのクロック
信号によって規定される１サイクル単位で可能にされて
いる。上記リードバッファＲＢ０〜ＲＢ３乃び上記ライ
トバッファＷＢ０〜ＷＢ３のおのおのを構成する上記Ｓ
ＲＡＭは公知のＳＲＡＭと同様に構成することが可能で
ある。上記ＳＲＡＭは、特に制限されないが、複数のス
タティク型メモリセルと複数のワード線と複数の相補デ
ータ線対とを含むメモリアレイ、所定のワード線をアド
レス信号に応答して選択するアドレスデコーダー、選択
された複数個のメモリセルのデータを増幅するセンスア
ンプ及び増幅されたデータを出力するデータ出力回路と
を有する構成とされる。
【００３９】以下に述べられる様に、各ＳＲＡＭは、一
組のアドレス信号の入力に対して、７２個のメモリセル
が同時に選択される構成とされる。各スタティク型メモ
リセルは、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル
型ＭＯＳＦＥＴとを含むＣＭＯＳインバータを１対含む
と共に、上記１対のＣＭＯＳインバータの入力と出力と
を交差結合して構成された情報記憶部と、その情報記憶
部を選択するための複数個のＮチャンネル型トランスフ
ァＭＯＳＦＥＴからなる選択トランジスタを含む。上記
複数個の選択トランジスタのゲート端子は、１本乃至複
数本のワード線に選択的に結合され、上記複数個の選択
トランジスタのソース・ドレインパスは、対応する１対
乃至複数対の相補データ線に結合され、多入力ポート・
多出力ポートのメモリセルとして構成される。上記リー
ドバッファＲＢ０〜ＲＢ３乃び上記ライトバッファＷＢ
０〜ＷＢ３のおのおのを構成する上記ＳＲＡＭの各々
は、特に制限されないが、１２８ワード×７２ビットの
構成とされる。
組のアドレス信号の入力に対して、７２個のメモリセル
が同時に選択される構成とされる。各スタティク型メモ
リセルは、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル
型ＭＯＳＦＥＴとを含むＣＭＯＳインバータを１対含む
と共に、上記１対のＣＭＯＳインバータの入力と出力と
を交差結合して構成された情報記憶部と、その情報記憶
部を選択するための複数個のＮチャンネル型トランスフ
ァＭＯＳＦＥＴからなる選択トランジスタを含む。上記
複数個の選択トランジスタのゲート端子は、１本乃至複
数本のワード線に選択的に結合され、上記複数個の選択
トランジスタのソース・ドレインパスは、対応する１対
乃至複数対の相補データ線に結合され、多入力ポート・
多出力ポートのメモリセルとして構成される。上記リー
ドバッファＲＢ０〜ＲＢ３乃び上記ライトバッファＷＢ
０〜ＷＢ３のおのおのを構成する上記ＳＲＡＭの各々
は、特に制限されないが、１２８ワード×７２ビットの
構成とされる。
【００４０】尚、多入力ポート・多出力ポートのメモリ
セルの構成自体は、種々変更可能である事は当業者にと
って容易に理解されるであろう。
セルの構成自体は、種々変更可能である事は当業者にと
って容易に理解されるであろう。
【００４１】図２には前記半導体集積回路１における前
記リードデータの出力経路の詳細が例示される。メモリ
ブロックＢＮＫ０、ＢＮＫ１はリードバッファＲＢ０と
ライトバッファＷＢ０を共有する。同じく、メモリブロ
ックＢＮＫ２、ＢＮＫ３はリードバッファＲＢ１及びラ
イトバッファＷＢ１を共有し、メモリブロックＢＮＫ
４、ＢＮＫ５はリードバッファＲＢ２及びライトバッフ
ァＷＢ２を共有し、メモリブロックＢＮＫ６、ＢＮＫ７
はリードバッファＲＢ３及びライトバッファＷＢ３を共
有する。前記ライトバッファＷＢ０〜ＷＢ３及びリード
バッファＲＢ０〜ＲＢ３は、特に制限されないが、２個
のリードポートと２個のライトポートを有する。各ポー
トは８バイトの並列アクセスポートである。
記リードデータの出力経路の詳細が例示される。メモリ
ブロックＢＮＫ０、ＢＮＫ１はリードバッファＲＢ０と
ライトバッファＷＢ０を共有する。同じく、メモリブロ
ックＢＮＫ２、ＢＮＫ３はリードバッファＲＢ１及びラ
イトバッファＷＢ１を共有し、メモリブロックＢＮＫ
４、ＢＮＫ５はリードバッファＲＢ２及びライトバッフ
ァＷＢ２を共有し、メモリブロックＢＮＫ６、ＢＮＫ７
はリードバッファＲＢ３及びライトバッファＷＢ３を共
有する。前記ライトバッファＷＢ０〜ＷＢ３及びリード
バッファＲＢ０〜ＲＢ３は、特に制限されないが、２個
のリードポートと２個のライトポートを有する。各ポー
トは８バイトの並列アクセスポートである。
【００４２】対を成す一方のメモリブロックＢＮＫ０か
らのリードデータと他方のメモリブロックＢＮＫ４から
のリードデータとの何れかを選択するセレクタ４１Ａａ
が設けられている。他のメモリブロックに関しても同様
のセレクタ４１Ａｂ〜４１Ａｄが設けられている。Ｓ１
０〜Ｓ１３は前記セレクタ４１Ａａ〜４１Ａｄの選択制
御信号である。前記リードバッファＲＢ０から出力され
るリードデータとセレクタ４１Ａａで選択されるリード
データとの何れかを選択するセレクタ４０Ａａが設けら
れている。他のメモリブロックに関しても同様のセレク
タ４０Ａｂ〜４０Ａｄが設けられている。Ｓ２０〜Ｓ２
３は前記セレクタ４０Ａａ〜４０Ａｄの選択制御信号で
ある。前記セレクタ４０Ａａ〜４０Ａｄの出力はセレク
タ４１Ｂで選択されて上位階層インタフェースブロック
Ｉ／Ｆ１に与えられる。セレクタ４１Ｂの動作は２ビッ
トの選択信号Ｓ３０Ａ，Ｓ３０Ｂで制御される。前記セ
レクタ４２はリードバッファＲＢ０〜ＲＢ３の一方のリ
ードポートからの出力を選択して下位階層インタフェー
スブロックＩ／Ｆ２に与える。セレクタ４２の動作は２
ビットの選択信号Ｓ３１Ａ，Ｓ３１Ｂで制御される。
らのリードデータと他方のメモリブロックＢＮＫ４から
のリードデータとの何れかを選択するセレクタ４１Ａａ
が設けられている。他のメモリブロックに関しても同様
のセレクタ４１Ａｂ〜４１Ａｄが設けられている。Ｓ１
０〜Ｓ１３は前記セレクタ４１Ａａ〜４１Ａｄの選択制
御信号である。前記リードバッファＲＢ０から出力され
るリードデータとセレクタ４１Ａａで選択されるリード
データとの何れかを選択するセレクタ４０Ａａが設けら
れている。他のメモリブロックに関しても同様のセレク
タ４０Ａｂ〜４０Ａｄが設けられている。Ｓ２０〜Ｓ２
３は前記セレクタ４０Ａａ〜４０Ａｄの選択制御信号で
ある。前記セレクタ４０Ａａ〜４０Ａｄの出力はセレク
タ４１Ｂで選択されて上位階層インタフェースブロック
Ｉ／Ｆ１に与えられる。セレクタ４１Ｂの動作は２ビッ
トの選択信号Ｓ３０Ａ，Ｓ３０Ｂで制御される。前記セ
レクタ４２はリードバッファＲＢ０〜ＲＢ３の一方のリ
ードポートからの出力を選択して下位階層インタフェー
スブロックＩ／Ｆ２に与える。セレクタ４２の動作は２
ビットの選択信号Ｓ３１Ａ，Ｓ３１Ｂで制御される。
【００４３】図３には前記メモリ制御回路ＭＣＮＴが生
成する制御信号が例示される。メモリ制御回路ＭＣＮＴ
は、メモリブロックＢＮＫ０〜ＢＮＫ７毎にアドレス信
号ＡＤＲＳ、ロウアドレスストローブ信号ＲＡＳ、カラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥ等を出力し、リードバッファＲＢ０〜ＲＢ３毎
にアドレス信号ＡＤＲＳ、メモリイネーブル信号ＭＳ、
リード／ライト信号Ｒ／Ｗ及びポートセレクト信号ＰＳ
Ｌを出力し、ライトバッファＷＢ０〜ＷＢ３毎にアドレ
ス信号ＡＤＲＳ、メモリイネーブル信号ＭＳ、リード／
ライト信号Ｒ／Ｗ及びポートセレクト信号ＰＳＬを出力
し、前記セレクタ選択信号Ｓ１０〜Ｓ１３，Ｓ２０〜Ｓ
２３，Ｓ３０Ａ，Ｓ３０Ｂ，Ｓ３１Ａ，Ｓ３１Ｂを出力
し、インタフェースブロックＩ／Ｆ１，Ｉ／Ｆ２に対す
る出力イネーブル信号ＯＥＰ１，ＯＥＰ２等を出力す
る。メモリ制御回路ＭＣＮＴはアクセス制御情報を上位
記憶階層と下位記憶階層との双方から入力し、入力した
アクセス制御情報が指示する動作を実現するように上記
制御信号の中から必要な制御信号を所定のタイミングで
活性化制御する。上記メモリ制御回路ＭＣＮＴは、メモ
リブロックＢＮＫ０〜ＢＮＫ７のリフレッシュ動作の期
間に関する信号ＭＲｅｆ０〜７が各メモリブロックＢＮ
Ｋ０〜ＢＮＫ７から入力される。
成する制御信号が例示される。メモリ制御回路ＭＣＮＴ
は、メモリブロックＢＮＫ０〜ＢＮＫ７毎にアドレス信
号ＡＤＲＳ、ロウアドレスストローブ信号ＲＡＳ、カラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥ等を出力し、リードバッファＲＢ０〜ＲＢ３毎
にアドレス信号ＡＤＲＳ、メモリイネーブル信号ＭＳ、
リード／ライト信号Ｒ／Ｗ及びポートセレクト信号ＰＳ
Ｌを出力し、ライトバッファＷＢ０〜ＷＢ３毎にアドレ
ス信号ＡＤＲＳ、メモリイネーブル信号ＭＳ、リード／
ライト信号Ｒ／Ｗ及びポートセレクト信号ＰＳＬを出力
し、前記セレクタ選択信号Ｓ１０〜Ｓ１３，Ｓ２０〜Ｓ
２３，Ｓ３０Ａ，Ｓ３０Ｂ，Ｓ３１Ａ，Ｓ３１Ｂを出力
し、インタフェースブロックＩ／Ｆ１，Ｉ／Ｆ２に対す
る出力イネーブル信号ＯＥＰ１，ＯＥＰ２等を出力す
る。メモリ制御回路ＭＣＮＴはアクセス制御情報を上位
記憶階層と下位記憶階層との双方から入力し、入力した
アクセス制御情報が指示する動作を実現するように上記
制御信号の中から必要な制御信号を所定のタイミングで
活性化制御する。上記メモリ制御回路ＭＣＮＴは、メモ
リブロックＢＮＫ０〜ＢＮＫ７のリフレッシュ動作の期
間に関する信号ＭＲｅｆ０〜７が各メモリブロックＢＮ
Ｋ０〜ＢＮＫ７から入力される。
【００４４】アクセス制御情報４３は図４に例示される
ようにアドレス指定部４３Ａとオペレーション指定部４
３Ｂとを含む。アドレス指定部４３Ａはリード、ライト
を行うメモリブロックＢＮＫ０〜ＢＮＫ７の指定情報
と、メモリブロック内のアドレス情報とを含む。オペレ
ーション指定部４３Ｂは、半導体集積回路１に、例えば
アドレス指定部で指定されるアドレスからの８バイトの
データのリード／ライト、アドレス指定部で指定される
アドレスから連続１６バイトのデータのリード／ライ
ト、アドレス指定部で指定されるアドレスから連続３２
バイトのデータのリード／ライト等の動作を指定する。
ようにアドレス指定部４３Ａとオペレーション指定部４
３Ｂとを含む。アドレス指定部４３Ａはリード、ライト
を行うメモリブロックＢＮＫ０〜ＢＮＫ７の指定情報
と、メモリブロック内のアドレス情報とを含む。オペレ
ーション指定部４３Ｂは、半導体集積回路１に、例えば
アドレス指定部で指定されるアドレスからの８バイトの
データのリード／ライト、アドレス指定部で指定される
アドレスから連続１６バイトのデータのリード／ライ
ト、アドレス指定部で指定されるアドレスから連続３２
バイトのデータのリード／ライト等の動作を指定する。
【００４５】前記メモリ制御回路ＭＣＮＴは半導体集積
回路１の内部においてリソースが競合しない範囲でメモ
リブロックＢＮＫ０〜ＢＮＫ７を並列動作させるように
外部からのアクセス要求を受け付ける。また、メモリ制
御回路ＭＣＮＴは、メモリブロックＢＮＫ０〜ＢＮＫ７
の中から選ばれた一つのメモリブロック又はリードバッ
ファＲＢ０〜ＲＢ３の中から選ばれた１つのリードバッ
ファをインタフェースブロックＩ／Ｆ１、Ｉ／Ｆ２に導
通させて、リードデータの外部出力を制御する。
回路１の内部においてリソースが競合しない範囲でメモ
リブロックＢＮＫ０〜ＢＮＫ７を並列動作させるように
外部からのアクセス要求を受け付ける。また、メモリ制
御回路ＭＣＮＴは、メモリブロックＢＮＫ０〜ＢＮＫ７
の中から選ばれた一つのメモリブロック又はリードバッ
ファＲＢ０〜ＲＢ３の中から選ばれた１つのリードバッ
ファをインタフェースブロックＩ／Ｆ１、Ｉ／Ｆ２に導
通させて、リードデータの外部出力を制御する。
【００４６】図５には外部からのアクセス要求に対する
前記メモリ制御回路ＭＣＮＴの主な制御手順が代表的に
示される。
前記メモリ制御回路ＭＣＮＴの主な制御手順が代表的に
示される。
【００４７】前記メモリ制御回路ＭＣＮＴは、ライトア
クセスの要求に対しては、ライト対象メモリブロックに
よるリフレッシュ等の内部動作の有無に関係なくライト
バッファＷＢ０〜ＷＢ３の内の対応するライトバッファ
に予めライトデータを取込む制御を行う（Ｔ１）。その
後、書込み対象メモリブロックがリフレッシュ等の内部
動作を行っておらずライト動作可能であるかの判定が行
われ（Ｔ２）、ライト動作可能の判定を待って対象メモ
リブロックへデータライトが行われる（Ｔ３）。
クセスの要求に対しては、ライト対象メモリブロックに
よるリフレッシュ等の内部動作の有無に関係なくライト
バッファＷＢ０〜ＷＢ３の内の対応するライトバッファ
に予めライトデータを取込む制御を行う（Ｔ１）。その
後、書込み対象メモリブロックがリフレッシュ等の内部
動作を行っておらずライト動作可能であるかの判定が行
われ（Ｔ２）、ライト動作可能の判定を待って対象メモ
リブロックへデータライトが行われる（Ｔ３）。
【００４８】図６にはライトアクセスの途中にリフレッ
シュ動作が介在される場合のライト動作の一例が示され
る。図６ではメモリブロックＢＮＫ０を書込み対象とす
る。〜は夫々半導体集積回路１の外部から与えられ
るアセス単位を意味するものであり、アクセス単位のデ
ータは７２ビット並列である。システムの動作サイクル
４〜９ではメモリブロックＢＮＫ０はリフレッシュ動作
を行い、その前後ではリード／ライト可能である。ライ
トデータは１サイクル遅れで順次ライトバッファＷＢ０
に格納されていく。一旦ライトバッファＷＢ０に格納さ
れたライトデータは、書き込み対象メモリブロックＢＮ
Ｋ０がリード／ライト可能であれば、１サイクル毎にラ
イトデータが順次メモリブロックＢＮＫ０のライトレジ
スタ２２に供給されていく。アクセス単位のデータが
ライトレジスタ２２にラッチされたとき既にメモリブロ
ックＢＮＫ０はリフレッシュ動作に入っている。メモリ
制御回路ＭＣＮＴはライトバッファＷＢ０からライトレ
ジスタ２２へのデータ転送を中断してリフレッシュ動作
の終了を待つ。その間、ライトバッファＷＢ０へのライ
トデータの書込みは継続される。動作サイクル９でメモ
リブロックＢＮＫ０のリフレッシュ動作が完了される
と、メモリ制御回路ＭＣＮＴはサイクル１０でメモリブ
ロックＢＮＫ０に対してストローブ信号ＲＡＳ，ＣＡ
Ｓ，ＷＥをアサートしライトアドレスを与え、アクセス
単位〜のデータを４サイクルかけてＤＲＡＭコア８
に書込む。ＤＲＡＭコア８への書込みに並行して、後続
のアクセス単位〜のライトデータをライトレジスタ
２２に順次転送する。メモリ制御回路ＭＣＮＴはサイク
ル１４でメモリブロックＢＮＫ０に対してストローブ信
号ＲＡＳ，ＣＡＳ，ＷＥをアサートしライトアドレスを
与え、アクセス単位〜のデータを４サイクルかけて
ＤＲＡＭコア８に書込む。結果として、アクセス単位
〜のライトアクセスを指示する上位記憶階層側のプロ
セッサは、サイクル８で今回のライトアクセスの処理か
ら解放され、メモリブロックＢＮＫ０にリフレッシュ動
作が介在されてもその影響を受けない。
シュ動作が介在される場合のライト動作の一例が示され
る。図６ではメモリブロックＢＮＫ０を書込み対象とす
る。〜は夫々半導体集積回路１の外部から与えられ
るアセス単位を意味するものであり、アクセス単位のデ
ータは７２ビット並列である。システムの動作サイクル
４〜９ではメモリブロックＢＮＫ０はリフレッシュ動作
を行い、その前後ではリード／ライト可能である。ライ
トデータは１サイクル遅れで順次ライトバッファＷＢ０
に格納されていく。一旦ライトバッファＷＢ０に格納さ
れたライトデータは、書き込み対象メモリブロックＢＮ
Ｋ０がリード／ライト可能であれば、１サイクル毎にラ
イトデータが順次メモリブロックＢＮＫ０のライトレジ
スタ２２に供給されていく。アクセス単位のデータが
ライトレジスタ２２にラッチされたとき既にメモリブロ
ックＢＮＫ０はリフレッシュ動作に入っている。メモリ
制御回路ＭＣＮＴはライトバッファＷＢ０からライトレ
ジスタ２２へのデータ転送を中断してリフレッシュ動作
の終了を待つ。その間、ライトバッファＷＢ０へのライ
トデータの書込みは継続される。動作サイクル９でメモ
リブロックＢＮＫ０のリフレッシュ動作が完了される
と、メモリ制御回路ＭＣＮＴはサイクル１０でメモリブ
ロックＢＮＫ０に対してストローブ信号ＲＡＳ，ＣＡ
Ｓ，ＷＥをアサートしライトアドレスを与え、アクセス
単位〜のデータを４サイクルかけてＤＲＡＭコア８
に書込む。ＤＲＡＭコア８への書込みに並行して、後続
のアクセス単位〜のライトデータをライトレジスタ
２２に順次転送する。メモリ制御回路ＭＣＮＴはサイク
ル１４でメモリブロックＢＮＫ０に対してストローブ信
号ＲＡＳ，ＣＡＳ，ＷＥをアサートしライトアドレスを
与え、アクセス単位〜のデータを４サイクルかけて
ＤＲＡＭコア８に書込む。結果として、アクセス単位
〜のライトアクセスを指示する上位記憶階層側のプロ
セッサは、サイクル８で今回のライトアクセスの処理か
ら解放され、メモリブロックＢＮＫ０にリフレッシュ動
作が介在されてもその影響を受けない。
【００４９】図７にはライトバッファＷＢ０が設けられ
ていない場合ライト動作の一例が示される。ライトバッ
ファＷＢ０が無い場合、ＤＲＡＭコア８でリフレッシュ
動作が開始されると、ライトアクセスを指示する上位記
憶階層側のプロセッサは、サイクル４でライトアドレス
とライトデータの出力、即ちライトアクセス要求の発行
を中断し、リフレッシュ動作が完了するのを検出しなが
ら待たなければならない。リフレッシュ動作が終わった
サイクル９以降、上位記憶階層側のプロセッサは再び、
ライトアクセスの要求を発行して、サイクル１０から順
次アクセス単位〜のアドレス及びデータを出力す
る。これにより、メモリブロックＢＮＫ０のＤＲＡＭコ
ア８に対するアクセス単位〜のライトデータ書込み
はサイクル１９で完了するが、ライトアクセスを指示す
る上位記憶階層側のプロセッサは、サイクル１３までラ
イトアクセスの処理から解放されない。図６と比較すれ
ば明らかなように、Ｌ３キャッシュメモリとされる半導
体集積回路１がライトバッファＷＢ０〜ＷＢ３をもつ事
により、上位階層のプロセッサのデータ処理効率を格段
に向上させることが可能になる。
ていない場合ライト動作の一例が示される。ライトバッ
ファＷＢ０が無い場合、ＤＲＡＭコア８でリフレッシュ
動作が開始されると、ライトアクセスを指示する上位記
憶階層側のプロセッサは、サイクル４でライトアドレス
とライトデータの出力、即ちライトアクセス要求の発行
を中断し、リフレッシュ動作が完了するのを検出しなが
ら待たなければならない。リフレッシュ動作が終わった
サイクル９以降、上位記憶階層側のプロセッサは再び、
ライトアクセスの要求を発行して、サイクル１０から順
次アクセス単位〜のアドレス及びデータを出力す
る。これにより、メモリブロックＢＮＫ０のＤＲＡＭコ
ア８に対するアクセス単位〜のライトデータ書込み
はサイクル１９で完了するが、ライトアクセスを指示す
る上位記憶階層側のプロセッサは、サイクル１３までラ
イトアクセスの処理から解放されない。図６と比較すれ
ば明らかなように、Ｌ３キャッシュメモリとされる半導
体集積回路１がライトバッファＷＢ０〜ＷＢ３をもつ事
により、上位階層のプロセッサのデータ処理効率を格段
に向上させることが可能になる。
【００５０】一方、前記メモリ制御回路ＭＣＮＴは、メ
モリブロックＢＮＫ０〜ＢＮＫ７から読み出されたリー
ドデータをインタフェースブロックＩ／Ｆ１、Ｉ／Ｆ２
を介して外部に出力する動作を制御するときは、前記リ
ードデータの出力経路の選択、即ち、前記上位スルー経
路、上位バッファリング経路、及び下位バッファリング
経路の選択制御を行って、データリード動作のスループ
ットを向上させる。
モリブロックＢＮＫ０〜ＢＮＫ７から読み出されたリー
ドデータをインタフェースブロックＩ／Ｆ１、Ｉ／Ｆ２
を介して外部に出力する動作を制御するときは、前記リ
ードデータの出力経路の選択、即ち、前記上位スルー経
路、上位バッファリング経路、及び下位バッファリング
経路の選択制御を行って、データリード動作のスループ
ットを向上させる。
【００５１】前記上位スルー経路を選択するか上位バッ
ファリング経路を選択するかはリソース競合を生ずる虞
があるか否かをメモリ制御回路ＭＣＮＴが判定すること
によって行う。
ファリング経路を選択するかはリソース競合を生ずる虞
があるか否かをメモリ制御回路ＭＣＮＴが判定すること
によって行う。
【００５２】即ち、前記メモリ制御回路ＭＣＮＴは、図
５に例示されるように、リードアクセス要求に対して、
アクセス対象メモリブロックのＤＲＡＭコア８からデー
タを読み出し（Ｔ４）、読み出したリードデータを前記
上位階層インタフェースブロックＩ／Ｆ１から外部に出
力するときリソース競合があるかを判定し（Ｔ５）、リ
ソース競合がある場合、即ち、前記上位階層インタフェ
ースブロックＩ／Ｆ１から外部にそのリードデータを出
力することが不可能な状態であるときは、当該リードデ
ータを対応するリードバッファＲＢ０〜ＲＢ３に保持さ
せる（Ｔ６）。前記出力不可能な状態が解消されている
ときは前記メモリブロックＢＮＫ０〜ＢＮＫ７から読み
出されたリードデータ又は前記リードバッファＲＢ０〜
ＲＢ３から読み出されたリードデータを前記上位階層イ
ンタフェースブロックＩ／Ｆ１から外部に出力させる
（Ｔ７）。
５に例示されるように、リードアクセス要求に対して、
アクセス対象メモリブロックのＤＲＡＭコア８からデー
タを読み出し（Ｔ４）、読み出したリードデータを前記
上位階層インタフェースブロックＩ／Ｆ１から外部に出
力するときリソース競合があるかを判定し（Ｔ５）、リ
ソース競合がある場合、即ち、前記上位階層インタフェ
ースブロックＩ／Ｆ１から外部にそのリードデータを出
力することが不可能な状態であるときは、当該リードデ
ータを対応するリードバッファＲＢ０〜ＲＢ３に保持さ
せる（Ｔ６）。前記出力不可能な状態が解消されている
ときは前記メモリブロックＢＮＫ０〜ＢＮＫ７から読み
出されたリードデータ又は前記リードバッファＲＢ０〜
ＲＢ３から読み出されたリードデータを前記上位階層イ
ンタフェースブロックＩ／Ｆ１から外部に出力させる
（Ｔ７）。
【００５３】図８にはリードバッファＲＢ０〜ＲＢ３を
利用したリード動作の一例が示される。図８において上
位記憶階層側のプロセッサはシステムの動作サイクル単
位で連続してアクセス要求Ａ〜Ｄを発行する。アクセス
要求ＡはメモリブロックＢＮＫ０のアドレスＡから連続
する３２バイトのデータＡ−０、Ａ−１，Ａ−２，Ａ−
３を読み出すリードアクセス要求である。同様に、アク
セス要求ＢはメモリブロックＢＮＫ４のアドレスＢから
連続する３２バイトのデータＢ−０、Ｂ−１，Ｂ−２，
Ｂ−３を読み出すリードアクセス要求、アクセス要求Ｃ
はメモリブロックＢＮＫ１のアドレスＣから連続する３
２バイトのデータＣ−０、Ｃ−１，Ｃ−２，Ｃ−３を読
み出すリードアクセス要求、アクセス要求Ｄはメモリブ
ロックＢＮＫ３のアドレスＤから連続する３２バイトの
データＤ−０、Ｄ−１，Ｄ−２，Ｄ−３を読み出すリー
ドアクセス要求である。
利用したリード動作の一例が示される。図８において上
位記憶階層側のプロセッサはシステムの動作サイクル単
位で連続してアクセス要求Ａ〜Ｄを発行する。アクセス
要求ＡはメモリブロックＢＮＫ０のアドレスＡから連続
する３２バイトのデータＡ−０、Ａ−１，Ａ−２，Ａ−
３を読み出すリードアクセス要求である。同様に、アク
セス要求ＢはメモリブロックＢＮＫ４のアドレスＢから
連続する３２バイトのデータＢ−０、Ｂ−１，Ｂ−２，
Ｂ−３を読み出すリードアクセス要求、アクセス要求Ｃ
はメモリブロックＢＮＫ１のアドレスＣから連続する３
２バイトのデータＣ−０、Ｃ−１，Ｃ−２，Ｃ−３を読
み出すリードアクセス要求、アクセス要求Ｄはメモリブ
ロックＢＮＫ３のアドレスＤから連続する３２バイトの
データＤ−０、Ｄ−１，Ｄ−２，Ｄ−３を読み出すリー
ドアクセス要求である。
【００５４】前記アクセス要求Ａがあると、メモリ制御
回路ＭＣＮＴはメモリブロックＢＮＫ０のＤＲＡＭコア
８からアドレスＡで指定された２８８ビットのデータを
並列に読み出してリードレジスタ２６にラッチする。そ
してリードレジスタ２６が順次選択され、８バイト単位
でリードデータＡ−０，Ａ−１，Ａ−２，Ａ−３がメモ
リブロックＢＮＫ０から出力される。このリードデータ
の出力はシステムの動作サイクル単位（１サイクル単
位）で行われる。このとき、上位階層インタフェースブ
ロックＩ／Ｆ１は出力動作を行っていない。これに従っ
てメモリコントローラＭＣＮＴはセレクタ４１Ａａ，４
０Ａａ，４１ＢによってメモリブロックＢＮＫ０からの
出力データＡ−０，Ａ−１，Ａ−２，Ａ−３を直接上位
階層インタフェースブロックＩ／Ｆ１に伝達して外部に
出力させる。
回路ＭＣＮＴはメモリブロックＢＮＫ０のＤＲＡＭコア
８からアドレスＡで指定された２８８ビットのデータを
並列に読み出してリードレジスタ２６にラッチする。そ
してリードレジスタ２６が順次選択され、８バイト単位
でリードデータＡ−０，Ａ−１，Ａ−２，Ａ−３がメモ
リブロックＢＮＫ０から出力される。このリードデータ
の出力はシステムの動作サイクル単位（１サイクル単
位）で行われる。このとき、上位階層インタフェースブ
ロックＩ／Ｆ１は出力動作を行っていない。これに従っ
てメモリコントローラＭＣＮＴはセレクタ４１Ａａ，４
０Ａａ，４１ＢによってメモリブロックＢＮＫ０からの
出力データＡ−０，Ａ−１，Ａ−２，Ａ−３を直接上位
階層インタフェースブロックＩ／Ｆ１に伝達して外部に
出力させる。
【００５５】この出力動作に並行して、１サイクル遅れ
で、次のアクセス要求Ｂが発行され、メモリブロックＢ
ＮＫ４から順次リードデータＢ−０，Ｂ−１，Ｂ−２，
Ｂ−３が出力される。出力されたリードデータは順次リ
ードバッファＲＢ０に蓄えられていく。同様に、後続す
る次のアクセス要求ＣによってメモリブロックＢＮＫ１
から順次リードデータＣ−０，Ｃ−１，Ｃ−２，Ｃ−３
が出力されてリードバッファＲＢ１に蓄えられ、更に後
続する次のアクセス要求ＤによってメモリブロックＢＮ
Ｋ３から順次リードデータＤ−０，Ｄ−１，Ｄ−２，Ｄ
−３が出力されてリードバッファＲＢ３に蓄えられる。
後続するリードデータをリードバッファに保持する動作
を行っている途中で、上位階層インタフェースブロック
Ｉ／Ｆ１による外部へのデータ出力が終了すると、これ
に続くアクセス要求のリードデータを今度はリードバッ
ファから読み出して外部に出力させる。即ち、データＡ
−３の次は、リードバッファＲＢ０から順次リードデー
タＢ−０，Ｂ−１，Ｂ−２，Ｂ−３を出力させ、これを
セレクタ４０Ａａ，４１Ｂで選択して上位階層インタフ
ェースブロックＩ／Ｆ１から外部へデータさせる。以
下、データＣ−０〜Ｄ−３まで連続して外部に出力され
る。
で、次のアクセス要求Ｂが発行され、メモリブロックＢ
ＮＫ４から順次リードデータＢ−０，Ｂ−１，Ｂ−２，
Ｂ−３が出力される。出力されたリードデータは順次リ
ードバッファＲＢ０に蓄えられていく。同様に、後続す
る次のアクセス要求ＣによってメモリブロックＢＮＫ１
から順次リードデータＣ−０，Ｃ−１，Ｃ−２，Ｃ−３
が出力されてリードバッファＲＢ１に蓄えられ、更に後
続する次のアクセス要求ＤによってメモリブロックＢＮ
Ｋ３から順次リードデータＤ−０，Ｄ−１，Ｄ−２，Ｄ
−３が出力されてリードバッファＲＢ３に蓄えられる。
後続するリードデータをリードバッファに保持する動作
を行っている途中で、上位階層インタフェースブロック
Ｉ／Ｆ１による外部へのデータ出力が終了すると、これ
に続くアクセス要求のリードデータを今度はリードバッ
ファから読み出して外部に出力させる。即ち、データＡ
−３の次は、リードバッファＲＢ０から順次リードデー
タＢ−０，Ｂ−１，Ｂ−２，Ｂ−３を出力させ、これを
セレクタ４０Ａａ，４１Ｂで選択して上位階層インタフ
ェースブロックＩ／Ｆ１から外部へデータさせる。以
下、データＣ−０〜Ｄ−３まで連続して外部に出力され
る。
【００５６】一方、図９に例示されるようにリードバッ
ファが無ければ、最初のアクセス要求Ａに係るリードデ
ータを全て外部に出力するまで、次のアクセス要求を受
け付けることはできない。異なったメモリブロックにお
いて、少なくとも、リードレジスタの出力動作が競合し
ないようにしなければならない。
ファが無ければ、最初のアクセス要求Ａに係るリードデ
ータを全て外部に出力するまで、次のアクセス要求を受
け付けることはできない。異なったメモリブロックにお
いて、少なくとも、リードレジスタの出力動作が競合し
ないようにしなければならない。
【００５７】これより明らかなように、リードバッファ
ＲＢ０〜ＲＢ３を採用することによって後続のリードア
クセス要求を予め受け付けてメモリブロックの内部動作
を先行させる事ができ、また、リードバッファにはＤＲ
ＡＭよりもアクセス速度の速いＳＲＡＭを採用すること
によりバッファリングされたデータ出力動作が遅くなる
こともなく、データリード動作のスループットを向上さ
せる事ができる。
ＲＢ０〜ＲＢ３を採用することによって後続のリードア
クセス要求を予め受け付けてメモリブロックの内部動作
を先行させる事ができ、また、リードバッファにはＤＲ
ＡＭよりもアクセス速度の速いＳＲＡＭを採用すること
によりバッファリングされたデータ出力動作が遅くなる
こともなく、データリード動作のスループットを向上さ
せる事ができる。
【００５８】更に、メモリブロックＢＮＫ０〜ＢＮＫ７
からデータが読み出されたとき前記リソース競合が無け
れば、リードデータはリードバッファＲＢ０〜ＲＢ３を
介することなく直接上位階層インタフェースブロックＩ
／Ｆ１から外部に出力されるから、データ競合を生じて
いない場合にも一旦データバッファリングを行うような
無駄を回避でき、この点においてリードデータ出力動作
のスループットを向上に寄与する。
からデータが読み出されたとき前記リソース競合が無け
れば、リードデータはリードバッファＲＢ０〜ＲＢ３を
介することなく直接上位階層インタフェースブロックＩ
／Ｆ１から外部に出力されるから、データ競合を生じて
いない場合にも一旦データバッファリングを行うような
無駄を回避でき、この点においてリードデータ出力動作
のスループットを向上に寄与する。
【００５９】次に前記半導体集積回路１をキャッシュメ
モリシステムに適用した場合に即して説明する。
モリシステムに適用した場合に即して説明する。
【００６０】図１０にはキャッシュメモリシステムの第
１の例が示される。半導体集積回路１はＬ３キャッシュ
メモリとして利用され、プロセッサ５０とメインメモリ
５１の間に配置される。半導体集積回路１の前記上位階
層インタフェースブロックＩ／Ｆ１にはプロセッサバス
５２が接続され、プロセッサとの間でデータを入出力
し、また、プロセッサ５０から出力されるアクセス制御
情報を入力する。半導体集積回路１の前記下位階層イン
タフェースブロックＩ／Ｆ２にはメモリバス５３が接続
され、メインメモリ５１との間でデータを入出力する。
メインメモリ５１に対するアクセス制御情報は、特に制
限されないが、プロセッサ５０が発行する情報である。
１の例が示される。半導体集積回路１はＬ３キャッシュ
メモリとして利用され、プロセッサ５０とメインメモリ
５１の間に配置される。半導体集積回路１の前記上位階
層インタフェースブロックＩ／Ｆ１にはプロセッサバス
５２が接続され、プロセッサとの間でデータを入出力
し、また、プロセッサ５０から出力されるアクセス制御
情報を入力する。半導体集積回路１の前記下位階層イン
タフェースブロックＩ／Ｆ２にはメモリバス５３が接続
され、メインメモリ５１との間でデータを入出力する。
メインメモリ５１に対するアクセス制御情報は、特に制
限されないが、プロセッサ５０が発行する情報である。
【００６１】プロセッサ５０はＣＰＵ５０Ａと共にＬ１
キャッシュメモリ５０Ｂ、Ｌ２キャッシュメモリ５０Ｃ
を内蔵し、更にＬ３キャッシュメモリのためのタグ制御
論理（ＴＡＧ）５０Ｄを備えている。半導体集積回路１
はＬ３キャッシュメモリのデータメモリ部として位置付
けられる。タグ制御論理５０Ｄは、Ｌ３キャッシュメモ
リとしての半導体集積回路１のキャッシュライン毎にイ
ンデックスアドレスとキャッシュエントリのタグアドレ
スとを関連着ける情報を有する。更に、キャッシュライ
ン毎に、そのキャッシュラインの有効性を示すバリッド
ビット、キャッシュラインのリプレースに際して下位記
憶階層へのコピーバック若しくはライトバックの必要性
を示すダーティービット等を有する。
キャッシュメモリ５０Ｂ、Ｌ２キャッシュメモリ５０Ｃ
を内蔵し、更にＬ３キャッシュメモリのためのタグ制御
論理（ＴＡＧ）５０Ｄを備えている。半導体集積回路１
はＬ３キャッシュメモリのデータメモリ部として位置付
けられる。タグ制御論理５０Ｄは、Ｌ３キャッシュメモ
リとしての半導体集積回路１のキャッシュライン毎にイ
ンデックスアドレスとキャッシュエントリのタグアドレ
スとを関連着ける情報を有する。更に、キャッシュライ
ン毎に、そのキャッシュラインの有効性を示すバリッド
ビット、キャッシュラインのリプレースに際して下位記
憶階層へのコピーバック若しくはライトバックの必要性
を示すダーティービット等を有する。
【００６２】尚、図１０において、半導体集積回路１の
下位記憶階層はメインメモリに限定されず、Ｌ４キャッ
シュメモリであってもよい。Ｌ４キャッシュメモリのタ
グ制御部はプロセッサ５０の内部に構成してよい。
下位記憶階層はメインメモリに限定されず、Ｌ４キャッ
シュメモリであってもよい。Ｌ４キャッシュメモリのタ
グ制御部はプロセッサ５０の内部に構成してよい。
【００６３】図１１には図１０のキャッシュメモリシス
テムにおけるプロセッサのリードアクセス動作に着目し
たデータフローが示される。プロセッサ５０に内蔵され
たＬ１キャッシュメモリ５０Ｂ、Ｌ２キャッシュメモリ
５０Ｃがキャッシュミスのとき、タグ制御論理５０Ｄに
よって半導体集積回路１がキャッシュヒットするなら
ば、プロセッサ５０は半導体集積回路１をターゲットと
してリードアクセスを要求する。この時のアクセス制御
情報の経路はである。前述のように、リソース競合が
無ければリードデータはメモリブロックＢＮＫ０〜ＢＮ
Ｋ７から直接プロセッサ５０に返される（経路）。リ
ソース競合があるときは、リードデータは一旦リードバ
ッファＲＢ０〜ＲＢ３の内の一つに保持され、リソース
競合を生じないタイミングでリードバッファＲＢ０〜Ｒ
Ｂ３からプロセッサ５０に返される（経路’）。半導
体集積回路１もキャッシュミスになるとき、プロセッサ
５０はアクセス制御情報をメインメモリ５１に与え（経
路）、メインメモリ５１のリードデータがプロセッサ
５０に返される（径路）。
テムにおけるプロセッサのリードアクセス動作に着目し
たデータフローが示される。プロセッサ５０に内蔵され
たＬ１キャッシュメモリ５０Ｂ、Ｌ２キャッシュメモリ
５０Ｃがキャッシュミスのとき、タグ制御論理５０Ｄに
よって半導体集積回路１がキャッシュヒットするなら
ば、プロセッサ５０は半導体集積回路１をターゲットと
してリードアクセスを要求する。この時のアクセス制御
情報の経路はである。前述のように、リソース競合が
無ければリードデータはメモリブロックＢＮＫ０〜ＢＮ
Ｋ７から直接プロセッサ５０に返される（経路）。リ
ソース競合があるときは、リードデータは一旦リードバ
ッファＲＢ０〜ＲＢ３の内の一つに保持され、リソース
競合を生じないタイミングでリードバッファＲＢ０〜Ｒ
Ｂ３からプロセッサ５０に返される（経路’）。半導
体集積回路１もキャッシュミスになるとき、プロセッサ
５０はアクセス制御情報をメインメモリ５１に与え（経
路）、メインメモリ５１のリードデータがプロセッサ
５０に返される（径路）。
【００６４】このとき、仮に、別の回路モジュールの影
響によって径路でバスの競合を生ずるような場合、メ
インメモリ５１からリードデータをプロセッサ５０に送
る事ができない。バス競合が解消されても、再度プロセ
ッサ５０はメインメモリ５１にアクセス要求を発行し
て、ＤＲＡＭで成るようなアクセス速度の遅いメインメ
モリ５１を再度アクセスしなければならなくなる。そこ
で、図１１に例示されるように、リードバッファＲＢ０
〜ＲＢ３と同様にＳＲＡＭ等で成る高速アクセス可能な
メモリバッファ（ＭＢ）５４をメインメモリ５１とプロ
セッサ５０との間に配置するとよい。
響によって径路でバスの競合を生ずるような場合、メ
インメモリ５１からリードデータをプロセッサ５０に送
る事ができない。バス競合が解消されても、再度プロセ
ッサ５０はメインメモリ５１にアクセス要求を発行し
て、ＤＲＡＭで成るようなアクセス速度の遅いメインメ
モリ５１を再度アクセスしなければならなくなる。そこ
で、図１１に例示されるように、リードバッファＲＢ０
〜ＲＢ３と同様にＳＲＡＭ等で成る高速アクセス可能な
メモリバッファ（ＭＢ）５４をメインメモリ５１とプロ
セッサ５０との間に配置するとよい。
【００６５】メモリバッファ５４は半導体集積回路１に
内蔵させてもよい。メモリバッファ５４は前記下位階層
インタフェースブロックＩ／Ｆ２からデータを入力して
保持し、保持したデータを前記上位階層インタフェース
ブロックＩ／Ｆ１から外部に出力可能にすればよい。メ
モリバッファ５４のリードデータ出力とメモリブロック
ＢＮＫ０〜ＢＮＫ７のリードデータ出力は排他的であれ
よく、例えば、プロセッサ５０はメモリバッファ５４を
直接指定して動作させればよい。
内蔵させてもよい。メモリバッファ５４は前記下位階層
インタフェースブロックＩ／Ｆ２からデータを入力して
保持し、保持したデータを前記上位階層インタフェース
ブロックＩ／Ｆ１から外部に出力可能にすればよい。メ
モリバッファ５４のリードデータ出力とメモリブロック
ＢＮＫ０〜ＢＮＫ７のリードデータ出力は排他的であれ
よく、例えば、プロセッサ５０はメモリバッファ５４を
直接指定して動作させればよい。
【００６６】図１２は図１０のキャッシュメモリシステ
ムにおけるプロセッサのライトアクセスに動作に着目し
たデータフローが示される。プロセッサ５０のライトア
クセスにおいて、プロセッサ５０に内蔵されたＬ１キャ
ッシュメモリ５０Ｂ、Ｌ２キャッシュメモリ５０Ｃがキ
ャッシュミスのとき、タグ制御論理５０Ｄによって半導
体集積回路１がキャッシュヒットするならば、プロセッ
サ５０は半導体集積回路１をターゲットとしてライトア
クセスを要求する。この時のアクセス制御情報の経路は
である。前述のように、ライトデータは一旦ライトバ
ッファＷＢ０〜ＷＢ３の内の一つに格納され、ライト対
象メモリブロックがライト動作可能になったときライト
バッファからメモリブロックにライトデータが書き込ま
れる（経路）。半導体集積回路１はライトバッファＷ
Ｂ０〜ＷＢ３を備えるので、ライト要求の途中でメモリ
ブロックのリフレッシュ動作が介在されても書き込み要
求を途中で中断しなくてもよい。したがって、書き込み
処理からプロセッサ５０を早く開放してやることができ
る。半導体集積回路１もキャッシュミスになるときは、
プロセッサ５０はアクセス制御情報をメインメモリ５１
に与え（経路）、ライトデータをメインメモリ５１に
与える（径路）。
ムにおけるプロセッサのライトアクセスに動作に着目し
たデータフローが示される。プロセッサ５０のライトア
クセスにおいて、プロセッサ５０に内蔵されたＬ１キャ
ッシュメモリ５０Ｂ、Ｌ２キャッシュメモリ５０Ｃがキ
ャッシュミスのとき、タグ制御論理５０Ｄによって半導
体集積回路１がキャッシュヒットするならば、プロセッ
サ５０は半導体集積回路１をターゲットとしてライトア
クセスを要求する。この時のアクセス制御情報の経路は
である。前述のように、ライトデータは一旦ライトバ
ッファＷＢ０〜ＷＢ３の内の一つに格納され、ライト対
象メモリブロックがライト動作可能になったときライト
バッファからメモリブロックにライトデータが書き込ま
れる（経路）。半導体集積回路１はライトバッファＷ
Ｂ０〜ＷＢ３を備えるので、ライト要求の途中でメモリ
ブロックのリフレッシュ動作が介在されても書き込み要
求を途中で中断しなくてもよい。したがって、書き込み
処理からプロセッサ５０を早く開放してやることができ
る。半導体集積回路１もキャッシュミスになるときは、
プロセッサ５０はアクセス制御情報をメインメモリ５１
に与え（経路）、ライトデータをメインメモリ５１に
与える（径路）。
【００６７】図１３は図１０のキャッシュメモリシステ
ムにおけるキャッシュラインのリプレースに着目したデ
ータフローが示される。ライトアクセス又はリードアク
セス時における半導体集積回路１のキャッシュミスに応
答してメモリブロックＢＮＫ０〜ＢＮＫ７の所定のキャ
ッシュラインをリプレースするとき、当該キャッシュラ
インのダーティービットがイネーブルであるとき、リプ
レース前に、そのキャッシュラインのエントリを対応す
るタグアドレスの下位階層エリアにコピーバックしなけ
ればならない。コピーバックすべきデータはメモリブロ
ックＢＮＫ０〜ＢＮＫ７からリードバッファＲＢ０〜Ｒ
Ｂ３に格納すればよく、実際にアクセス速度の遅いＤＲ
ＡＭから成るメインメモリ５１に実際にコピーバックさ
れるのを待つ必要はない。また、リプレースすべき新た
なキャッシュエントリのデータは、コピーバックすべき
データがリードバッファＲＢ０〜ＲＢ３に転送されるの
を待つことなくメインメモリ５１からライトバッファＷ
Ｂ０〜Ｗ３に書き込んでよい。これにより、キャッシュ
ラインのリプレースを伴なうようなときにもプロセッサ
５０による最終的なデータリードのスループットを向上
させることができる。
ムにおけるキャッシュラインのリプレースに着目したデ
ータフローが示される。ライトアクセス又はリードアク
セス時における半導体集積回路１のキャッシュミスに応
答してメモリブロックＢＮＫ０〜ＢＮＫ７の所定のキャ
ッシュラインをリプレースするとき、当該キャッシュラ
インのダーティービットがイネーブルであるとき、リプ
レース前に、そのキャッシュラインのエントリを対応す
るタグアドレスの下位階層エリアにコピーバックしなけ
ればならない。コピーバックすべきデータはメモリブロ
ックＢＮＫ０〜ＢＮＫ７からリードバッファＲＢ０〜Ｒ
Ｂ３に格納すればよく、実際にアクセス速度の遅いＤＲ
ＡＭから成るメインメモリ５１に実際にコピーバックさ
れるのを待つ必要はない。また、リプレースすべき新た
なキャッシュエントリのデータは、コピーバックすべき
データがリードバッファＲＢ０〜ＲＢ３に転送されるの
を待つことなくメインメモリ５１からライトバッファＷ
Ｂ０〜Ｗ３に書き込んでよい。これにより、キャッシュ
ラインのリプレースを伴なうようなときにもプロセッサ
５０による最終的なデータリードのスループットを向上
させることができる。
【００６８】前記図１及び図２に基づいて説明したよう
に下位階層インタフェースブロックＩ／Ｆ２とメモリブ
ロックＢＮＫ０〜ＢＮＫ７との接続はリードバッファＲ
Ｂ０〜ＲＢ３を介する経路のみであり、上位階層のよう
なスルー経路は設けられていない。コピーバックは、キ
ャッシュミスに際してダーティーなキャッシュラインを
リプレースするためにそのデータをメインメモリに退避
させる動作だから、そのようなリード動作では殆どの場
合高いスループットは要求されないので、リードバッフ
ァＲＢ０〜ＲＢ３を迂回して直接リードデータを下位階
層インタフェースブロックＩ／Ｆ２から出力可能にする
データパスやそのためのロジック回路を省けば、半導体
集積回路１の論理規模が無駄に拡大しないようになる。
に下位階層インタフェースブロックＩ／Ｆ２とメモリブ
ロックＢＮＫ０〜ＢＮＫ７との接続はリードバッファＲ
Ｂ０〜ＲＢ３を介する経路のみであり、上位階層のよう
なスルー経路は設けられていない。コピーバックは、キ
ャッシュミスに際してダーティーなキャッシュラインを
リプレースするためにそのデータをメインメモリに退避
させる動作だから、そのようなリード動作では殆どの場
合高いスループットは要求されないので、リードバッフ
ァＲＢ０〜ＲＢ３を迂回して直接リードデータを下位階
層インタフェースブロックＩ／Ｆ２から出力可能にする
データパスやそのためのロジック回路を省けば、半導体
集積回路１の論理規模が無駄に拡大しないようになる。
【００６９】図１４にはキャッシュメモリシステムの第
２の例が示される。半導体集積回路１を前記プロセッサ
５０のメインメモリとして利用することも可能である。
この場合、半導体集積回路１の下位階層インタフェース
ブロックＩ／Ｆ２を用いる必要はない。
２の例が示される。半導体集積回路１を前記プロセッサ
５０のメインメモリとして利用することも可能である。
この場合、半導体集積回路１の下位階層インタフェース
ブロックＩ／Ｆ２を用いる必要はない。
【００７０】図１５にはキャッシュメモリシステムの第
３の例が示される。同図に示されるキャッシュメモリシ
ステムはマルチプロセッサシステムに適用された例であ
り、特に制限されないが、前記プロセッサ５０−１，５
０−２を有し、夫々には前記半導体集積回路１で構成さ
れたＬ３キャッシュメモリ１−１，１−２が接続され、
Ｌ３キャッシュメモリ１−１，１−２はバススイッチ回
路５５を介して前記メインメモリ５１に接続される。
３の例が示される。同図に示されるキャッシュメモリシ
ステムはマルチプロセッサシステムに適用された例であ
り、特に制限されないが、前記プロセッサ５０−１，５
０−２を有し、夫々には前記半導体集積回路１で構成さ
れたＬ３キャッシュメモリ１−１，１−２が接続され、
Ｌ３キャッシュメモリ１−１，１−２はバススイッチ回
路５５を介して前記メインメモリ５１に接続される。
【００７１】前記Ｌ３キャッシュメモリ１−１，１−２
は上位階層インタフェースブロックＩ／Ｆ１に接続する
プロセッサバス５２−１，５２−２を介してプロセッサ
５０−１，５０−２に結合し、プロセッサ５０−１，５
０−２との間でデータを入出力し、また、プロセッサ５
０−１，５０−２から出力されるアクセス制御情報を入
力する。Ｌ３キャッシュメモリ１−１，１−２の前記下
位階層インタフェースブロックＩ／Ｆ２はメモリバス５
３−１，５３−２を介してバススイッチ回路５５に接続
され、メインメモリ５１はメモリバス５３−３を介して
バススイッチ５５に接続する。
は上位階層インタフェースブロックＩ／Ｆ１に接続する
プロセッサバス５２−１，５２−２を介してプロセッサ
５０−１，５０−２に結合し、プロセッサ５０−１，５
０−２との間でデータを入出力し、また、プロセッサ５
０−１，５０−２から出力されるアクセス制御情報を入
力する。Ｌ３キャッシュメモリ１−１，１−２の前記下
位階層インタフェースブロックＩ／Ｆ２はメモリバス５
３−１，５３−２を介してバススイッチ回路５５に接続
され、メインメモリ５１はメモリバス５３−３を介して
バススイッチ５５に接続する。
【００７２】前記バススイッチ回路５５は特に制限され
ないが第１乃至第４のバス接続状態を選択的に実現す
る。第１のバス接続状態は、プロセッサ５０−１から出
力されるアクセス制御情報をメインメモリ５１に伝達
し、メインメモリ５１とＬ３キャッシュメモリ１−１又
はプロセッサ５０−１との間でデータ入出力を可能にす
る。第２のバス接続状態は、プロセッサ５０−２から出
力されるアクセス制御情報をメインメモリ５１に伝達
し、メインメモリ５１とＬ３キャッシュメモリ１−２又
はプロセッサ５０−２との間でデータ入出力を可能にす
る。第３のバス接続状態はプロセッサ５０−１から出力
されるアクセス制御情報をＬ３キャッシュメモリ１−２
に伝達し、Ｌ３キャッシュメモリ１−２とプロセッサ５
０−１又はＬ３キャッシュメモリ１−１との間でデータ
入出力を可能にする。第４のバス接続状態はプロセッサ
５０−２から出力されるアクセス制御情報をＬ３キャッ
シュメモリ１−１に伝達し、Ｌ３キャッシュメモリ１−
１とプロセッサ５０−２又はＬ３キャッシュメモリ１−
２との間でデータ入出力を可能にする。
ないが第１乃至第４のバス接続状態を選択的に実現す
る。第１のバス接続状態は、プロセッサ５０−１から出
力されるアクセス制御情報をメインメモリ５１に伝達
し、メインメモリ５１とＬ３キャッシュメモリ１−１又
はプロセッサ５０−１との間でデータ入出力を可能にす
る。第２のバス接続状態は、プロセッサ５０−２から出
力されるアクセス制御情報をメインメモリ５１に伝達
し、メインメモリ５１とＬ３キャッシュメモリ１−２又
はプロセッサ５０−２との間でデータ入出力を可能にす
る。第３のバス接続状態はプロセッサ５０−１から出力
されるアクセス制御情報をＬ３キャッシュメモリ１−２
に伝達し、Ｌ３キャッシュメモリ１−２とプロセッサ５
０−１又はＬ３キャッシュメモリ１−１との間でデータ
入出力を可能にする。第４のバス接続状態はプロセッサ
５０−２から出力されるアクセス制御情報をＬ３キャッ
シュメモリ１−１に伝達し、Ｌ３キャッシュメモリ１−
１とプロセッサ５０−２又はＬ３キャッシュメモリ１−
２との間でデータ入出力を可能にする。
【００７３】Ｌ３キャッシュメモリ１−２は、前記第３
のバス接続状態に応答するため、下位階層インタフェー
スブロックＩ／Ｆ２にプロセッサ１−１から出力される
アクセス制御情報を受けてキャッシュメモリ動作可能に
なっている。同様に、Ｌ３キャッシュメモリ１−１は、
前記第４のバス接続状態に応答するため、下位階層イン
タフェースブロックＩ／Ｆ２にプロセッサ１−２から出
力されるアクセス制御情報を受けてキャッシュメモリ動
作可能になっている。
のバス接続状態に応答するため、下位階層インタフェー
スブロックＩ／Ｆ２にプロセッサ１−１から出力される
アクセス制御情報を受けてキャッシュメモリ動作可能に
なっている。同様に、Ｌ３キャッシュメモリ１−１は、
前記第４のバス接続状態に応答するため、下位階層イン
タフェースブロックＩ／Ｆ２にプロセッサ１−２から出
力されるアクセス制御情報を受けてキャッシュメモリ動
作可能になっている。
【００７４】図１６には前記半導体集積回路１のチップ
レイアウトが示されている。単結晶シリコンのような１
個の矩形の半導体チップ１Ａの主面の中央部はロジック
回路の領域１Ｂとされ、その上下に夫々メモリブロック
ＢＮＫ０〜ＢＮＫ３とメモリブロックＢＮＫ４〜ＢＮＫ
７が分離して配置される。ロジック回路領域１Ｂの端に
はリードバッファＲＢ０〜ＲＢ３とライトバッファＷＢ
０〜ＷＢ３が分離して配置される。リードバッファＲＢ
０〜ＲＢ３とライトバッファＷＢ０〜ＷＢ３との間には
インタフェースブロックＩ／Ｆ１，Ｉ／Ｆ２が分離配置
される。インタフェースブロックＩ／Ｆ１，Ｉ／Ｆ２の
近傍にはボンディングパッド又はバンプ電極のような外
部接続電極（図示せず）が多数配置されている。特に制
限されないが、インタフェースブロックＩ／Ｆ１，Ｉ／
Ｆ２の間には、図１１で説明したバッファメモリ（Ｍ
Ｂ）５４が配置される。ロジック回路領域１Ｂには特に
図示はしないがその他の論理回路も配置されている。
レイアウトが示されている。単結晶シリコンのような１
個の矩形の半導体チップ１Ａの主面の中央部はロジック
回路の領域１Ｂとされ、その上下に夫々メモリブロック
ＢＮＫ０〜ＢＮＫ３とメモリブロックＢＮＫ４〜ＢＮＫ
７が分離して配置される。ロジック回路領域１Ｂの端に
はリードバッファＲＢ０〜ＲＢ３とライトバッファＷＢ
０〜ＷＢ３が分離して配置される。リードバッファＲＢ
０〜ＲＢ３とライトバッファＷＢ０〜ＷＢ３との間には
インタフェースブロックＩ／Ｆ１，Ｉ／Ｆ２が分離配置
される。インタフェースブロックＩ／Ｆ１，Ｉ／Ｆ２の
近傍にはボンディングパッド又はバンプ電極のような外
部接続電極（図示せず）が多数配置されている。特に制
限されないが、インタフェースブロックＩ／Ｆ１，Ｉ／
Ｆ２の間には、図１１で説明したバッファメモリ（Ｍ
Ｂ）５４が配置される。ロジック回路領域１Ｂには特に
図示はしないがその他の論理回路も配置されている。
【００７５】図１６のレイアウト構成を採用する事によ
り、リードバッファＲＢ０〜ＲＢ３はメモリブロックＢ
ＮＫ０〜ＢＮＫ７よりもインタフェースブロックＩ／Ｆ
１，Ｉ／Ｆ２及び外部接続電極の近くに位置される。こ
れにより、メモリブロックＢＮＫ０〜ＢＮＫ７のリード
レジスタからリードバッファＲＢ０〜ＲＢ３を介するこ
となく直接リードデータを外部に出力させる径路の動作
遅延及び伝播遅延に対して、リードバッファＲＢ０〜Ｒ
Ｂ３からリードデータを外部に出力させる径路の動作遅
延及び伝播遅延が極端に増えてしまわないようにでき
る。したがって、上記レイアウト構成は、データリード
動作のスループット向上に寄与する。
り、リードバッファＲＢ０〜ＲＢ３はメモリブロックＢ
ＮＫ０〜ＢＮＫ７よりもインタフェースブロックＩ／Ｆ
１，Ｉ／Ｆ２及び外部接続電極の近くに位置される。こ
れにより、メモリブロックＢＮＫ０〜ＢＮＫ７のリード
レジスタからリードバッファＲＢ０〜ＲＢ３を介するこ
となく直接リードデータを外部に出力させる径路の動作
遅延及び伝播遅延に対して、リードバッファＲＢ０〜Ｒ
Ｂ３からリードデータを外部に出力させる径路の動作遅
延及び伝播遅延が極端に増えてしまわないようにでき
る。したがって、上記レイアウト構成は、データリード
動作のスループット向上に寄与する。
【００７６】図１７にはメモリブロックの詳細な一例が
示される。同図に代表的に示されるメモリブロックＢＮ
Ｋ０は、図示を省略するダイナミック型メモリセルがマ
トリクス配置されたメモリセルアレイ１０を有する。ダ
イナミック型メモリセルは情報を記憶する容量素子と、
それに結合されたＮチャネル型ＭＯＳＦＦＴからなる選
択トランジスタとを含み、上記選択トランジスタのゲー
トである選択端子はワード線ＷＬに接続され、上記選択
トランジスタのソース・ドレインパスの一端は上記容量
素子に結合され、上記ソース−ドレインパスの他端、す
なわち、データ入出力端子は相補ビット線ＢＬに接続さ
れる。特に図示はしないが、相補ビット線はセンスアン
プを中心とした折り返しビット線構造を有し、相補ビッ
ト線間にはプリチャージ回路などが配置されている。
示される。同図に代表的に示されるメモリブロックＢＮ
Ｋ０は、図示を省略するダイナミック型メモリセルがマ
トリクス配置されたメモリセルアレイ１０を有する。ダ
イナミック型メモリセルは情報を記憶する容量素子と、
それに結合されたＮチャネル型ＭＯＳＦＦＴからなる選
択トランジスタとを含み、上記選択トランジスタのゲー
トである選択端子はワード線ＷＬに接続され、上記選択
トランジスタのソース・ドレインパスの一端は上記容量
素子に結合され、上記ソース−ドレインパスの他端、す
なわち、データ入出力端子は相補ビット線ＢＬに接続さ
れる。特に図示はしないが、相補ビット線はセンスアン
プを中心とした折り返しビット線構造を有し、相補ビッ
ト線間にはプリチャージ回路などが配置されている。
【００７７】ロウデコーダ１１はロウアドレスストロー
ブ信号ＲＡＳの立ち下がり変化に応答してドレスロウア
ドレス信号ＲＡＳＡＤＲで指定されるワード線ＷＬを選
択するロウ選択回路である。相補ビット線ＢＬの選択は
カラムデコーダ１３及びカラムスイッチ回路１２で行
う。カラムデコーダ１３はカラムアドレスストローブ信
号ＣＡＳの立ち下がり変化に応答してカラムアドレス信
号ＣＡＳＡＤＲで指定される相補ビット線を複数本並列
に選択するためのカラム選択信号１４を生成する。更に
カラムデコーダ１３は、ライトイネーブル信号ＷＥのロ
ーレベルによる書込み動作の指示に応答して書込み信号
１５Ｗを活性化し、ライトイネーブル信号ＷＥのハイレ
ベルによる読み出し動作の指示に応答して読み出し信号
１５Ｒを活性化する。カラムスイッチ回路１２はカラム
選択信号１４によってスイッチ動作して当該信号１４に
て指示される３２バイト（２８８ビット）分の相補ビッ
ト線を３２バイト分の相補書込みデータ線ＷＩＯと３２
バイト分の相補読み出しデータ線ＲＩＯに夫々通させ
る。
ブ信号ＲＡＳの立ち下がり変化に応答してドレスロウア
ドレス信号ＲＡＳＡＤＲで指定されるワード線ＷＬを選
択するロウ選択回路である。相補ビット線ＢＬの選択は
カラムデコーダ１３及びカラムスイッチ回路１２で行
う。カラムデコーダ１３はカラムアドレスストローブ信
号ＣＡＳの立ち下がり変化に応答してカラムアドレス信
号ＣＡＳＡＤＲで指定される相補ビット線を複数本並列
に選択するためのカラム選択信号１４を生成する。更に
カラムデコーダ１３は、ライトイネーブル信号ＷＥのロ
ーレベルによる書込み動作の指示に応答して書込み信号
１５Ｗを活性化し、ライトイネーブル信号ＷＥのハイレ
ベルによる読み出し動作の指示に応答して読み出し信号
１５Ｒを活性化する。カラムスイッチ回路１２はカラム
選択信号１４によってスイッチ動作して当該信号１４に
て指示される３２バイト（２８８ビット）分の相補ビッ
ト線を３２バイト分の相補書込みデータ線ＷＩＯと３２
バイト分の相補読み出しデータ線ＲＩＯに夫々通させ
る。
【００７８】前記相補書込みデータ線ＷＩＯにはライト
アンプ１７Ｗから出力される３２バイトの書込みデータ
が並列に供給される。また、前記相補読み出しデータ線
ＲＩＯはメインアンプ１７Ｒに３２バイトの読み出しデ
ータを並列に供給される。ライトアンプ１７Ｗは２８８
個の書込み増幅回路を有し、書込み信号１５Ｗが活性化
されるのに応答して、並列入力される２８８ビットの書
き込みデータＤＩＮ＜０＞〜ＤＩＮ＜３＞に対する増幅
信号を前記相補書込みデータ線ＷＩＯに２８８ビットで
並列出力動作可能にされる。前記メインアンプ１７Ｒは
２８８個の読み出し増幅回路を有し、前記読み出し信号
が活性化されるのに応答して、前記相補読み出しデータ
線ＲＩＯからの入力に対する増幅信号を２８８ビットの
読み出しデータＭＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞と
して並列出力動作可能にされる。尚、前記データＤＩＮ
＜０＞，…，ＤＩＮ＜３＞は夫々８バイトであり、同様
に前記データＭＡＯＵＴ＜０＞，…，ＭＡＯＵＴ＜３＞
も夫々８バイトである。
アンプ１７Ｗから出力される３２バイトの書込みデータ
が並列に供給される。また、前記相補読み出しデータ線
ＲＩＯはメインアンプ１７Ｒに３２バイトの読み出しデ
ータを並列に供給される。ライトアンプ１７Ｗは２８８
個の書込み増幅回路を有し、書込み信号１５Ｗが活性化
されるのに応答して、並列入力される２８８ビットの書
き込みデータＤＩＮ＜０＞〜ＤＩＮ＜３＞に対する増幅
信号を前記相補書込みデータ線ＷＩＯに２８８ビットで
並列出力動作可能にされる。前記メインアンプ１７Ｒは
２８８個の読み出し増幅回路を有し、前記読み出し信号
が活性化されるのに応答して、前記相補読み出しデータ
線ＲＩＯからの入力に対する増幅信号を２８８ビットの
読み出しデータＭＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞と
して並列出力動作可能にされる。尚、前記データＤＩＮ
＜０＞，…，ＤＩＮ＜３＞は夫々８バイトであり、同様
に前記データＭＡＯＵＴ＜０＞，…，ＭＡＯＵＴ＜３＞
も夫々８バイトである。
【００７９】書込みデータＷＤの入力経路２０と前記ラ
イトアンプ１７Ｗとの間には直列・並列変換回路２１が
配置されている。特に制限されないが、書込みデータＷ
Ｄは８バイト並列で供給される。直列・並列変換回路２
１は、前記４個のライトレジスタ２２とデータラッチ制
御回路２３を有する。ライトレジスタ２２の入力端子は
入力経路２０に共通接続され、出力端子は個別にライト
アンプ１７Ｗの書込み増幅回路の入力端子に結合され
る。データラッチ制御回路２３は２ビットのラッチ制御
データＤＬＡＴ＜１：０＞をクロック信号ＣＬＫに同期
してデコードすることにより４ビットのラッチ制御信号
ＤＩＮＬ＜３：０＞を生成し、対応するライトレジスタ
２２のラッチ制御を行う。ラッチ制御データＬＡＴＤ＜
１：０＞が順次インクリメントされて変化されることに
より、８バイト単位で並列に入力される書き込みデータ
ＷＤがクロック信号ＣＬＫに同期して順次４個のライト
レジスタ２２にラッチされ、４個のライトレジスタ２２
の出力には３２バイト並列で書き込みデータＤＩＮ＜０
＞〜ＤＩＮ＜３＞が得られる。
イトアンプ１７Ｗとの間には直列・並列変換回路２１が
配置されている。特に制限されないが、書込みデータＷ
Ｄは８バイト並列で供給される。直列・並列変換回路２
１は、前記４個のライトレジスタ２２とデータラッチ制
御回路２３を有する。ライトレジスタ２２の入力端子は
入力経路２０に共通接続され、出力端子は個別にライト
アンプ１７Ｗの書込み増幅回路の入力端子に結合され
る。データラッチ制御回路２３は２ビットのラッチ制御
データＤＬＡＴ＜１：０＞をクロック信号ＣＬＫに同期
してデコードすることにより４ビットのラッチ制御信号
ＤＩＮＬ＜３：０＞を生成し、対応するライトレジスタ
２２のラッチ制御を行う。ラッチ制御データＬＡＴＤ＜
１：０＞が順次インクリメントされて変化されることに
より、８バイト単位で並列に入力される書き込みデータ
ＷＤがクロック信号ＣＬＫに同期して順次４個のライト
レジスタ２２にラッチされ、４個のライトレジスタ２２
の出力には３２バイト並列で書き込みデータＤＩＮ＜０
＞〜ＤＩＮ＜３＞が得られる。
【００８０】読み出しデータＭＵＸＯＵＴの出力経路２
９と前記メインアンプ１７Ｒとの間には並列・直列変換
回路２５が配置されている。並列・直列変換回路２５
は、４個のリードレジスタ２６、出力セレクタ２７及び
選択制御回路２８を有する。リードレジスタ２６の入力
端子にはメインアンプ１７Ｒから夫々読み出しデータＭ
ＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞が入力される。リー
ドレジスタ２６のラッチタイミングはラッチ制御信号Ｐ
ＤＯＬＴＴで制御される。ラッチ制御信号ＰＤＯＬＴＴ
によるラッチタイミングは、メモリセルから読み出され
たデータによって読み出しデータＭＡＯＵＴ＜０＞〜Ｍ
ＡＯＵＴ＜３＞が確定された後のタイミングとなるよう
に後述の出力制御回路３０で制御される。
９と前記メインアンプ１７Ｒとの間には並列・直列変換
回路２５が配置されている。並列・直列変換回路２５
は、４個のリードレジスタ２６、出力セレクタ２７及び
選択制御回路２８を有する。リードレジスタ２６の入力
端子にはメインアンプ１７Ｒから夫々読み出しデータＭ
ＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞が入力される。リー
ドレジスタ２６のラッチタイミングはラッチ制御信号Ｐ
ＤＯＬＴＴで制御される。ラッチ制御信号ＰＤＯＬＴＴ
によるラッチタイミングは、メモリセルから読み出され
たデータによって読み出しデータＭＡＯＵＴ＜０＞〜Ｍ
ＡＯＵＴ＜３＞が確定された後のタイミングとなるよう
に後述の出力制御回路３０で制御される。
【００８１】前記セレクタ２７は、リードレジスタ２６
の出力データＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞を８バイ
トづつ選択制御信号ＭＳＥＬ＜３：０＞で選択して前記
出力経路に２９に出力する。選択制御回路２８は２ビッ
トの選択制御データＭＵＸＳＥＬ＜１：０＞をクロック
信号ＣＬＫに同期してデコードすることにより４ビット
の選択制御信号ＭＳＥＬ＜３：０＞を生成する。選択制
御データＭＵＸＳＥＬ＜１：０＞が順次インクリメント
されて変化されることにより、出力データＤＯＵＴ＜０
＞〜ＤＯＵＴ＜３＞がクロック信号ＣＬＫに同期して順
次８バイトづつ出力経路２９に出力されて読み出しデー
タＭＵＸＯＵＴが得られる。
の出力データＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞を８バイ
トづつ選択制御信号ＭＳＥＬ＜３：０＞で選択して前記
出力経路に２９に出力する。選択制御回路２８は２ビッ
トの選択制御データＭＵＸＳＥＬ＜１：０＞をクロック
信号ＣＬＫに同期してデコードすることにより４ビット
の選択制御信号ＭＳＥＬ＜３：０＞を生成する。選択制
御データＭＵＸＳＥＬ＜１：０＞が順次インクリメント
されて変化されることにより、出力データＤＯＵＴ＜０
＞〜ＤＯＵＴ＜３＞がクロック信号ＣＬＫに同期して順
次８バイトづつ出力経路２９に出力されて読み出しデー
タＭＵＸＯＵＴが得られる。
【００８２】出力制御回路３０はＣＡＳレイテンシに従
って前記ラッチ制御信号ＰＤＯＬＴＴを生成する。ＣＡ
Ｓレイテンシとは、データ読み出し動作において前記カ
ラムアドレスストローブ信号ＣＡＳの立ち下がり変化に
クロック同期で応答するときその次のクロックサイクル
から前記並列・直列変換回路２５のデータ入力が確定す
るまでの遅延時間を前記クロック信号ＣＬＫのサイクル
数相当で表現したものである。詳しくは、カラムアドレ
スストローブ信号ＣＡＳの立ち下がりをクロック信号Ｃ
ＬＫの立下り（フォールエッジで）で検出する場合、前
記カラムアドレスストローブ信号ＣＡＳの立ち下がりを
検出するフォールエッジの次のクロック信号ＣＬＫのフ
ォールエッジから前記読み出しデータＤＯＵＴ＜０＞〜
ＤＯＵＴ＜３＞が確定した状態におけるクロック信号Ｃ
ＬＫの最初のフォールエッジまでのクロック信号ＣＬＫ
のサイクル数がＣＡＳレイテンシである。メモリセルア
レイ１０からのデータ読み出し動作とメインアンプ１７
Ｒによる読み出しデータの増幅動作は回路構成及び回路
素子の特性等によって一義的に決まる。したがって、外
部へ高速にデータを出力するには、それら動作遅延時間
以上でそれに最も近い遅延時間のＣＡＳレイテンシを設
定することが必要である。前述の如くＣＡＳレイテンシ
はクロック信号ＣＬＫのサイクル数相当であるから、Ｃ
ＡＳレイテンシによる実際の遅延時間はクロック信号Ｃ
ＬＫの周波数に依存し、同じ遅延時間を設定する場合で
あっても、クロック信号ＣＬＫの周波数が高ければＣＡ
Ｓレイテンシは相対的に大きく、クロック信号ＣＬＫの
周波数が低ければＣＡＳレイテンシは相対的に小さくな
る。図１の例において出力制御回路３０は、レイテンシ
設定データＦＲＣＤ＜１：０＞を入力して前記ＣＡＳレ
イテンシを可変制御可能なＣＡＳレイテンシ制御回路を
実現する。前記ＣＡＳレイテンシは前記ラッチ制御信号
ＰＤＯＬＴＴによるラッチタイミングに反映される。
って前記ラッチ制御信号ＰＤＯＬＴＴを生成する。ＣＡ
Ｓレイテンシとは、データ読み出し動作において前記カ
ラムアドレスストローブ信号ＣＡＳの立ち下がり変化に
クロック同期で応答するときその次のクロックサイクル
から前記並列・直列変換回路２５のデータ入力が確定す
るまでの遅延時間を前記クロック信号ＣＬＫのサイクル
数相当で表現したものである。詳しくは、カラムアドレ
スストローブ信号ＣＡＳの立ち下がりをクロック信号Ｃ
ＬＫの立下り（フォールエッジで）で検出する場合、前
記カラムアドレスストローブ信号ＣＡＳの立ち下がりを
検出するフォールエッジの次のクロック信号ＣＬＫのフ
ォールエッジから前記読み出しデータＤＯＵＴ＜０＞〜
ＤＯＵＴ＜３＞が確定した状態におけるクロック信号Ｃ
ＬＫの最初のフォールエッジまでのクロック信号ＣＬＫ
のサイクル数がＣＡＳレイテンシである。メモリセルア
レイ１０からのデータ読み出し動作とメインアンプ１７
Ｒによる読み出しデータの増幅動作は回路構成及び回路
素子の特性等によって一義的に決まる。したがって、外
部へ高速にデータを出力するには、それら動作遅延時間
以上でそれに最も近い遅延時間のＣＡＳレイテンシを設
定することが必要である。前述の如くＣＡＳレイテンシ
はクロック信号ＣＬＫのサイクル数相当であるから、Ｃ
ＡＳレイテンシによる実際の遅延時間はクロック信号Ｃ
ＬＫの周波数に依存し、同じ遅延時間を設定する場合で
あっても、クロック信号ＣＬＫの周波数が高ければＣＡ
Ｓレイテンシは相対的に大きく、クロック信号ＣＬＫの
周波数が低ければＣＡＳレイテンシは相対的に小さくな
る。図１の例において出力制御回路３０は、レイテンシ
設定データＦＲＣＤ＜１：０＞を入力して前記ＣＡＳレ
イテンシを可変制御可能なＣＡＳレイテンシ制御回路を
実現する。前記ＣＡＳレイテンシは前記ラッチ制御信号
ＰＤＯＬＴＴによるラッチタイミングに反映される。
【００８３】リフレッシュ制御回路（ＲＣＣ）４０は、
上記メモリセルアレイ内の各メモリセルのデータを定期
的にリフレッシュするための制御回路であり、メモリブ
ロックＢＮＫ０の内部回路に対して複数の内部制御信号
refを生成して供給する。一方、上記リフレッシュ制御
回路４０は、上記メモリ制御回路ＭＣＮＴに対して、メ
モリブロックＢＮＫ０がリフレッシュ期間おいて活性化
されるリフレッシュ期間通知信号ＭＲｅｆ０を出力す
る。
上記メモリセルアレイ内の各メモリセルのデータを定期
的にリフレッシュするための制御回路であり、メモリブ
ロックＢＮＫ０の内部回路に対して複数の内部制御信号
refを生成して供給する。一方、上記リフレッシュ制御
回路４０は、上記メモリ制御回路ＭＣＮＴに対して、メ
モリブロックＢＮＫ０がリフレッシュ期間おいて活性化
されるリフレッシュ期間通知信号ＭＲｅｆ０を出力す
る。
【００８４】以上の説明より明らかなように、前記メモ
リブロックＢＮＫ０〜ＢＮＫ７は前記クロック信号ＣＬ
Ｋの周期の複数倍の周期で変化される前記カラムアドレ
スストローブ信号ＣＡＳが入力され、カラムアドレス信
号ＣＡＳが変化されるサイクル毎に、メモリセルアレイ
１０から読み出されクロック信号ＣＬＫのサイクルに同
期して並列・直列変換された複数の直列データがメモリ
ブロックから出力され、またクロック信号ＣＬＫのサイ
クルに同期してメモリブロックに入力されて直・並列変
換された並列データがメモリセルアレイ１０に書込まれ
る。このように、クロック信号ＣＬＫの複数サイクルに
１回の割合でカラムアドレスストローブ信号ＣＡＳを変
化させるというアクセス仕様によってメモリ動作の高速
化を図ることが可能になる。
リブロックＢＮＫ０〜ＢＮＫ７は前記クロック信号ＣＬ
Ｋの周期の複数倍の周期で変化される前記カラムアドレ
スストローブ信号ＣＡＳが入力され、カラムアドレス信
号ＣＡＳが変化されるサイクル毎に、メモリセルアレイ
１０から読み出されクロック信号ＣＬＫのサイクルに同
期して並列・直列変換された複数の直列データがメモリ
ブロックから出力され、またクロック信号ＣＬＫのサイ
クルに同期してメモリブロックに入力されて直・並列変
換された並列データがメモリセルアレイ１０に書込まれ
る。このように、クロック信号ＣＬＫの複数サイクルに
１回の割合でカラムアドレスストローブ信号ＣＡＳを変
化させるというアクセス仕様によってメモリ動作の高速
化を図ることが可能になる。
【００８５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００８６】例えば、本発明の半導体集積回路は上位及
び下位階層双方のインタフェースブロックを有する構成
に限定されない。例えば、図１１に示されるようにメモ
リブロックとリードバッファを備える構成、図１２示さ
れるようにメモリブロックとライトバッファを備える構
成、図１３示されるようにメモリブロックとリードバッ
ファ及びライトバッファを備える構成として本発明を夫
々別々に把握することが可能である。
び下位階層双方のインタフェースブロックを有する構成
に限定されない。例えば、図１１に示されるようにメモ
リブロックとリードバッファを備える構成、図１２示さ
れるようにメモリブロックとライトバッファを備える構
成、図１３示されるようにメモリブロックとリードバッ
ファ及びライトバッファを備える構成として本発明を夫
々別々に把握することが可能である。
【００８７】また、チップ面積に余裕があればリードバ
ッファやライトバッファをメモリブロック毎に設けても
よい。
ッファやライトバッファをメモリブロック毎に設けても
よい。
【００８８】また、メモリブロックの数、並列データ入
出力ビット数、リードレジスタ及びライトレジスタの段
数等についても適宜変更することが可能である。
出力ビット数、リードレジスタ及びライトレジスタの段
数等についても適宜変更することが可能である。
【００８９】メモリブロックはＤＲＡＭに限定されず、
リードバッファ及びライトバッファはＳＲＡＭに限定さ
れず、他の記憶形式のメモリであってもよい。本発明は
各種階層のキャッシュメモリ、メインメモリ、その他の
ロジック混載半導体集積回路に広く適用できることは言
うまでもない。
リードバッファ及びライトバッファはＳＲＡＭに限定さ
れず、他の記憶形式のメモリであってもよい。本発明は
各種階層のキャッシュメモリ、メインメモリ、その他の
ロジック混載半導体集積回路に広く適用できることは言
うまでもない。
【００９０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００９１】すなわち、メモリブロックの並列動作によ
るデータ競合を回避するためにデータバッファを採用し
た構成においてリード動作のスループットを改善するこ
とができる。
るデータ競合を回避するためにデータバッファを採用し
た構成においてリード動作のスループットを改善するこ
とができる。
【００９２】ロジック回路の論理規模が無駄に拡大しな
いようにリード動作のスループットを改善することがで
きる。
いようにリード動作のスループットを改善することがで
きる。
【００９３】内部のメモリ動作状態に拘わらずにライト
アクセスの要求を受け付ける事が容易な半導体集積回路
を実現する事ができる。
アクセスの要求を受け付ける事が容易な半導体集積回路
を実現する事ができる。
【図１】本発明に係る半導体集積回路の一例を全体的に
示すブロック図である。
示すブロック図である。
【図２】図１の半導体集積回路における前記リードデー
タの出力経路の詳細を例示するブロック図である。
タの出力経路の詳細を例示するブロック図である。
【図３】メモリ制御回路が生成する制御信号を例示する
説明図である。
説明図である。
【図４】アクセス制御情報を情報フォーマットを例示す
る説明図である。
る説明図である。
【図５】外部からのアクセス要求に対するメモリ制御回
路の主な制御手順を代表的に示すフローチャートであ
る。
路の主な制御手順を代表的に示すフローチャートであ
る。
【図６】ライトアクセスの途中にリフレッシュ動作が介
在される場合のライト動作の一例を示すタイミングチャ
ートである。
在される場合のライト動作の一例を示すタイミングチャ
ートである。
【図７】ライトバッファが設けられていないときのライ
ト動作を比較例として示すタイミングチャートである。
ト動作を比較例として示すタイミングチャートである。
【図８】リードバッファを利用したリード動作の一例を
示すタイミングチャートである。
示すタイミングチャートである。
【図９】リードバッファが設けられていないときのリー
ド動作を比較例として示すタイミングチャートである。
ド動作を比較例として示すタイミングチャートである。
【図１０】半導体集積回路をＬ３キャッシュメモリとし
て利用したキャッシュメモリシステムのブロック図であ
る。
て利用したキャッシュメモリシステムのブロック図であ
る。
【図１１】図１０のキャッシュメモリシステムにおける
プロセッサのリードアクセス動作に着目したデータフロ
ーを示す説明図である。
プロセッサのリードアクセス動作に着目したデータフロ
ーを示す説明図である。
【図１２】図１０のキャッシュメモリシステムにおける
プロセッサのライトアクセスに動作に着目したデータフ
ローを示す説明図である。
プロセッサのライトアクセスに動作に着目したデータフ
ローを示す説明図である。
【図１３】図１０のキャッシュメモリシステムにおける
キャッシュラインのリプレースに着目したデータフロー
を示す説明図である。
キャッシュラインのリプレースに着目したデータフロー
を示す説明図である。
【図１４】半導体集積回路をプロセッサのメインメモリ
として利用したメモリシステムのブロック図である。
として利用したメモリシステムのブロック図である。
【図１５】半導体集積回路をＬ３キャッシュメモリとし
てマルチプロセッサシステムに適用した例を示すブロッ
ク図である。
てマルチプロセッサシステムに適用した例を示すブロッ
ク図である。
【図１６】本発明に係る半導体集積回路のチップレイア
ウトを例示するレイアウト図である。
ウトを例示するレイアウト図である。
【図１７】メモリブロックの詳細な一例を示すブロック
図である。
図である。
１ 半導体集積回路 ＢＮＫ０〜ＢＮＫ７ メモリブロック ＲＢ０〜ＲＢ３ リードバッファ ＷＢ０〜ＷＢ３ ライトバッファ ＭＣＮＴ メモリ制御回路 Ｉ／Ｆ１ 上位階層インタフェースブロック Ｉ／Ｆ２ 下位階層インタフェースブロック ４０（４０Ａａ，４０Ａｂ，４０Ａｃ，４０Ａｄ） セ
レクタ ４１（４１Ａａ，４１Ａｂ，４１Ａｃ，４１Ａｄ、４１
Ｂ） セレクタ ４２ セレクタ ８ ＤＲＡＭコア ２２ ライトレジスタ ２６ リードレジスタ ５０，５０−１，５０−２ プロセッサ ５０Ａ ＣＰＵ ５０Ｂ Ｌ１キャッシュメモリ ５０Ｃ Ｌ２キャッシュメモリ ５０Ｄ タグ制御論理 ５１ メインメモリ ５２，５２−１，５２−２ プロセッサバス ５３，５３−１，５３−２，５３−３ メモリバス ５４ メモリバッファ ５５ バススイッチ回路 ＣＬＫ クロック信号 ＢＬ 相補ビット線 ＷＬ ワード線 ＲＡＳ ロウアドレスストローブ信号 ＣＡＳ カラムアドレスストローブ信号
レクタ ４１（４１Ａａ，４１Ａｂ，４１Ａｃ，４１Ａｄ、４１
Ｂ） セレクタ ４２ セレクタ ８ ＤＲＡＭコア ２２ ライトレジスタ ２６ リードレジスタ ５０，５０−１，５０−２ プロセッサ ５０Ａ ＣＰＵ ５０Ｂ Ｌ１キャッシュメモリ ５０Ｃ Ｌ２キャッシュメモリ ５０Ｄ タグ制御論理 ５１ メインメモリ ５２，５２−１，５２−２ プロセッサバス ５３，５３−１，５３−２，５３−３ メモリバス ５４ メモリバッファ ５５ バススイッチ回路 ＣＬＫ クロック信号 ＢＬ 相補ビット線 ＷＬ ワード線 ＲＡＳ ロウアドレスストローブ信号 ＣＡＳ カラムアドレスストローブ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 徹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 宮岡 修一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 横山 勇治 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 澤本 英雄 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 (72)発明者 久米 正二 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 5B005 JJ11 MM23 NN73 5B024 AA15 BA29 CA16
Claims (18)
- 【請求項１】 並列動作可能な複数個のメモリブロック
と、 外部からライトデータを入力可能であって外部へリード
データを出力可能な外部インタフェース手段と、 前記メモリブロックから読み出されたリードデータを前
記外部インタフェース手段から外部に出力不可能な状態
に呼応して保持する事が可能なリードバッファと、 前記出力不可能な状態が解消されているとき前記メモリ
ブロックから読み出されたリードデータ又は前記リード
バッファから読み出されたリードデータを選択して前記
外部インタフェース手段に与える選択手段と、を有して
成るものであることを特徴とする半導体集積回路。 - 【請求項２】 並列動作可能な複数個のメモリブロック
と、 前記メモリブロックから読み出されたリードデータを保
持する事が可能なリードバッファと、 前記リードバッファから出力されるリードデータ及び前
記メモリブロックから出力されるリードデータを外部へ
出力可能な外部インタフェース手段と、 前記メモリブロックから読み出されたリードデータを前
記外部インタフェース手段から外部に出力不可能な状態
に呼応して当該リードデータを前記リードバッファに保
持させ、前記出力不可能な状態が解消されているとき前
記メモリブロックから読み出されたリードデータ又は前
記リードバッファから読み出されたリードデータを前記
外部インタフェース手段から出力させる制御手段と、を
有して成るものであることを特徴とする半導体集積回
路。 - 【請求項３】 並列動作可能な複数個のメモリブロック
と、 外部からライトデータを入力可能な外部インタフェース
手段と、 前記外部インタフェース手段に入力されたライトデータ
を入力して保持し、メモリブロックがライト動作可能に
された後にライトデータをメモリブロックに供給するラ
イトバッファと、を有して成るものであることを特徴と
する半導体集積回路。 - 【請求項４】 外部からライトデータを入力可能な外部
インタフェース手段と、 前記外部インタフェース手段に入力されたライトデータ
を入力するライトバッファと、 前記ライトバッファからライトデータが供給される複数
個のメモリブロックと、 外部からのアクセス要求に応答して外部インタフェース
手段に供給されるライトデータを前記ライトバッファに
格納させ、アクセス対象メモリブロックがライト動作可
能にされるのを待ってライトデータをライトバッファか
らメモリブロックに供給させる制御手段と、を有して成
るものであることを特徴とする半導体集積回路。 - 【請求項５】 並列動作可能な複数個のメモリブロック
と、 外部からライトデータを入力可能であって外部へリード
データを出力可能な外部インタフェース手段と、 前記外部インタフェース手段に入力されたライトデータ
を入力して保持し、メモリブロックがライト動作可能に
された後にライトデータをメモリブロックに供給するラ
イトバッファと、 前記メモリブロックから読み出されたリードデータを前
記外部インタフェース手段から外部に出力不可能な状態
に呼応して保持する事が可能なリードバッファと、 前記出力不可能な状態が解消されているとき前記メモリ
ブロックから読み出されたリードデータ又は前記リード
バッファから読み出されたリードデータを選択して前記
外部インタフェース手段に与える選択手段と、を有して
成るものであることを特徴とする半導体集積回路。 - 【請求項６】 並列動作可能な複数個のメモリブロック
と、 外部からライトデータを入力可能であって外部へリード
データを出力可能な第１の外部インタフェース手段と、 外部からライトデータを入力可能であって外部へリード
データを出力可能な第２の外部インタフェース手段と、 前記第１又は第２の外部インタフェース手段に入力され
たライトデータを入力して保持し、メモリブロックがラ
イト動作可能にされた後にライトデータをメモリブロッ
クに供給するライトバッファと、 前記第２の外部インタフェース手段から出力すべきリー
ドデータの保持と、前記第１の外部インタフェース手段
から出力すべきリードデータであって当該第１の外部イ
ンタフェース手段から外部に出力不可能な状態にあるリ
ードデータの保持とを行うことが可能なリードバッファ
と、 前記出力不可能な状態が解消されているとき前記メモリ
ブロックから読み出されたリードデータ又は前記リード
バッファから読み出されたリードデータを選択して前記
第１の外部インタフェース手段に与える選択手段と、を
有して成るものであることを特徴とする半導体集積回
路。 - 【請求項７】 前記第１及び第２の外部インタフェース
手段は、夫々個別にメモリブロックに対するアクセス要
求とアクセスアドレスとを外部から入力可能であること
を特徴とする請求項６記載の半導体集積回路。 - 【請求項８】 前記第２の外部インタフェース手段から
データを入力して保持し、保持したデータを前記第２の
外部インタフェース手段から外部に出力可能なメモリバ
ッファを有して成るものであることを特徴とする請求項
６又は７記載の半導体集積回路。 - 【請求項９】 前記メモリブロックはＤＲＡＭであり、
前記リードバッファ及びライトバッファはＳＲＡＭであ
ることを特徴とする請求項５乃至８の何れか１項記載の
半導体集積回路。 - 【請求項１０】 前記メモリブロックは、選択端子がワ
ード線に接続され、データ入出力端子がビット線に接続
されたメモリセルを複数個有するメモリセルアレイと、 ロウアドレス信号で指定されるワード線を選択するロウ
選択回路と、 カラムアドレス信号で指定されるビット線を複数本並列
に選択するカラム選択回路と、 前記ライトバッファから直列的に入力されるライトデー
タをクロック信号に同期して並列データに変換する直列
・並列変換回路と、 前記カラム選択回路で選択された複数本のビット線に前
記直列・並列変換回路の前記並列データを出力するライ
トアンプと、 前記カラム選択回路で選択された複数本のビット線から
出力される並列データを増幅するメインアンプと、 前記メインアンプから出力される並列データをクロック
信号に同期して直列データに変換し前記リードバッファ
及び選択手段に向けて出力する並列・直列変換回路と、
を含んで成るものであることを特徴とする請求項５又は
６記載の半導体集積回路。 - 【請求項１１】 前記メモリブロックは、直列・並列変
換回路の直列データ入力経路と、前記並列・直列変換回
路の直列データ出力経路とを独立に備えたマルチポート
メモリであることを特徴とする請求項１０記載の半導体
集積回路。 - 【請求項１２】 半導体チップ上に対向配置されたメモ
リブロックと、 前記対向するメモリブロックの間に配置され、メモリブ
ロックから読み出されたリードデータを保持することが
可能なリードバッファ及びメモリブロックに与えるライ
トデータを保持する事が可能なライトバッファと、 前記リードバッファとライトバッファとの近傍に配置さ
れた外部インタフェース手段と、 前記外部インタフェース手段の近傍に位置する外部接続
電極と、を有し、 前記ライトバッファは、前記外部インタフェース手段に
入力されたライトデータを入力して保持し、メモリブロ
ックがライト動作可能にされた後にライトデータをメモ
リブロックに供給し、 前記リードバッファは、前記メモリブロックから読み出
されたリードデータを前記外部インタフェース手段から
外部に出力不可能な状態に呼応して保持する事が可能で
ある、ことを特徴とする半導体集積回路。 - 【請求項１３】 半導体チップと、 上記半導体チップ上に形成され、複数のデータを格納
し、所定のアドレス信号の供給に応答してそれに対応す
るデータを出力するデータ出力部を有する第１ダイナミ
ック型メモリと、 上記半導体チップ上に形成され、複数のデータを格納
し、所定のアドレス信号の供給に応答してそれに対応す
るデータを出力するデータ出力部を有する第２ダイナミ
ック型メモリと上記半導体チップ上に形成された外部出
力回路と、 上記半導体チップ上に形成され、上記第１ダイナミック
型メモリの上記出力部に結合される第１バッファ回路
と、 上記半導体チップ上に形成され、上記第１ダイナミック
型メモリの上記データ出力部に結合される第１入力と、
上記バッファ回路の出力に結合される第２入力と、上記
外部出力回路に結合される出力とを有する第１選択回路
と、 上記半導体チップ上に形成され、上記第２ダイナミック
型メモリの上記出力部に結合される第２バッファ回路
と、 上記半導体チップ上に形成され、上記第２ダイナミック
型メモリの上記データ出力部に結合される第１入力と、
上記バッファ回路の出力に結合される第２入力と、上記
外部出力回路に結合される出力とを有する第２選択回路
と、 上記第１乃至第２選択回路の選択動作の制御及び上記第
１乃至第２バッファ回路の書き込み動作を制御する制御
回路とを有するものであることを特徴とする半導体集積
回路。 - 【請求項１４】 上記第１乃至第２バッファ回路の各々
は、複数のスタティク型メモリセルを含むことを特徴と
する請求項１３記載の半導体集積回路。 - 【請求項１５】 半導体チップと、 上記半導体チップ上に形成され、データ入力部を有し、
格納されたデータのリフレッシュ動作が定期的に必要と
されるメモリと、 上記半導体チップ上に形成され、上記メモリの上記デー
タ入力部に結合されたバッファ回路と、 上記半導体チップ上に形成され、上記バッファ回路に結
合され、上記メモリに書き込まれるべきデータが供給さ
れる外部入力回路と、 上記半導体チップ上に形成され、上記メモリのリフレッ
シュ動作の期間に、上記外部入力回路に供給されたデー
タを上記バッファ回路に選択的に保持させる様に、上記
バッファ回路を制御する制御回路とを含んで成るもので
あることを特徴とする半導体集積回路。 - 【請求項１６】 上記メモリは、複数のワード線と、複
数のデータ線と、１つのメモリセルが１つのワード線と
１つのデータ線とに結合される様に上記複数のワード線
と上記複数のデータ線とに結合された複数のメモリセル
を含み、 上記複数のメモリセルの各々は、容量素子と選択トラン
ジスタとを含み、 上記選択トランジスタは、対応するワード線に結合され
た選択端子と、対応するデータ線に結合されたデータ入
出力端子とを有するものであることを特徴とする請求項
１５記載の半導体集積回路。 - 【請求項１７】 上記バッファ回路は、 複数のスタティク型メモリセルと複数のワード線と複数
の相補データ線対とを含むメモリアレイと、 所定のワード線をアドレス信号に応答して選択するアド
レスデコーダーと、 選択された複数個のメモリセルのデータを増幅するセン
スアンプと、 増幅されたデータを出力するデータ出力回路とを有する
ものであることを特徴とする請求項１６記載の半導体集
積回路。 - 【請求項１８】 上記バッファ回路は、複数のスタティ
ク型メモリセルを含み、上記複数のスタティク型メモリ
セルの各々は、その入出力端子が交差結合された１対の
インバータを含むものであることを特徴とする請求項１
７記載の半導体集積回路。
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