JP2000181796A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2000181796A JP2000181796A JP10354803A JP35480398A JP2000181796A JP 2000181796 A JP2000181796 A JP 2000181796A JP 10354803 A JP10354803 A JP 10354803A JP 35480398 A JP35480398 A JP 35480398A JP 2000181796 A JP2000181796 A JP 2000181796A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- microprocessor
- external device
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
- G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 外部デバイスが主メモリを直接アクセスした
後でもキャッシュメモリを有効に活用できるようにして
マイクロプロセッサに最大限の処理能力を発揮させる。 【解決手段】 アドレス記憶部１２にはマイクロプロセ
ッサ６がアクセスするメモリのアドレスが記憶される。
バス変換部１６は、外部デバイス１０が主メモリ８をア
クセスするとき、外部デバイス１０がアクセスするアド
レスを外部デバイス１０より取得してアドレス記憶部１
４に記憶させる。そして、メモリ判定部１８は、マイク
ロプロセッサ６が主メモリ８からデータを読み取ると
き、アドレス記憶部１２、１４が記憶しているアドレス
を比較して、２つのアドレスが異なる場合にはマイクロ
プロセッサ６にキャッシュメモリ４をアクセスさせ、一
方、前記２つのアドレスが同一である場合には主メモリ
８をアクセスさせる。
後でもキャッシュメモリを有効に活用できるようにして
マイクロプロセッサに最大限の処理能力を発揮させる。 【解決手段】 アドレス記憶部１２にはマイクロプロセ
ッサ６がアクセスするメモリのアドレスが記憶される。
バス変換部１６は、外部デバイス１０が主メモリ８をア
クセスするとき、外部デバイス１０がアクセスするアド
レスを外部デバイス１０より取得してアドレス記憶部１
４に記憶させる。そして、メモリ判定部１８は、マイク
ロプロセッサ６が主メモリ８からデータを読み取ると
き、アドレス記憶部１２、１４が記憶しているアドレス
を比較して、２つのアドレスが異なる場合にはマイクロ
プロセッサ６にキャッシュメモリ４をアクセスさせ、一
方、前記２つのアドレスが同一である場合には主メモリ
８をアクセスさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を有するマイクロプロセッサにより構成された情報処理
装置に関するものである。
を有するマイクロプロセッサにより構成された情報処理
装置に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に伴
い、マイクロプロセッサ内にキャッシュメモリを有して
メモリアクセスの高速化を図った情報処理装置が一般的
になっている。この種の情報処理装置では、マイクロプ
ロセッサの外に設けられたメモリ（ここでは主メモリと
もいう）が保持するプログラムデータやその他のデータ
の一部がマイクロプロセッサ内のキャッシュメモリに格
納され、マイクロプロセッサが主メモリをアクセスする
代わりにキャッシュメモリをアクセスすることでメモリ
からのデータの取得を高速に行うことができる。
い、マイクロプロセッサ内にキャッシュメモリを有して
メモリアクセスの高速化を図った情報処理装置が一般的
になっている。この種の情報処理装置では、マイクロプ
ロセッサの外に設けられたメモリ（ここでは主メモリと
もいう）が保持するプログラムデータやその他のデータ
の一部がマイクロプロセッサ内のキャッシュメモリに格
納され、マイクロプロセッサが主メモリをアクセスする
代わりにキャッシュメモリをアクセスすることでメモリ
からのデータの取得を高速に行うことができる。
【０００３】ところで、このような情報処理装置では、
外部デバイスがバスマスター機能により例えばダイレク
ト・メモリ・アクセス（ＤＭＡ）などを行い、主メモリ
の内容が外部デバイスにより更新された場合には、マイ
クロプロセッサ内のキャッシュメモリが保持するデータ
と主メモリが保持するデータとは一致しなくなるため、
外部デバイスがＤＭＡなどを行った後はキャッシュメモ
リの内容は、プログラムデータおよびその他のデータ共
にいったんすべてクリアされる。
外部デバイスがバスマスター機能により例えばダイレク
ト・メモリ・アクセス（ＤＭＡ）などを行い、主メモリ
の内容が外部デバイスにより更新された場合には、マイ
クロプロセッサ内のキャッシュメモリが保持するデータ
と主メモリが保持するデータとは一致しなくなるため、
外部デバイスがＤＭＡなどを行った後はキャッシュメモ
リの内容は、プログラムデータおよびその他のデータ共
にいったんすべてクリアされる。
【０００４】その結果、ＤＭＡなどの後、しばらくの間
は、マイクロプロセッサはキャッシュメモリからではな
く主メモリからデータを取得することになり、メモリア
クセスに時間がかかってマイクロプロセッサの処理能力
が低下してしまう。そこで、この問題を緩和すべく例え
ば特開昭昭６２−１４５４４５号公報には、キャッシュ
メモリをデータ領域とコード領域とに分割して管理し、
状況に応じて一方の領域のみ、例えばデータ領域のみを
クリアして、例えばＤＭＡなどの後でもキャッシュメモ
リの一定のヒット率を確保できるようにするという方法
が開示されている。しかし、この方法では、キャッシュ
メモリを小領域に分割することになり、一方の領域では
全体にデータが格納されているにも係わらず、もう一方
の領域では一部にしかデータが格納されていないといっ
たことが生じ、全体としてキャッシュメモリを有効に活
用できないという問題が発生する。
は、マイクロプロセッサはキャッシュメモリからではな
く主メモリからデータを取得することになり、メモリア
クセスに時間がかかってマイクロプロセッサの処理能力
が低下してしまう。そこで、この問題を緩和すべく例え
ば特開昭昭６２−１４５４４５号公報には、キャッシュ
メモリをデータ領域とコード領域とに分割して管理し、
状況に応じて一方の領域のみ、例えばデータ領域のみを
クリアして、例えばＤＭＡなどの後でもキャッシュメモ
リの一定のヒット率を確保できるようにするという方法
が開示されている。しかし、この方法では、キャッシュ
メモリを小領域に分割することになり、一方の領域では
全体にデータが格納されているにも係わらず、もう一方
の領域では一部にしかデータが格納されていないといっ
たことが生じ、全体としてキャッシュメモリを有効に活
用できないという問題が発生する。
【０００５】そこで、本発明の目的は、外部デバイスが
主メモリを直接アクセスした後でもキャッシュメモリを
有効に活用できるようにしてマイクロプロセッサに最大
限の処理能力を発揮させることが可能な情報処理装置を
提供することにある。
主メモリを直接アクセスした後でもキャッシュメモリを
有効に活用できるようにしてマイクロプロセッサに最大
限の処理能力を発揮させることが可能な情報処理装置を
提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、キャッシュメモリを内蔵したマイクロプロ
セッサと、前記マイクロプロセッサの外部に設けられて
前記マイクロプロセッサがアクセスする主メモリと、前
記主メモリを直接アクセスする外部デバイスとを含む情
報処理装置であって、前記マイクロプロセッサは、前記
マイクロプロセッサがアクセスする前記主メモリのアド
レスを記憶する第１のアドレス記憶手段と、前記外部デ
バイスによりアクセスされた前記主メモリのアドレスを
記憶するための第２のアドレス記憶手段と、前記外部デ
バイスが前記主メモリをアクセスするとき、前記外部デ
バイスがアクセスするアドレスを前記外部デバイスより
取得して前記第２のアドレス記憶手段に記憶させるアド
レス記憶制御手段と、前記マイクロプロセッサが前記主
メモリからデータを読み取るとき、前記第１および第２
のアドレス記憶手段が記憶しているアドレスを比較し
て、２つのアドレスが異なる場合には前記マイクロプロ
セッサに前記キャッシュメモリをアクセスさせ、前記２
つのアドレスが同一である場合には前記マイクロプロセ
ッサに前記主メモリをアクセスさせるアクセスメモリ制
御手段とを備えたことを特徴とする。
成するため、キャッシュメモリを内蔵したマイクロプロ
セッサと、前記マイクロプロセッサの外部に設けられて
前記マイクロプロセッサがアクセスする主メモリと、前
記主メモリを直接アクセスする外部デバイスとを含む情
報処理装置であって、前記マイクロプロセッサは、前記
マイクロプロセッサがアクセスする前記主メモリのアド
レスを記憶する第１のアドレス記憶手段と、前記外部デ
バイスによりアクセスされた前記主メモリのアドレスを
記憶するための第２のアドレス記憶手段と、前記外部デ
バイスが前記主メモリをアクセスするとき、前記外部デ
バイスがアクセスするアドレスを前記外部デバイスより
取得して前記第２のアドレス記憶手段に記憶させるアド
レス記憶制御手段と、前記マイクロプロセッサが前記主
メモリからデータを読み取るとき、前記第１および第２
のアドレス記憶手段が記憶しているアドレスを比較し
て、２つのアドレスが異なる場合には前記マイクロプロ
セッサに前記キャッシュメモリをアクセスさせ、前記２
つのアドレスが同一である場合には前記マイクロプロセ
ッサに前記主メモリをアクセスさせるアクセスメモリ制
御手段とを備えたことを特徴とする。
【０００７】本発明の情報処理装置では、アドレス記憶
制御手段は、外部デバイスが主メモリをアクセスすると
き、外部デバイスがアクセスするアドレスを外部デバイ
スより取得して第２のアドレス記憶手段に記憶させる。
そして、アクセスメモリ制御手段は、マイクロプロセッ
サがメモリからデータを読み取るとき、第１および第２
のアドレス記憶手段が記憶しているアドレスを比較し
て、２つのアドレスが異なる場合にはマイクロプロセッ
サにキャッシュメモリをアクセスさせ、一方、前記２つ
のアドレスが同一である場合にはマイクロプロセッサに
主メモリをアクセスさせる。
制御手段は、外部デバイスが主メモリをアクセスすると
き、外部デバイスがアクセスするアドレスを外部デバイ
スより取得して第２のアドレス記憶手段に記憶させる。
そして、アクセスメモリ制御手段は、マイクロプロセッ
サがメモリからデータを読み取るとき、第１および第２
のアドレス記憶手段が記憶しているアドレスを比較し
て、２つのアドレスが異なる場合にはマイクロプロセッ
サにキャッシュメモリをアクセスさせ、一方、前記２つ
のアドレスが同一である場合にはマイクロプロセッサに
主メモリをアクセスさせる。
【０００８】したがって、外部デバイスが主メモリをア
クセスして記憶内容を更新した結果、キャッシュメモリ
と主メモリとで記憶内容が異なるものになっても、マイ
クロプロセッサがそのアドレスからデータを読み取る場
合には、マイクロプロセッサはキャッシュメモリからで
はなく主メモリからデータを読み取るように自動的に制
御される。そのため、本発明の情報処理装置では、外部
デバイスが主メモリの記憶内容を更新した後でも従来の
ようにキャッシュメモリをクリアする必要はなく、キャ
ッシュメモリを有効に活用してマイクロプロセッサに最
大限の処理能力を発揮させることが可能となる。
クセスして記憶内容を更新した結果、キャッシュメモリ
と主メモリとで記憶内容が異なるものになっても、マイ
クロプロセッサがそのアドレスからデータを読み取る場
合には、マイクロプロセッサはキャッシュメモリからで
はなく主メモリからデータを読み取るように自動的に制
御される。そのため、本発明の情報処理装置では、外部
デバイスが主メモリの記憶内容を更新した後でも従来の
ようにキャッシュメモリをクリアする必要はなく、キャ
ッシュメモリを有効に活用してマイクロプロセッサに最
大限の処理能力を発揮させることが可能となる。
【０００９】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による情報処
理装置の要部を示す構成図、図２は図１の情報処理装置
を構成する主メモリを示すメモリマップ図である。図１
に示したように、本実施の形態例の情報処理装置２は、
キャッシュメモリ４を内蔵したマイクロプロセッサ６
と、マイクロプロセッサ６の外部に設けられてマイクロ
プロセッサ６がアクセスする主メモリ８と、主メモリ８
を直接アクセスする外部デバイス１０とを含んでいる。
て図面を参照して説明する。図１は本発明による情報処
理装置の要部を示す構成図、図２は図１の情報処理装置
を構成する主メモリを示すメモリマップ図である。図１
に示したように、本実施の形態例の情報処理装置２は、
キャッシュメモリ４を内蔵したマイクロプロセッサ６
と、マイクロプロセッサ６の外部に設けられてマイクロ
プロセッサ６がアクセスする主メモリ８と、主メモリ８
を直接アクセスする外部デバイス１０とを含んでいる。
【００１０】そして、マイクロプロセッサ６は、アドレ
ス記憶部１２、１４、１５、バス変換部１６、ならびに
メモリ判定部１８を備えている。アドレス記憶部１２
（本発明に係わる第１のアドレス記憶手段）は、マイク
ロプロセッサ６がアクセスする主メモリ８のアドレスを
記憶する。一方、アドレス記憶部１４（本発明に係わる
第２のアドレス記憶手段）は、外部デバイス１０により
アクセスされた主メモリ８のアドレスを記憶するための
ものである。そして、バス変換部１６（本発明にかかわ
るアドレス記憶制御手段として機能する）は、外部デバ
イス１０が主メモリ８をアクセスするとき、外部デバイ
ス１０がアクセスするアドレスを外部デバイス１０より
取得して第２のアドレス記憶手段に記憶させる。
ス記憶部１２、１４、１５、バス変換部１６、ならびに
メモリ判定部１８を備えている。アドレス記憶部１２
（本発明に係わる第１のアドレス記憶手段）は、マイク
ロプロセッサ６がアクセスする主メモリ８のアドレスを
記憶する。一方、アドレス記憶部１４（本発明に係わる
第２のアドレス記憶手段）は、外部デバイス１０により
アクセスされた主メモリ８のアドレスを記憶するための
ものである。そして、バス変換部１６（本発明にかかわ
るアドレス記憶制御手段として機能する）は、外部デバ
イス１０が主メモリ８をアクセスするとき、外部デバイ
ス１０がアクセスするアドレスを外部デバイス１０より
取得して第２のアドレス記憶手段に記憶させる。
【００１１】また、メモリ判定部１８（本発明にかかわ
るアクセスメモリ制御手段）は、マイクロプロセッサ６
が主メモリ８からデータを読み取るとき、アドレス記憶
部１２、１４が記憶しているアドレスを比較して、２つ
のアドレスが異なる場合にはマイクロプロセッサ６にキ
ャッシュメモリ４をアクセスさせ、前記２つのアドレス
が同一である場合にはマイクロプロセッサ６に主メモリ
８をアクセスさせる。
るアクセスメモリ制御手段）は、マイクロプロセッサ６
が主メモリ８からデータを読み取るとき、アドレス記憶
部１２、１４が記憶しているアドレスを比較して、２つ
のアドレスが異なる場合にはマイクロプロセッサ６にキ
ャッシュメモリ４をアクセスさせ、前記２つのアドレス
が同一である場合にはマイクロプロセッサ６に主メモリ
８をアクセスさせる。
【００１２】本実施の形態例では、バス変換部１６は本
発明に係わるアドレス変換手段としても機能し、バス変
換部１６は、論理アドレスと物理アドレスとの間でアド
レス変換を行う。そして、マイクロプロセッサ６はキャ
ッシュメモリ４および主メモリ８をアクセスするために
内部で論理アドレスを生成し、キャッシュメモリ４は論
理アドレスによってアクセスされ、アドレス記憶部１
２、１４、１５は論理アドレスを記憶し、マイクロプロ
セッサ６が主メモリ８をアクセスする際、マイクロプロ
セッサ６が生成した論理アドレスはバス変換部１６によ
り物理アドレスに変換されて主メモリ８に供給される。
また、バス変換部１６は、外部デバイス１０が出力した
物理アドレスを論理アドレスに変換してアドレス記憶部
１４に記憶させる。
発明に係わるアドレス変換手段としても機能し、バス変
換部１６は、論理アドレスと物理アドレスとの間でアド
レス変換を行う。そして、マイクロプロセッサ６はキャ
ッシュメモリ４および主メモリ８をアクセスするために
内部で論理アドレスを生成し、キャッシュメモリ４は論
理アドレスによってアクセスされ、アドレス記憶部１
２、１４、１５は論理アドレスを記憶し、マイクロプロ
セッサ６が主メモリ８をアクセスする際、マイクロプロ
セッサ６が生成した論理アドレスはバス変換部１６によ
り物理アドレスに変換されて主メモリ８に供給される。
また、バス変換部１６は、外部デバイス１０が出力した
物理アドレスを論理アドレスに変換してアドレス記憶部
１４に記憶させる。
【００１３】本実施の形態例では、図２に詳しく示した
ように、主メモリ８は、キャッシャブルメモリ２０とア
ンキャッシャブルメモリ２２とを含み、キャッシュメモ
リ２０の記憶内容が適宜キャッシュメモリ４に記憶さ
れ、マイクロプロセッサ６はキャッシュメモリ４をアク
セスすることで高速にデータを取得できる。外部デバイ
ス１０はアンキャッシャブルメモリ２２をアクセスし、
メモリ判定部１８は、アドレス記憶部１２、１４が記憶
している２つのアドレスが同一である場合、マイクロプ
ロセッサ６にアンキャッシャブルメモリ２２をアクセス
させる。
ように、主メモリ８は、キャッシャブルメモリ２０とア
ンキャッシャブルメモリ２２とを含み、キャッシュメモ
リ２０の記憶内容が適宜キャッシュメモリ４に記憶さ
れ、マイクロプロセッサ６はキャッシュメモリ４をアク
セスすることで高速にデータを取得できる。外部デバイ
ス１０はアンキャッシャブルメモリ２２をアクセスし、
メモリ判定部１８は、アドレス記憶部１２、１４が記憶
している２つのアドレスが同一である場合、マイクロプ
ロセッサ６にアンキャッシャブルメモリ２２をアクセス
させる。
【００１４】さらに詳しくは、キャッシュメモリ４およ
びアンキャッシャブルメモリ２２はそれぞれ、マイクロ
プロセッサ６を動作させるためのプログラムデータを記
憶するプログラム領域２４と、プログラムデータ以外の
データを記憶するワーク領域２６とを含み、プログラム
領域２４はＲＯＭにより構成され、ワーク領域２６はＲ
ＡＭにより構成されている。キャッシュメモリ４および
アンキャッシャブルメモリ２２にはさらに用途を特定し
ないＲＡＭ領域２８を含んでいる。そして、外部デバイ
ス１０はアンキャッシャブルメモリ２２のワーク領域２
６をアクセスし、メモリ判定部１８は、アドレス記憶部
１２、１４が記憶している前記２つのアドレスが同一で
ある場合、マイクロプロセッサ６にアンキャッシャブル
メモリ２２のワーク領域２６をアクセスさせる。また、
マイクロプロセッサ６はアドレス記憶部１５に記憶され
たアドレスにもとづいて主メモリ８のプログラム領域２
４をアクセスする。
びアンキャッシャブルメモリ２２はそれぞれ、マイクロ
プロセッサ６を動作させるためのプログラムデータを記
憶するプログラム領域２４と、プログラムデータ以外の
データを記憶するワーク領域２６とを含み、プログラム
領域２４はＲＯＭにより構成され、ワーク領域２６はＲ
ＡＭにより構成されている。キャッシュメモリ４および
アンキャッシャブルメモリ２２にはさらに用途を特定し
ないＲＡＭ領域２８を含んでいる。そして、外部デバイ
ス１０はアンキャッシャブルメモリ２２のワーク領域２
６をアクセスし、メモリ判定部１８は、アドレス記憶部
１２、１４が記憶している前記２つのアドレスが同一で
ある場合、マイクロプロセッサ６にアンキャッシャブル
メモリ２２のワーク領域２６をアクセスさせる。また、
マイクロプロセッサ６はアドレス記憶部１５に記憶され
たアドレスにもとづいて主メモリ８のプログラム領域２
４をアクセスする。
【００１５】次に、このように構成された情報処理装置
２の動作について説明する。図３はマイクロプロセッサ
６がメモリに対してデータの書き込みを行う場合の動作
を示すフローチャート、図４は外部デバイス１０が主メ
モリ８に対してデータの書き込みを行う場合の動作を示
すフローチャート、図５はマイクロプロセッサ６がメモ
リからデータを読み取る場合の動作を示すフローチャー
トである。
２の動作について説明する。図３はマイクロプロセッサ
６がメモリに対してデータの書き込みを行う場合の動作
を示すフローチャート、図４は外部デバイス１０が主メ
モリ８に対してデータの書き込みを行う場合の動作を示
すフローチャート、図５はマイクロプロセッサ６がメモ
リからデータを読み取る場合の動作を示すフローチャー
トである。
【００１６】まず、図３を参照してマイクロプロセッサ
６がメモリに対してデータの書き込みを行う場合の動作
について説明する。マイクロプロセッサ６がメモリに対
してデータを書き込む場合、マイクロプロセッサ６はデ
ータを書き込むべきアドレスの論理アドレスをキャッシ
ュメモリ４に出力し、キャッシュメモリ４の上記論理ア
ドレスにデータを書き込む（ステップＳ１）。また、こ
のとき同時に、マイクロプロセッサ６がキャッシュメモ
リ４に出力した論理アドレスはバス変換部１６によって
物理アドレスに変換されて主メモリ８に供給され、マイ
クロプロセッサ６が出力する上記データはキャッシャブ
ルメモリ２０およびアンキャッシャブルメモリ２２の両
ワーク領域２８にも書き込まれる（ステップＳ２）。
６がメモリに対してデータの書き込みを行う場合の動作
について説明する。マイクロプロセッサ６がメモリに対
してデータを書き込む場合、マイクロプロセッサ６はデ
ータを書き込むべきアドレスの論理アドレスをキャッシ
ュメモリ４に出力し、キャッシュメモリ４の上記論理ア
ドレスにデータを書き込む（ステップＳ１）。また、こ
のとき同時に、マイクロプロセッサ６がキャッシュメモ
リ４に出力した論理アドレスはバス変換部１６によって
物理アドレスに変換されて主メモリ８に供給され、マイ
クロプロセッサ６が出力する上記データはキャッシャブ
ルメモリ２０およびアンキャッシャブルメモリ２２の両
ワーク領域２８にも書き込まれる（ステップＳ２）。
【００１７】次に、図４を参照して外部デバイス１０が
主メモリ８に対してデータの書き込みを行う場合の動作
について説明する。外部デバイス１０がバスマスタ機能
により例えばＤＭＡを行ってアンキャッシャブルメモリ
２２のワーク領域２６にデータを書き込む場合、外部デ
バイス１０はまずマイクロプロセッサ６に対してバスの
使用許可リクエスト信号を送り（ステップＳ１１）、マ
イクロプロセッサ６からの許可信号を待つ。
主メモリ８に対してデータの書き込みを行う場合の動作
について説明する。外部デバイス１０がバスマスタ機能
により例えばＤＭＡを行ってアンキャッシャブルメモリ
２２のワーク領域２６にデータを書き込む場合、外部デ
バイス１０はまずマイクロプロセッサ６に対してバスの
使用許可リクエスト信号を送り（ステップＳ１１）、マ
イクロプロセッサ６からの許可信号を待つ。
【００１８】これに対してマイクロプロセッサ６は、外
部デバイス１０からバスの使用許可リクエスト信号を受
けるとバスの使用許可信号を外部デバイス１０に対して
発行する（ステップＳ１２）。そして、外部デバイス１
０は、マイクロプロセッサ６からバス使用許可信号を受
信するとアドレス信号（物理アドレス）とデータ信号を
自身で生成して主メモリ８に供給し、アンキャッシャブ
ルメモリ２２のワーク領域２６へデータを書き込む（ス
テップＳ１３）。その際、バス変換部１６は外部デバイ
ス１０が出力した物理アドレスを表すアドレス信号を引
き取り論理アドレスに変換した上でアドレス記憶部１４
に記憶させる（ステップＳ１４）。外部デバイス１０は
データの書き込みを終了すると、バス使用許可リクエス
ト信号をクリアし（ステップＳ１５）、これによりマイ
クロプロセッサ６はバス使用許可信号をクリアして（ス
テップＳ１６）、外部デバイス１０によるＤＭＡ動作を
終了する。
部デバイス１０からバスの使用許可リクエスト信号を受
けるとバスの使用許可信号を外部デバイス１０に対して
発行する（ステップＳ１２）。そして、外部デバイス１
０は、マイクロプロセッサ６からバス使用許可信号を受
信するとアドレス信号（物理アドレス）とデータ信号を
自身で生成して主メモリ８に供給し、アンキャッシャブ
ルメモリ２２のワーク領域２６へデータを書き込む（ス
テップＳ１３）。その際、バス変換部１６は外部デバイ
ス１０が出力した物理アドレスを表すアドレス信号を引
き取り論理アドレスに変換した上でアドレス記憶部１４
に記憶させる（ステップＳ１４）。外部デバイス１０は
データの書き込みを終了すると、バス使用許可リクエス
ト信号をクリアし（ステップＳ１５）、これによりマイ
クロプロセッサ６はバス使用許可信号をクリアして（ス
テップＳ１６）、外部デバイス１０によるＤＭＡ動作を
終了する。
【００１９】次に、図５を参照してマイクロプロセッサ
６がメモリからデータの読み取る場合の動作について説
明する。マイクロプロセッサ６がメモリからデータを読
み取る場合、まず情報処理装置２の電源が投入された直
後か否かが判定され（ステップＳ２１）、判定結果がＹ
ｅｓの場合は、キャッシュメモリ４内のデータはすべて
クリアされているため、マイクロプロセッサ６は、バス
変換部１６を通じて主メモリ８のアドレスを出力し（ス
テップＳ２２）、すべてのデータをバス変換部１６を通
じて主メモリ８から読み取ることになる（ステップＳ２
３）。そして、主メモリ８から読み取ったデータは、キ
ャッシュメモリ４の対応するアドレスに上書きされる
（ステップＳ２４）。なお、マイクロプロセッサ６がメ
モリからデータを読み取るとき、そのアドレスはアドレ
ス記憶部１２に記憶された上で、上述のようにバス変換
部１６を通じ主メモリ８に出力される。
６がメモリからデータの読み取る場合の動作について説
明する。マイクロプロセッサ６がメモリからデータを読
み取る場合、まず情報処理装置２の電源が投入された直
後か否かが判定され（ステップＳ２１）、判定結果がＹ
ｅｓの場合は、キャッシュメモリ４内のデータはすべて
クリアされているため、マイクロプロセッサ６は、バス
変換部１６を通じて主メモリ８のアドレスを出力し（ス
テップＳ２２）、すべてのデータをバス変換部１６を通
じて主メモリ８から読み取ることになる（ステップＳ２
３）。そして、主メモリ８から読み取ったデータは、キ
ャッシュメモリ４の対応するアドレスに上書きされる
（ステップＳ２４）。なお、マイクロプロセッサ６がメ
モリからデータを読み取るとき、そのアドレスはアドレ
ス記憶部１２に記憶された上で、上述のようにバス変換
部１６を通じ主メモリ８に出力される。
【００２０】一方、ステップＳ２１の判定結果がＮｏと
なった場合は、メモリ判定部１８は、アドレス記憶部１
２、１４が記憶しているアドレスを比較して（ステップ
Ｓ２５）、２つのアドレスが異なる場合には（ステップ
Ｓ２５でＮｏ）マイクロプロセッサ６にキャッシュメモ
リ４をアクセスさせ（ステップＳ２６）、一方、前記２
つのアドレスが同一である場合には（ステップＳ２５で
Ｙｅｓ）マイクロプロセッサ６にアンキャッシャブルメ
モリ２２のワーク領域２６をアクセスさせる（ステップ
Ｓ２２）。その後、マイクロプロセッサ６は上記ワーク
領域２６からデータを取得し（ステップＳ２３）、そし
て主メモリ８から読み取ったデータは、キャッシュメモ
リ４の対応するアドレスに上書きされ（ステップＳ２
４）、マイクロプロセッサ６によるメモリからのデータ
の読み取り動作が終了する。
なった場合は、メモリ判定部１８は、アドレス記憶部１
２、１４が記憶しているアドレスを比較して（ステップ
Ｓ２５）、２つのアドレスが異なる場合には（ステップ
Ｓ２５でＮｏ）マイクロプロセッサ６にキャッシュメモ
リ４をアクセスさせ（ステップＳ２６）、一方、前記２
つのアドレスが同一である場合には（ステップＳ２５で
Ｙｅｓ）マイクロプロセッサ６にアンキャッシャブルメ
モリ２２のワーク領域２６をアクセスさせる（ステップ
Ｓ２２）。その後、マイクロプロセッサ６は上記ワーク
領域２６からデータを取得し（ステップＳ２３）、そし
て主メモリ８から読み取ったデータは、キャッシュメモ
リ４の対応するアドレスに上書きされ（ステップＳ２
４）、マイクロプロセッサ６によるメモリからのデータ
の読み取り動作が終了する。
【００２１】このように、本実施の形態例の情報処理装
置２では、外部デバイス１０が主メモリ８をアクセスし
て記憶内容を更新した結果、キャッシュメモリ４と主メ
モリ８とで記憶内容が異なるものになっても、マイクロ
プロセッサ６がそのアドレスからデータを読み取る場合
には、マイクロプロセッサ６はキャッシュメモリ４から
ではなく主メモリ８からデータを読み取るように自動的
に制御される。そのため、この情報処理装置２では、外
部デバイス１０が主メモリ８の記憶内容を更新した後で
も従来のようにキャッシュメモリ４をクリアする必要は
なく、キャッシュメモリ４を有効に活用してマイクロプ
ロセッサ６に最大限の処理能力を発揮させることが可能
となる。
置２では、外部デバイス１０が主メモリ８をアクセスし
て記憶内容を更新した結果、キャッシュメモリ４と主メ
モリ８とで記憶内容が異なるものになっても、マイクロ
プロセッサ６がそのアドレスからデータを読み取る場合
には、マイクロプロセッサ６はキャッシュメモリ４から
ではなく主メモリ８からデータを読み取るように自動的
に制御される。そのため、この情報処理装置２では、外
部デバイス１０が主メモリ８の記憶内容を更新した後で
も従来のようにキャッシュメモリ４をクリアする必要は
なく、キャッシュメモリ４を有効に活用してマイクロプ
ロセッサ６に最大限の処理能力を発揮させることが可能
となる。
【００２２】なお、本実施の形態例では外部デバイス１
０はＤＭＡを行うとしたが、これに限らず外部デバイス
１０がＤＭＡ以外に何らかの形態で主メモリ８を直接ア
クセスする情報処理装置２においても本発明は有効であ
る。また、本実施の形態例では主メモリ８がキャッシャ
ブルメモリ２２とアンキャッシャブルメモリ２０とに分
割されているとしたが、主メモリ８がこのように分割さ
れていない場合にも本発明は無論有効である。さらに、
本実施の形態例では、キャッシャブルメモリおよびアン
キャッシャブルメモリ２０がそれぞれプログラム領域２
４およびワーク領域２６、さらには用途を特定しないＲ
ＡＭ領域２８を含むとしたが、メモリがこのような領域
に分割されていない情報処理装置においても本発明は有
効である。
０はＤＭＡを行うとしたが、これに限らず外部デバイス
１０がＤＭＡ以外に何らかの形態で主メモリ８を直接ア
クセスする情報処理装置２においても本発明は有効であ
る。また、本実施の形態例では主メモリ８がキャッシャ
ブルメモリ２２とアンキャッシャブルメモリ２０とに分
割されているとしたが、主メモリ８がこのように分割さ
れていない場合にも本発明は無論有効である。さらに、
本実施の形態例では、キャッシャブルメモリおよびアン
キャッシャブルメモリ２０がそれぞれプログラム領域２
４およびワーク領域２６、さらには用途を特定しないＲ
ＡＭ領域２８を含むとしたが、メモリがこのような領域
に分割されていない情報処理装置においても本発明は有
効である。
【００２３】
【発明の効果】以上説明したように本発明の情報処理装
置では、アドレス記憶制御手段は、外部デバイスが主メ
モリをアクセスするとき、外部デバイスがアクセスする
アドレスを外部デバイスより取得して第２のアドレス記
憶手段に記憶させる。そして、アクセスメモリ制御手段
は、マイクロプロセッサがメモリからデータを読み取る
とき、第１および第２のアドレス記憶手段が記憶してい
るアドレスを比較して、２つのアドレスが異なる場合に
はマイクロプロセッサにキャッシュメモリをアクセスさ
せ、一方、前記２つのアドレスが同一である場合にはマ
イクロプロセッサに主メモリをアクセスさせる。
置では、アドレス記憶制御手段は、外部デバイスが主メ
モリをアクセスするとき、外部デバイスがアクセスする
アドレスを外部デバイスより取得して第２のアドレス記
憶手段に記憶させる。そして、アクセスメモリ制御手段
は、マイクロプロセッサがメモリからデータを読み取る
とき、第１および第２のアドレス記憶手段が記憶してい
るアドレスを比較して、２つのアドレスが異なる場合に
はマイクロプロセッサにキャッシュメモリをアクセスさ
せ、一方、前記２つのアドレスが同一である場合にはマ
イクロプロセッサに主メモリをアクセスさせる。
【００２４】したがって、外部デバイスが主メモリをア
クセスして記憶内容を更新した結果、キャッシュメモリ
と主メモリとで記憶内容が異なるものになっても、マイ
クロプロセッサがそのアドレスからデータを読み取る場
合には、マイクロプロセッサはキャッシュメモリからで
はなく主メモリからデータを読み取るように自動的に制
御される。そのため、本発明の情報処理装置では、外部
デバイスが主メモリの記憶内容を更新した後でも従来の
ようにキャッシュメモリをクリアする必要はなく、キャ
ッシュメモリを有効に活用してマイクロプロセッサに最
大限の処理能力を発揮させることが可能となる。
クセスして記憶内容を更新した結果、キャッシュメモリ
と主メモリとで記憶内容が異なるものになっても、マイ
クロプロセッサがそのアドレスからデータを読み取る場
合には、マイクロプロセッサはキャッシュメモリからで
はなく主メモリからデータを読み取るように自動的に制
御される。そのため、本発明の情報処理装置では、外部
デバイスが主メモリの記憶内容を更新した後でも従来の
ようにキャッシュメモリをクリアする必要はなく、キャ
ッシュメモリを有効に活用してマイクロプロセッサに最
大限の処理能力を発揮させることが可能となる。
【図１】本発明による情報処理装置の要部を示す構成図
である。
である。
【図２】図１の情報処理装置を構成する主メモリを示す
メモリマップ図である。
メモリマップ図である。
【図３】マイクロプロセッサがメモリに対してデータの
書き込みを行う場合の動作を示すフローチャートであ
る。
書き込みを行う場合の動作を示すフローチャートであ
る。
【図４】外部デバイスが主メモリに対してデータの書き
込みを行う場合の動作を示すフローチャートである。
込みを行う場合の動作を示すフローチャートである。
【図５】マイクロプロセッサがメモリからデータを読み
取る場合の動作を示すフローチャートである。
取る場合の動作を示すフローチャートである。
２……情報処理装置、４……キャッシュメモリ、６……
マイクロプロセッサ、８……主メモリ、１０……外部デ
バイス、１２……アドレス記憶部、１４……アドレス記
憶部、１６……バス変換部、１８……メモリ判定部、２
０……キャッシャブルメモリ、２２……アンキャッシャ
ブルメモリ、２４……プログラム領域、２６……ワーク
領域、２８……ＲＡＭ領域。
マイクロプロセッサ、８……主メモリ、１０……外部デ
バイス、１２……アドレス記憶部、１４……アドレス記
憶部、１６……バス変換部、１８……メモリ判定部、２
０……キャッシャブルメモリ、２２……アンキャッシャ
ブルメモリ、２４……プログラム領域、２６……ワーク
領域、２８……ＲＡＭ領域。
Claims (6)
- 【請求項１】 キャッシュメモリを内蔵したマイクロプ
ロセッサと、前記マイクロプロセッサの外部に設けられ
て前記マイクロプロセッサがアクセスする主メモリと、
前記主メモリを直接アクセスする外部デバイスとを含む
情報処理装置であって、 前記マイクロプロセッサは、 前記マイクロプロセッサがアクセスする前記主メモリの
アドレスを記憶する第１のアドレス記憶手段と、 前記外部デバイスによりアクセスされた前記主メモリの
アドレスを記憶するための第２のアドレス記憶手段と、 前記外部デバイスが前記主メモリをアクセスするとき、
前記外部デバイスがアクセスするアドレスを前記外部デ
バイスより取得して前記第２のアドレス記憶手段に記憶
させるアドレス記憶制御手段と、 前記マイクロプロセッサが前記主メモリからデータを読
み取るとき、前記第１および第２のアドレス記憶手段が
記憶しているアドレスを比較して、２つのアドレスが異
なる場合には前記マイクロプロセッサに前記キャッシュ
メモリをアクセスさせ、前記２つのアドレスが同一であ
る場合には前記マイクロプロセッサに前記主メモリをア
クセスさせるアクセスメモリ制御手段とを備えたことを
特徴とする情報処理装置。 - 【請求項２】 前記マイクロプロセッサは論理アドレス
と物理アドレスとの間でアドレス変換を行うアドレス変
換手段を備え、前記マイクロプロセッサは前記キャッシ
ュメモリおよび前記主メモリをアクセスするために内部
で前記論理アドレスを生成し、前記キャッシュメモリは
前記論理アドレスによってアクセスされ、前記第１およ
び第２のアドレス記憶手段は前記論理アドレスを記憶
し、前記マイクロプロセッサが前記主メモリをアクセス
する際は前記マイクロプロセッサが生成した前記論理ア
ドレスは前記アドレス変換手段により物理アドレスに変
換されて前記主メモリに供給され、前記アドレス記憶制
御手段は、前記外部デバイスが出力した物理アドレスを
前記アドレス変換手段により前記論理アドレスに変換し
て前記第２のアドレス記憶手段に記憶させることを特徴
とする請求項１記載の情報処理装置。 - 【請求項３】 前記主メモリはキャッシャブルメモリと
アンキャッシャブルメモリとを含み、前記外部デバイス
は前記アンキャッシャブルメモリをアクセスし、前記ア
クセスメモリ制御手段は、前記第１および第２のアドレ
ス記憶手段が記憶している前記２つのアドレスが同一で
ある場合、前記マイクロプロセッサに前記アンキャッシ
ャブルメモリをアクセスさせることを特徴とする請求項
１記載の情報処理装置。 - 【請求項４】 前記キャッシュメモリおよびアンキャッ
シャブルメモリはそれぞれ、前記マイクロプロセッサを
動作させるためのプログラムデータを記憶するプログラ
ム領域と、前記プログラムデータ以外のデータを記憶す
るワーク領域とを含み、前記プログラム領域はＲＯＭに
より構成され、前記ワーク領域はＲＡＭにより構成され
ていることを特徴とする請求項１記載の情報処理装置。 - 【請求項５】 前記外部デバイスはアンキャッシャブル
メモリのワーク領域をアクセスし、前記アクセスメモリ
制御手段は、前記第１および第２のアドレス記憶手段が
記憶している前記２つのアドレスが同一である場合、前
記マイクロプロセッサに前記アンキャッシャブルメモリ
の前記ワーク領域をアクセスさせることを特徴とする請
求項１記載の情報処理装置。 - 【請求項６】 前記外部デバイスはバスマスタとして動
作することを特徴とする請求項１記載の情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10354803A JP2000181796A (ja) | 1998-12-14 | 1998-12-14 | 情報処理装置 |
| US09/459,931 US6438662B1 (en) | 1998-12-14 | 1999-12-14 | Information processing device capable of allowing the maximum processing performance of microprocessor |
| AU64506/99A AU759543B2 (en) | 1998-12-14 | 1999-12-14 | Information processing device capable of allowing the maximum processing performance of microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10354803A JP2000181796A (ja) | 1998-12-14 | 1998-12-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000181796A true JP2000181796A (ja) | 2000-06-30 |
Family
ID=18440016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10354803A Pending JP2000181796A (ja) | 1998-12-14 | 1998-12-14 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6438662B1 (ja) |
| JP (1) | JP2000181796A (ja) |
| AU (1) | AU759543B2 (ja) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3502147A1 (de) * | 1984-01-23 | 1985-08-08 | Hitachi Microcomputer Engineering Ltd., Kodaira, Tokio/Tokyo | Datenverarbeitungssystem mit verbesserter pufferspeichersteuerung |
| JPS62145445A (ja) | 1985-12-20 | 1987-06-29 | Fujitsu Ltd | キヤツシユメモリシステム |
| JPH06242977A (ja) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | １チップマイクロプロセッサ |
| US5551006A (en) * | 1993-09-30 | 1996-08-27 | Intel Corporation | Low cost writethrough cache coherency apparatus and method for computer systems without a cache supporting bus |
| US5826052A (en) * | 1994-04-29 | 1998-10-20 | Advanced Micro Devices, Inc. | Method and apparatus for concurrent access to multiple physical caches |
| US6226722B1 (en) * | 1994-05-19 | 2001-05-01 | International Business Machines Corporation | Integrated level two cache and controller with multiple ports, L1 bypass and concurrent accessing |
| US5696917A (en) * | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
| US6154826A (en) * | 1994-11-16 | 2000-11-28 | University Of Virginia Patent Foundation | Method and device for maximizing memory system bandwidth by accessing data in a dynamically determined order |
| US5742791A (en) * | 1996-02-14 | 1998-04-21 | Advanced Micro Devices, Inc. | Apparatus for detecting updates to instructions which are within an instruction processing pipeline of a microprocessor |
| US5968166A (en) * | 1996-03-22 | 1999-10-19 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus and method, and scheduling device for reducing inactivity due to wait state |
| US5913224A (en) * | 1997-02-26 | 1999-06-15 | Advanced Micro Devices, Inc. | Programmable cache including a non-lockable data way and a lockable data way configured to lock real-time data |
| US6226738B1 (en) * | 1997-08-01 | 2001-05-01 | Micron Technology, Inc. | Split embedded DRAM processor |
| US6026478A (en) * | 1997-08-01 | 2000-02-15 | Micron Technology, Inc. | Split embedded DRAM processor |
| US6061449A (en) * | 1997-10-10 | 2000-05-09 | General Instrument Corporation | Secure processor with external memory using block chaining and block re-ordering |
-
1998
- 1998-12-14 JP JP10354803A patent/JP2000181796A/ja active Pending
-
1999
- 1999-12-14 US US09/459,931 patent/US6438662B1/en not_active Expired - Fee Related
- 1999-12-14 AU AU64506/99A patent/AU759543B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| AU6450699A (en) | 2000-06-15 |
| AU759543B2 (en) | 2003-04-17 |
| US6438662B1 (en) | 2002-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7149890B2 (en) | Initializing system memory | |
| JP3227707B2 (ja) | 走行モード別キャッシュメモリ制御方式 | |
| JPH0748190B2 (ja) | キャッシュメモリ内蔵マイクロプロセッサ | |
| US20090276575A1 (en) | Information processing apparatus and compiling method | |
| US6851036B1 (en) | Method and apparatus for controlling external devices through address translation buffer | |
| JPH09325913A (ja) | 半導体記憶装置 | |
| US6862675B1 (en) | Microprocessor and device including memory units with different physical addresses | |
| JP2000181796A (ja) | 情報処理装置 | |
| JPH0447349A (ja) | データ記憶装置 | |
| JPS60189561A (ja) | メモリアクセス制御方式 | |
| US6816943B2 (en) | Scratch pad memories | |
| JP2540959B2 (ja) | 情報処理装置 | |
| JPH03232034A (ja) | キャッシュ制御装置 | |
| JP4015867B2 (ja) | アドレス信号出力装置 | |
| JP2613258B2 (ja) | 情報処理方法及び装置 | |
| JPH08305634A (ja) | 情報処理方法及び装置 | |
| JP2000267932A (ja) | タグアドレス比較装置 | |
| JPH0553912A (ja) | キヤツシユメモリの制御方法 | |
| JP2964504B2 (ja) | 文書処理装置 | |
| JP2004280677A (ja) | バス制御装置及びそのデータアクセス制御方法 | |
| JP2000285019A (ja) | キャッシュ制御回路 | |
| JPH086857A (ja) | キャッシュメモリ | |
| JPH0652056A (ja) | キャシュメモリシステム | |
| JPH03220645A (ja) | 情報処理装置 | |
| JPH05265916A (ja) | データ処理装置 |