CN1117315C - 微处理机及多处理机系统 - Google Patents

Abstract

获得一种具有用于多处理机系统时使系统初始化用的简单机构的微处理机。即使输入了复原信号RST，处理机(10)内的存储元件的内容被复原的CPU(11)也不通过外部总线I/F部(13)取出外部存储装置中存储的复原处理程序，故不执行。应答外部中断信号INT，CPU(11)通过内部数据总线(20)取入内部DRAM(15)中存储的外部中断处理程序，通过执行该程序中含有的初始化处理程序，处理机(10)被初始化。处理机(10)不使用复原信号RST，利用现有的中断处理机构就能进行初始化。

Description

微处理机及多处理机系统

技术领域

本发明涉及具有复原功能的微处理机，尤其涉及在多处理机系统中使用的情况下，具有使系统总体初始化所必要的简单的机构的微处理机。

另外，本发明还涉及具有简单的机构、进行系统总体初始化的多处理机系统。

背景技术

微处理机例如在执行处理用户程序时，在与接通电源的同时通过从外部要求复位信号，执行使处理机内部初始化的复原工作。在该复原工作中，如果从微处理机外部要求复原信号，则复原信号被输入处理机内部的存储元件中，进行清除其存储内容的硬件式的复原处理，以及通过从外部存储器取出复原处理用的程序，在处理机内执行该复原处理用的程序，在能按用户程序进行处理的状态下，进行软件式的复原处理。特别是在上述软件式的复原处理中，如果要求复原信号，则从外部存储器取出复原引导表目，参照该表目中含有的信息，取出上述复原处理用的程序。

在设有多个进行该复原工作的处理机的系统中，将其中的一个作为主处理机，而将其余的作为从属处理机，在这样构成的多处理机系统中，为了使系统总体复原，就必须将各处理机全部复原。为此，首先对全部处理机提出复原信号要求。在系统中的只读存储器(以下称ROM)中预先存储了复原处理用的指令，各处理机在要求复原信号后访问该ROM，执行复原处理用的程序，从而被初始化。但是，由于各处理机不能同时访问ROM，因此多处理机系统是按照各处理机依次访问ROM的模式构成的。

在这样构成的多处理机系统中，即使各处理机同时要求复原信号，但由于要参照复原引导表目，所以不能同时访问存储该复原引导表目的ROM，因此又要求一种多个处理机按顺序访问ROM用的总线调节电路这样的复杂机构。而且，在主处理机、从属处理机中，由于复原处理的内容不同，所以各处理机通常执行复原处理用的程序内的不同的子程序，这时，又需要一种用来识别哪个处理机执行哪个例行程序的机构。

除此之外，还要考虑在多处理机系统中与各处理机对应地设置多个本机ROM，各处理机通过执行对应的ROM中存储的复原处理用的指令而进行复原工作的方法。可是在要求复原信号后，必须将指定各处理机访问多个ROM中的哪一个ROM用的地址信息送给每一个处理机。为此还要考虑在各处理机中分别设定复原引导表目，可是在用相同的处理机分别构成主处理机和从属处理机的情况下，必须能从外部设定处理机应访问复原引导表目，指定ROM的地址信息。总之，必须增加从外部设定地址信息用的结构。另外，对应于各处理机设置多个ROM这一情况本身就增加了硬件的个数。

在多处理机系统中由于需要有调节主处理机、从属处理机等各单元之间的处理工作用的复杂机构，所以上述新机构的增设使得系统结构进一步复杂化。另外，为了使多处理机系统发挥作用，必须设置多个存储器，不需要时就不必增加存储器。

发明内容

本发明就是为了解决上述问题而开发的，其技术课题是提供一种在多处理机系统中使用的微处理机，且具有使多处理机系统初始化所必要的简单的机构的微处理机。

另外，作为技术课题提供一种用这种微处理机能使具有简单机构的系统总体复原的多处理机系统。

本发明的第1方面的微处理机备有根据指令译码器的译码结果进行各种处理而执行指令的处理部，以及被该处理部控制、输出指定存储区的地址、将该存储区中存储的指令送给处理部的指令译码器用的访问控制部，应答从外部输入的复原信号，使处理机内部的存储元件复原，中断信号被输入处理部后，对此作出应答，处理部控制访问控制部，以便使构成中断处理程序的指令被送给处理部的指令译码器，通过处理部执行送给该指令译码器的中断处理程序中含有的进行复原处理用的指令而使处理机初始化。

本发明的第2方面的微处理机是第1方面所述的微处理机，在复原信号输入后，至少在中断信号输入之前使地址端子呈高阻抗状态。

本发明的第3方面的微处理机是第2方面所述的微处理机，在地址端子呈高阻抗状态的情况下，处理部向访问控制部要求对外部进行访问，访问控制部对此作出应答，将通知禁止访问的通知信号输出给处理部。

本发明的第4方面的微处理机是第1方面所述的微处理机，它具有内部存储器，以及连接该内部存储器和处理部的内部数据总线，访问控制部将地址输出给内部存储器，以便内部存储器中存储的中断处理程序从内部存储器通过内部数据总线送给处理部的指令译码器。

本发明的第5方面的微处理机备有设定第1模式及第2模式中任意一种模式的模式设定装置，应答从外部输入的复原信号，使处理机内部的存储元件复原，在由模式设定装置设定了第1模式的情况下，复原信号被输入处理部后，对此作出应答，处理部控制访问控制部，以便使构成复原处理程序的指令被送给处理部的指令译码器，通过处理部执行送给指令译码器的复原处理程序的指令而使处理机初始化，在由模式设定装置设定了第2模式的情况下，中断信号被输入处理部后，对此作出应答，处理部控制访问控制部，以便使构成中断处理程序的指令被送给指令译码器，通过处理部执行送给指令译码器的中断处理程序中含有的进行复原处理用的指令而使处理机初始化。

本发明的第6方面的微处理机是第5方面所述的微处理机，在由模式设定装置设定了第2模式的情况下，在复原信号输入后，至少在中断信号输入之前使地址端子呈高阻抗状态。

本发明的第7方面的微处理机是第6方面所述的微处理机，在地址端子呈高阻抗状态的情况下，处理部向访问控制部要求对外部进行访问，访问控制部对此作出应答，将通知禁止访问的通知信号输出给处理部。

本发明的第8方面的微处理机是第5方面所述的微处理机，它具有内部存储器，以及连接该内部存储器和处理部的内部数据总线，在设定了第1模式的情况下，访问控制部将地址输出给外部存储装置，以便取出外部存储器中存储的复原处理程序并送给指令译码器，在设定了第2模式的情况下，访问控制部将地址输出给内部存储器，以便内部存储器中存储的中断处理程序从内部存储器通过内部数据总线送给指令译码器。

本发明的第9方面的微处理机备有根据指令译码器的译码结果进行各种处理而执行指令、还分别输入中断信号的第1及第2处理部，以及被第1及第2处理部控制、输出指定存储区的地址、将该存储区中存储的指令送给第1及第2处理部的各指令译码器中的任意一个的访问控制部，应答从外部输入的复原信号，使含有第1及第2处理部的处理机内部的存储元件复原，复原信号被输入第1处理部后，对此作出应答，第1处理部控制访问控制部，以便使构成复原处理程序的指令被送给第1处理部的指令译码器，通过第1处理部执行该复原处理程序而进行第1处理部内的初始化，同时中断信号被输入第2处理部后，对此作出应答，第2处理部控制访问控制部，以便使构成中断处理程序的指令被送给第2处理部的指令译码器，通过第2处理部执行该中断处理程序中含有的进行复原处理用的指令而进行第2处理部内的初始化。

本发明的第10方面的微处理机是第9方面所述的微处理机，通过第1处理部执行复原处理程序，生成输入第2处理部的中断信号，并输入第2处理部。

本发明的第11方面的微处理机是第9方面所述的微处理机，通过第1处理部执行复原处理程序的指令，进行将中断处理程序从外部存储装置输送给内部存储器存储的处理，通过该处理，内部存储器中存储的中断处理程序通过内部数据总线送给第2处理部的指令译码器。

本发明的第12方面的微处理机是第11方面所述的微处理机，通过第1处理部执行复原处理程序的指令，进行将中断处理程序从外部存储装置输送给内部存储器存储的处理，通过该处理，上述内部存储器中存储的中断处理程序通过内部数据总线送给第2处理部的指令译码器。

本发明的第13方面的多处理机系统，在其第1微处理机中，在复原信号输入后作出应答，使处理机内部的存储元件复原，同时第1微处理机内的第1处理部控制第1微处理机内的访问控制部，以便使构成复原处理程序的指令被送给第1处理部的指令译码器，通过第1处理部执行该复原处理程序的指令而进行第1微处理机的初始化，在第2微处理机中，在复原信号输入第2微处理机后作出应答，使处理机内部的存储元件复位，中断信号输入后作出应答，第2微处理机的第2处理部控制第2微处理机内的第2访问控制部，以便使构成中断处理程序的指令被送给第2处理部的指令译码器，通过第2处理部执行该中断处理程序中含有的进行复原处理用的指令而进行第2微处理机的初始化。

本发明的第14方面的多处理机系统是第13方面所述的多处理机系统，通过第1微处理机的第1处理部执行复原处理程序，生成中断信号，通过该中断信号被输入第2微处理机而进行第2微处理机的初始化。

本发明的第15方面的多处理机系统是第13方面所述的多处理机系统，它备有存储复原处理程序的存储装置，第1微处理机的第1访问控制部将地址输出给存储装置，以便从存储装置取出并执行复原处理程序，第2微处理机有存储中断处理程序的内部存储器，第2访问控制部将地址输出给内部存储器，以便中断处理程序从内部存储器被送给第2微处理机的指令译码器。

本发明的第16方面的多处理机系统是第15方面所述的多处理机系统，通过第1微处理机执行复原处理程序，将上述中断处理程序从存储中断处理程序的存储装置输送给第2微处理机的内部存储器进行存储处理，通过该处理，内部存储器中存储的中断处理程序通过内部数据总线被送给第2处理部的指令译码器。

本发明的第17方面的多处理机系统是第13方面所述的多处理机系统，在复原信号输入后，至少在中断信号输入之前，第2微处理机使地址端子呈高阻抗状态。

附图说明

图1是本发明的实施形态1的微处理机的结构图。

图2是说明图1所示微处理机中设定的地址空间用的说明图。

图3是详细说明图1所示微处理机中设定了主模式时从处理机看到的外部ROM被分配的区域的说明图。

图4是详细说明图1所示微处理机中设定了主模式时从处理机看到的内部DRAM被分配的区域的说明图。

图5是详细说明图1所示微处理机中设定了从属模式时从处理机看到的内部DRAM被分配的区域的说明图。

图6是表示在图1所示微处理机中连接在数据总线端子D和地址端子A上的输入输出缓冲器的结构图。

图7是表示使用图1所示微处理机的多处理机系统的系统结构图。

图8是表示在图7所示多处理机系统中主处理机MP及从属处理机SP各自的初始化工作的时间图。

图9是表示本发明的实施形态2的多处理机系统的结构图。

图10是说明图9所示微处理机200中设定的地址空间用的说明图。

图11是详细说明从图9所示微处理机200看到的外部ROM被分配的区域用的说明图。

图12是详细说明从图9所示微处理机200看到的内部DRAM被分配的区域用的说明图。

图13是表示图9所示多处理机系统中的初始化工作的时间图。

具体实施方式

实施形态1

图1是表示本发明的实施形态1的微处理机的结构图。微处理机10有连接在16位宽的外部数据总线25上的数据总线端子D，其内部有能传送128位数据的128位宽的内部数据总线20。

而且，处理机本体10由包括中央处理装置(以下称CPU)11、将从内部数据总线20取入的指令集(以下简称指令)送给CPU11的指令队列12、对内部数据总线20输入输出128位的数据、同时对外部输入输出16位的数据的外部总线接口部(以下称外部总线I/F部)13、对内部数据总线20输入输出数据的高速缓冲存储器14、内部动态随机存取存储器(以下称内部DRAM)15、通用输入输出端口16和数据选择器17、以及进行存储器的访问控制同时进行外部数据总线25的控制的总线控制器18的单片半导体集成电路构成。

CPU11由控制部30和执行部40构成。

控制部30包括指令译码器31，指令译码器31通过32位宽的信号线从指令队列12依次输入多个指令并进行译码。控制部30根据指令的译码内容，输出各种控制信号。被译码的指令由32位构成和由16位构成。

执行部40有各自保持32位数据的多个寄存器的寄存器组41、进行与输入的2个值有关的算术运算等的算术运算部(以下称ALU)42、保持表示指令的存储地点的地址的程序计数器(以下称PC)43、以及各为32位宽的数据总线44a、44b、44c。

寄存器组41包括暂时保持数据或地址等使用的16个通用寄存器、以及处理机状态字寄存器(PSW)、栈指针、PC43的备用寄存器等中使用的5个控制寄存器。全部是能保持32位数据的寄存器。

ALU42一方面通过数据总线44a输入寄存器组41内选择的寄存的内容或从控制部30输出的数据(例如指令操作指定部的即时数据)，另一方面，通过数据总线44b输入寄存器组41内选择的寄存的内容。而且，ALU42通过数据总线44c将该算术运算结果输出给由寄存器组41选择的寄存器或PC43。

PC43依次计数所保持的值、并将应送给指令队列12的指令存储目标地址输出给总线控制器18。另外，取出分支目标指令后将由ALU42计算的地址值或由指令译码器31译码后的指令的即时地址置位，将应送给指令队列12的分支目标指令的地址值输出给总线控制器18。

执行部40接收来自控制部30的控制信号，执行由指令译码器31译码后的指令。例如，对应于算术运算指令，ALU42计算从寄存器组41输入的值，并将计算结果送给寄存器组41。另外，利用输送寄存器组41的保持数据的输送指令，被输送的数据从寄存器组41通过ALU42及数据选择器17被输出给内部数据总线20，再输送给内部DRAM15或外部存储装置等。另外，对应于分支指令，如上所述，将分支目标地址设定在PC43中。

总线控制器18接收由CPU11生成的地址及其它控制信号，将地址输出给其存储区即内部DRAM15、高速缓冲存储器14或外部存储装置以访问其所接收的地址的指定存储区。通过总线控制器18控制外部总线IF部13，进行对外部存储装置的访问。

指令队列12从内部数据总线20输入并保持以128位为单位构成指令的数据，根据控制部30的控制将应执行的指令以32位为单位输出给指令译码器31。另外，当由指令译码器31译码的指令是分支指令时，将保持在指令队列12中的指令消除。

内部DRAM15有1M字节的存储容量，与内部数据总线20之间进行以128位为单位的数据的输入输出。内部DRAM15接收从总线控制器18输出的地址及其它控制信号，对该地址指定的区域进行指令或数据的读出或写入。

高速缓冲存储器14由4K字节的静态随机存取存储器构成，与内部数据总线20之间进行以128位为单位的数据的输入输出。特别是高速缓冲存储器14具有能高速缓冲内部DRAM15的指令及数据的功能的模式，或对外部存储区的指令进行高速缓冲的功能的模式。由总线控制器18控制其模式的切换。

通用输入输出端口16有与内部数据总线20连接的数据寄存器。数据从处理机内部通过内部数据总线20被置于该数据寄存器中，再从1位的端子P输出到外部。另外，从端子P输入的数据被暂时置于该数据寄存器，通过内部数据总线20被输送给处理机内部。而且根据从总线控制器18输出的地址及其它控制信号访问通用输入输出端口16的数据寄存器。

数据选择器17将从内部数据总线20输入的以128位数据中以32位为单位选择的数据输出给CPU11内的数据总线44c，再输送给寄存器组41、PC43。另外能与从ALU42依次输出给数据总线44c的4个32位数据相结合，作为以128位为单位的数据由数据选择器17输出给内部数据总线20。而且该数据选择器17的工作由控制部30进行控制。

外部总线I/F部13连接着对外部进行16位的外部数据输入输出的16个数据总线端子D和输入输出24位地址的24个地址端子A。外部总线I/F部13对外部存储装置(例如ROM、RAM)或IO器件进行访问。处理机10例如访问外部存储装置时，外部总线I/F部13从总线控制器18接收访问目标的地址，再通过地址端子A将该地址输出给外部存储装置。在外部存储装置中，将从微处理机10输送的数据写入它所接收的地址指示的存储位置，或者读出存储在该存储位置的数据并输送给微处理机10。

即使微处理机10对外部总线放弃总线权(就是说，微处理机10本身不能访问外部存储装置)，如图1所示，由于芯片选择信号CS被输入到外部总线I/F部13，所以外部总线主控能对微处理机10的内部DRAM15进行访问。这时，外部总线I/F部13通过地址端子A从外部总线主控输入其访问目标地址。总线控制器18从外部总线I/F部13接收该地址，再输出给内部DRAM15，访问内部DRAM15。因此，从外部数据总线25输送的数据通过外部总线I/F部13、内部数据总线20被写入内部DRAM15，或者读出内部DRAM15中存储的数据，通过内部数据总线20、外部总线I/F部13输送给外部数据总线25。

微处理机10从外部输入复原信号RST，如果认定复原信号RST，则其内部元件被复位。即，复原信号RST通过未图示的信号线输入到包含CPU11的处理机10内必要的存储元件中，对上述要求作出应答，将该元件的存储内容全部复原。将其称为硬件式复原处理。

特别是控制部31输入复原信号RST后，随着复原信号RST被解除，控制部30控制执行部40，以便将外部ROM中存储的复原引导表目取出并送到CPU11内。参照该取出的复位引导表目内所示的信息，起动复原处理程序。然后通过执行复原处理程序，对处理机全体进行复原处理。将其称为软件式复原处理。将在后文说明。

另外，微处理机10从外部输入中断信号INT。控制部30通过接收中断信号INT，控制执行部40，以便将内部DRAM15中存储的外部中断引导表目取到CPU11内。然后通过执行外部中断引导表目内的指令，开始处理机10内的中断处理。也将在后文说明。

处理机10有图2所示的物理地址空间。H’00 0000地址～H’0F FFFF地址的区域是分配给内部DRAM15的内部DRAM区域。H’10 0000地址～H’FF FFFF地址的区域是分配给ROM等外部存储装置的外部区域。

在内部DRAM区域中，特别将外部中断引导表目的存储区域分配给H’00 0080地址～H’00 008F地址。

另外，在外部区域中，特别将复原引导表目的存储区域分配给H’FFFFF0地址～H’FF FFFF地址。

在构成多处理机时，微处理机10可用作主处理机，也可用作从属处理机。控制部30输入模式切换信号M/S。信号M/S为高电平时，设定作为主处理机使用的主模式，信号M/S为低电平时，设定作为从属处理机使用的从属模式。不管是主模式还是从属模式，处理机10都访问按照图2所示的物理地址空间分配给各区域的对象。

下面，说明设定了主模式时微处理机10中的复原工作。

复原信号RST被要求为低电平，同时处理机内的元件被复原，进行硬件式复原处理。另外，作为对复原信号RST的要求的应答，复原引导表目的开头地址即H’FF FFF0地址被置于PC43。

此后，复原信号RST在高电平被取消，作为应答，控制部30控制执行部40，以便从外部取出复原引导表目。为此，首先PC43立刻将保持的复原引导表目的开头地址即H’FF FFF0地址输出给总线控制器18。总线控制器18确认H’FF FFF0地址对外部区域的访问，对外部总线I/F部13要求从外部取出H’FF FFF0地址的数据即复原引导表目。外部总线I/F部13将H’FF FFF0地址输出给外部地址总线。

图3详细示出了设定了主模式时从处理机10看到的外部ROM被分配的区域。另外，图4详细示出了设定了主模式时从处理机10看到的内部DRAM 15被分配的区域。

外部区域的一部分被分配给外部ROM，复原引导表目被存入外部ROM。外部ROM对通过外部地址总线输入H’FF FFF0地址作出应答，将存储在该地址中的信息通过外部数据总线25输出给外部总线I/F部13。

复原引导表目包含起动复原处理程序50用的信息。在该实施形态中，如图3所示，分支指令存储在复原引导表目内的H’FF FFF0地址，微处理机10从外部取出分支指令作为复原引导表目。该取出的分支指令通过内部数据总线20被输入指令队列12，CPU11对分支指令进行译码并执行。而且在H’FF FFF1地址～H’FF FFFF地址中什么信息也不存储。

分支指令由操作码JMP和分支目标地址信息构成，该分支目标地址信息表示存储由多个指令构成的复原处理程序50的区域的开头地址即H’FF0000地址。因此，微处理机10通过执行该分支指令，H’FF 0000地址被置于PC43中，通过外部数据总线25从外部取出存储在H’FF 0000地址中的复原处理程序50的开头指令。该开头指令由指令译码器31译码，由执行部40执行。以后，微处理机10使PC43依次计数保持的地址，依次取出并执行复原处理程序50内的多个指令，最后通过在主程序中进行复原，主模式状态下的微处理机10的软件式复原处理结束

在该实施形态中，如图3所示，复原处理程序被存储在外部ROM中。但不受此限，复位处理程序也可以存储在图3所示的外部RAM中。

另外，在该实施形态中，在复原引导表目中只存储了分支到复原处理程序的开头指令的分支指令，但也可以这样构成，例如将复原处理程序的开头地址存储在复原引导表目内，CPU11将该开头地址置于PC43中。

由于执行该复原处理程序，微处理机10被用作主处理机，所以进行必要的复原处理，特别是进行将图4所示的外部中断引导表目及外部中断处理程序51从ROM或RAM等外部存储装置卸载到内部RAM15中的处理。

在主模式中，微处理机10例如在执行主程序过程中，从外部要求外部中断信号INT时，如下开始中断处理。

通过要求外部中断信号INT呈低电平，控制部30将外部中断引导表目的开头地址即H’00 0080地址置于PC43中。然后控制部30控制执行部40，以便在复原处理时将从外部卸载的外部中断引导表目从内部DRAM15输送到CPU11内。PC43将H’00 0080地址输出给总线控制器18。总线控制器18确认H’00 0080地址对内部DRAM区域的访问，将H’00 0080地点的地址输出给内部DRAM15。内部DRAM15通过内部数据总线20将H’00 0080地址中的信息输出给CPU11。

外部中断引导表目包含存储在内部DRAM15中的起动外部中断处理程序51用的信息。在该实施形态中，如图4所示，在其开头地址即H’00 0080地址中存储着由操作码JMP和分支目标地址信息构成的分支指令，在H’00 0081地址～H’00 008F地址中什么信息也不存储。

该分支指令的分支目标地址信息表示由多个指令构成的外部中断处理程序51的开头地址即H’00 1000地址。因此在微处理机10中通过执行该分支指令，H’00 1000地址被置于PC43中，存储在内部DRAM15的H’00 1000地址中的外部中断处理程序的开头指令通过内部数据总线20被送给CPU11。该开头指令由指令译码器31译码，由执行部40执行。以后，微处理机10使PC43依次计数保持的地址，依次取出并执行外部中断处理程序51内的多个指令。

通常，在外部中断处理程序中包含因素分析程序和因素处理程序，上述因素分析程序用来分析在多个中断因素中哪一个中断因素成为原因，是否要求外部中断信号INT，上述因素处理程序用来进行与成为外部中断信号INT的发生原因的中断因素对应的中断处理，通过执行该外部中断处理程序，在微处理机10内进行与外部中断的发生因素对应的处理。

下面，说明设定了从属模式时微处理机10中的复原工作。

复原信号RST被要求为低电平，同时与主模式时一样，处理机10内的元件被复原，进行硬件式复原处理。另外，作为对复原信号RST的要求的应答，复原引导表目的开头地址即H’FF FFF0地址被置于PC43。可是，此后，复原信号RST即使被取消高电平，控制部30控制执行部40，以便PC43不将该开头地址即H’FF FFF0地址输送给总线控制器18，而不从外部取出复原引导表目。

图5详细示出了设定了从属模式时从处理机10看到的内部DRAM被分配的区域。

在从属模式时，通过从外部要求外部中断信号INT，开始软件式的复原处理。

另外，在要求外部中断信号INT之前，通过主处理机等的外部总线主控，图5所示的外部中断引导表目及外部中断处理程序52能被写入内部DRAM15。

通过要求外部中断信号INT呈低电平，控制部30控制执行部40，以便将外部中断引导表目的开头地址即H’00 0080地址置于PC43中，并将外部中断引导表目从内部DRAM15取入CPU11内。PC43将H’00 0080地址输出给总线控制器18。总线控制器18确认H’00 0080地址对内部DRAM区域的访问，将H’00 0080地点的地址输出给内部DRAM15。内部DRAM15通过内部数据总线20将H’00 0080地址中的信息输出给CPU11。

与主模式一样，在外部中断引导表目的开头地址即H’00 0080地址中存储着由操作码JMP和分支目标地址信息构成的分支指令，在H’00 0081地址～H’00 008F地址中什么信息也不存储。该分支指令的分支目标地址信息表示由多个指令构成的外部中断处理程序52的开头地址即H’00 1000地址。因此在微处理机10中通过执行该分支指令，H’00 1000地址被置于PC43中，存储在内部DRAM15的H’00 1000地址中的外部中断处理程序52的开头指令通过内部数据总线20被送给CPU11。该开头指令在指令译码器31中被译码，由执行部40执行。以后，微处理机10使PC43依次计数保持的地址，依次取出并执行外部中断处理程序52内的多个指令。

外部中断处理程序52由进行复原处理用的指令构成，通过由CPU11执行该进行复原处理用的指令，微处理机10进行作为从属处理机使用所必要的复原处理。

另外，该从属模式中的外部中断处理程序由使用者根据多处理机系统中的从属处理机的使用形态自由地设定。在该实施形态中，由于设想成对从属处理机的复原处理以外的因素不使用外部中断信号INT的从属处理机，所以外部中断处理程序只由进行复原处理用的指令构成。

可是，如果在与从属处理机的初始化处理以外的因素对应的中断时也使用外部中断信号INT，则除了进行复原处理用的指令之外，在外部中断处理程序中还可以增加构成进行与该因素对应的处理用的中断因素处理程序、以及分析因素用的因素分析程序的指令。

在设定为从属模式的情况下，微处理机10至少在进行复原处理期间放弃对外部总线的总线权，特别是使16个数据总线端子D及24个地址端子A全部呈高阻抗状态。

外部总线I/F部13有连接16个外部数据总线端子D及24个地址端子A的共计40个端子中的每一个的输入输出缓冲器，该输入输出缓冲器的电路结构示于图6。

该输入输出缓冲器由其输入侧连接在外部端子上的输入缓冲器60和其输出侧连接在外部端子上的输出缓冲器61构成，另外，各输入信号R、W分别被输入输入缓冲器60、输出缓冲器61中。

当从外部端子输入数据或地址时，信号R、W都呈高电平，通过输入缓冲器60进行工作，将从外部端子输入的信号从输入缓冲器60的输出线送到处理机内部。另一方面，输出缓冲器61使外部端子与电源电压VCC及接地电压GND都不电连接，使外部端子呈高阻抗状态。

当将数据或地址输出到外部端子上时，信号R、W都呈低电平，通过输出缓冲器61进行工作，将从处理机内部输送到输出缓冲器61的输入线上的信号送到外部端子上。另一方面，输入缓冲器60使其输出端与电源电压VCC及接地电压GND都不电连接，使至处理机内部的输出线呈高阻抗状态。

就是说，在从属模式中，高电平信号W被输入到与数据总线端子D、地址端子A连接的全部输出缓冲器61中，使各端子全部呈高阻抗。这是为了使微处理机10不会发生无准备地将信号从数据总线端子D、地址端子A送到外部。

另外，即使地址端子A呈高阻抗状态，能通过地址端子A将地址送给处理机10，外部总线主控仍能对处理机10的内部DRAM15进行数据的写入或读出。这时，数据总线端子D即使呈高阻抗状态，外部总线I/F部13仍能对芯片选择信号CS的输入作出应答，解除数据总线端子D的高阻抗状态。

另外，在本实施形态的微处理机10中，在地址端子A呈高阻抗状态、放弃对外部总线的总线权期间，当CPU11请求访问存储装置、IO器件等外部装置、且总线控制器18从CPU11收到该请求信号或指定外部装置的地址时，通知CPU11禁止访问外部，将通知进行例外处理的发生例外通知信号输出给CPU11。CPU11收到该发生例外通知信号后，开始进行例外处理，使例外处理器起动。

图7是使用该微处理机10的多处理机系统的结构图。

在该多处理机系统中有将图1中的微处理机10设定为主模式时使用的主处理机MP、及将图1中的微处理机10设定为从属模式时使用的从属处理机SP，各数据总线端子D都连接在16位宽的系统总线100上。

另外，该多处理机系统还有连接在系统总线100上用来存储各种指令的外部ROM105、以及连接在系统总线100上用来对从属处理机SP输出外部中断信号的中断控制器110。

用图8所示的时间图说明图7中的多处理机系统的初始化工作。图8分别示出了复位信号RST和外部中断信号INT的波形、主处理机MP及从属处理机SP各自的内部处理情况、以及从属处理机SP中的数据总线端子D、地址端子A的状态。

特别说明一下图8中的(1)～(6)的各种处理的情况。

(1)：硬件式的复原处理

在多处理机系统中，复原信号RST同时被输入主处理机MP及从属处理机SP中。如果要求复原信号RST呈低电平时，在主处理机MP及从属处理机SP两者中对复原信号RST的低电平作出应答，使各处理机内的存储元件全部复原。

在要求复原信号RST之后，对其被取消作出应答，在主处理机MP中通过系统总线100取出存储在外部ROM105中的复原引导表目。而且CPU11通过执行复原引导表目中的分支指令，使复原处理程序50的开头指令分支，主处理机MP依次取出并执行复原处理程序50中的多个指令。另一方面，在从属处理机SP中要求复原信号RST，此后即使被取消，也不从外部取出复原引导表目。因此由进行复原处理用的指令构成的复原处理程序50不被送给指令译码器31，不执行。

(2)：对主处理机MP的内部DRAM15的指令卸载

通过执行复原处理程序50，在主处理机MP中，CPU11通过系统总线100、内部数据总线20从外部ROM105(或未图示的其它外部存储装置)取入各种程序，并将其输送给内部DRAM15的规定的存储目标。在该输送给内部DRAM15的程序中包含图4所示的外部中断引导表目和外部中断处理程序51。

(3)：对从属处理机SP的内部DRAM15的指令卸载

通过执行复原处理程序50，主处理机MP通过系统总线100、内部数据总线20，从外部ROM105或未图示的其它外部存储装置取入各种程序。为了将该取入的程序输送给从属处理机SP的内部DRAM15的规定区域，主处理机MP将输送目标的地址和芯片选择信号CS一起输入从属处理机SP。因此从属处理机SP输入通过系统总线100从主处理机MP输送的程序，并存入本身的内部DRAM15中。该从属处理机SP的内部DRAM15中存储的程序中包含外部中断处理程序52，该外部中断处理程序52含有图5所示的外部中断引导表目和进行复原处理用的指令。

(4)：送给从属处理机SP的外部中断信号INT的发生

在对从属处理机SP的内部DRAM15的指令卸载结束后，通过执行复原处理程序50，主处理机MP通过系统总线100将中断数据送给中断控制器110。中断控制器110有存储16位数据的中断寄存器111，将来自系统总线100的中断数据置位。

中断控制器110的控制部112有双稳态多谐振荡电路，在中断寄存器111的规定位111a保持″1″的情况下，将双稳态多谐振荡电路置″0″，使外部中断信号INT呈低电平。而且外部中断信号INT被输入从属处理机SP。

包含以上(2)～(4)的处理的复原处理程序50被执行结束后，主处理机的初始化也就完成了。

(5)：从属处理机SP的外部中断处理程序52的执行

在从属处理机SP中，通过要求外部中断信号INT，从属处理机SP的CPU11在(3)中使从属处理机的内部DRAM15卸载后，取入存储的图6所示的外部中断引导表目，执行该外部中断引导表目中的分支指令。通过执行该分支指令，使外部中断处理程序52中的开头指令分支后，执行该开头指令。然后从属处理机SP的CPU11从内部DRAM15依次取入并执行外部中断处理程序52中的多个指令。

如图5所示，在外部中断处理程序52中包含进行复原处理用的指令，在从属处理机SP的CPU11中通过该进行复原处理用的指令的执行结束，从属处理机SP的初始化也就完成了。

(6)：外部中断信号INT的取消

从连接从属处理机SP的通用输入输出端口的端子P输出的信号PP0被输入中断控制器110的控制部112。控制部112通过输入信号PP0，使控制部112的双稳态多谐振荡电路重置″1″。

通过从属处理机SP的CPU11执行该外部中断处理程序52，数据被置于从属处理机SP的通用输入输出端口16的数据寄存器中，通过该数据的置位，从端子P输出信号PP0。而且信号PP0被输入中断控制器110，使控制部112的双稳态多谐振荡电路复原。其结果是中断控制器110使在高电平取消外部中断信号INT。

包含以上(5)、(6)的处理的外部中断处理程序52的执行结束后，多处理机系统的初始化也就完成了。

在该多处理机系统的初始化工作中，从(1)的硬件式的复原处理到系统的初始化结束，从属处理机SP的数据总线端子D及地址端子A经常保持高阻抗状态。因此，从属处理机SP对系统总线100放弃总线权。即在进行系统的初始化期间，从属处理机SP不能访问外部ROM105、主处理机MP的内部DRAM15、图中未示出的存储装置、以及外部IO器件。

该实施形态1中的微处理机10有以下特征。

(a)微处理机10即使从外部输入复原信号RST，但由于不取出使其内部的存储元件的存储内容复原的复原引导表目，所以不执行外部存储装置中存储的复原处理程序。而且对中断信号INT的输入作出应答，参照外部中断引导表目，通过CPU11执行外部中断处理程序52中包含的进行复原处理用的指令，进行处理机10的初始化，所以与复原信号的输入信号不同，为了进行中断处理，使用处理机中经常备有的现有的外部中断信号的输入机构及其中断处理机构，就能进行初始化。

因此，在构成通过应答复原信号、执行复原处理的例行程序而进行初始化的主处理机和多处理机系统的情况下，微处理机10除了在外部中断处理程序中设定进行复位处理用的指令以外，只要直接利用现有的硬件机构，就能执行与主处理机执行的不同的初始化用的例行程序。

不需要象以往所考虑的那样，在多处理机系统中使用的多个处理机中的任意一个对复原信号进行应答并执行复原处理用的各例行程序所必须的，用来识别哪一个处理机访问和执行哪一个例行程序的各种机构。

(b)在该微处理机10中，在设定了从属模式的情况下，输入了复原信号后，在其内部初始化结束前，至少使地址端子A呈高电平状态(即，使图6中的输出缓冲器61的输出侧呈高电平状态)，所以能防止处理机10意外地从地址端子输出高电平或低电平信号。特别是处理机10在输入了复原信号后，在其内部初始化结束前的期间，其它外部总线主控为了其初始化而使用外部数据总线时(例如本实施形态中的图7所示的主处理机MP的初始化)，为了不影响在系统的地址总线上输送的地址，外部总线主控能可靠地访问外部。

另外，执行中断处理程序时，为了能访问外部存储器，也可以在要求中断信号INT之前，使地址端子A呈高阻抗状态，要求后解除高阻抗状态即可。

在该实施形态中，为了在主处理机初始化时，不从其内部DRAM读出数据，所以数据总线端子D也呈高电平状态。

(c)在该微处理机10中，在地址端子A呈高电平状态的情况下，即使外部总线I/F部13要求从CPU11访问外部，则将发生例外通知信号输出给CPU11，所以CPU11根据该发生例外通知信号，迅速进行与无外部总线权访问外部相对应的例外处理。

(d)在该微处理机10中，CPU11通过内部数据总线20取入内部DRAM15中存储的外部中断处理程序，通过执行进行该外部中断处理程序52中的复原处理用的指令，进行处理机的初始化，所以与多处理机系统中的其它处理机独立地进行初始化。可知例如图8中的主处理机MP的复原处理程序的执行期间和具有从属处理机功能的微处理机10的外部中断处理程序的执行期间两者可局部重叠进行，能使微处理机10和其它微处理机并行进行复原处理，能迅速完成系统全体的初始化。

另外，由于CPU11不使用外部数据总线25而取入并执行进行复原处理用的指令，所以在多处理机系统中进行初始化时，在通过外部数据总线25从外部存储装置取入并执行复原处理程序的微处理机之间不需要设置用来对外部数据总线25的使用进行调节的总线调节电路。

在本实施形态中，在主处理机的复原处理程序50的执行过程中，从外部将包含进行复原处理用的指令的外部中断处理程序52写入微处理机10的内部DRAM15。但是即使在微处理机10内设置与内部数据总线20连接的内部ROM，预先将外部中断引导表目和包含进行复原处理用的指令的外部中断处理程序52存入该内部ROM中，CPU11从内部ROM取入并执行指令，也能获得同样的效果。而且，在主处理机MP的复原处理程序50的执行过程中，不需要进行向从属处理机SP一侧的内部DRAM15写入程序的工作，更能迅速完成系统全体的初始化。

这样，在采用存储在内部ROM的形态的情况下，用图5中的外部中断引导表目中的分支指令，需要变更其分支目标地址信息，以便CPU11访问内部ROM。

(e)在该微处理机10中，可以设定成两种模式，一种是对从外部输入了复原信号RST作出应答，通过执行复原处理程序50而进行初始化的主模式，另一种是即使从外部输入了复原信号RST，也不从外部ROM等中取出复原处理程序，而且对输入了中断信号INT作出应答，CPU11对构成外部中断处理程序的指令进行指令译码，通过执行该外部中断处理程序中包含的进行复原处理用的指令而进行初始化的从属模式。如图2所示，不管将微处理机10用作主处理机、还是从属处理机，都能构成同样的地址空间。而且，不管微处理机是哪一种模式，复原引导表目的内容及外部中断引导表目的内容斗不需要变更。因此，在多处理机系统中，在欲增加从属处理机的情况下，只增加相同的处理机，就能用只设定模式以简单结构实现，而且各处理机的初始化能顺利地进行。

该实施形态中的多处理机系统具有如下特征。

(f)复原信号RST同时输入主处理机MP和从属处理机SP中。在主处理机MP中，对输入了复原信号RST作出应答，参照复原引导表目，通过执行复原处理程序50而进行主处理机MP的初始化。在从属处理机SP中，即使输入了复原信号RST，也不参照写入外部ROM中的复原引导表目，不执行复原处理程序，主处理机MP通过中断控制器110，对输入了中断信号INT作出应答，参照外部中断引导表目，CPU11取入外部中断处理程序52，通过执行进行其中的复原处理用的指令而进行初始化。

其结果是各处理机不同时访问外部ROM中的复原引导表目。而且在进行系统的初始化时，2个微处理机分别参照不同的引导表目，执行例行程序，因此不需要在参照相同的引导表目采用执行例行程序的结构时所必须的处理机识别机构。

另外，不需要为了各处理机的初始化而在每一个处理机中对应地设置存储了复原处理程序的存储装置，各处理机从对应的存储装置取出并执行程序。因此，也不需要设定处理机应访问哪一个存储装置用的机构。另外，能防止增加存储装置。

实施形态2

在图7所示的多处理机系统中，可以构成具有将主处理机MP、从属处理机SP、中断控制器110、以及连接它们的数据总线单一芯片化的多处理机功能的微处理机。而且，也可以用系统总线将具有该多处理机功能的微处理机和与图7所示相同的外部ROM连接起来，构成多处理机系统总体。

图9是表示具有该实施形态的多处理机系统的微处理机的结构图。该多处理机系统有微处理机200、ROM201、以及在微处理机200和ROM201或未图示的单元之间传送数据的系统总线202。

微处理机200由单一芯片的半导体集成电路构成，其中包括：128位宽的内部数据总线210、连接在该内部数据总线210上的各CPU211a、211b、内部DRAM212、外部总线IF部213、中断控制器214、以及受CPU211a和211b的控制且控制内部DRAM212和外部总线IF部213的总线控制器215。

CPU211a、211b分别具有与图1中的CPU11相同的结构，备有控制部和执行部，上述控制部包含从内部数据总线210取入指令后进行译码的指令译码器，输出与该译码的内容对应的控制信号，上述执行部处理以32位为单位的数据，执行根据该控制信号进行译码后的指令，与内部数据总线210之间进行数据的输入输出。然后，各中断信号INTa、INTb被输入CPU211a、211b的控制部，而且复原信号RST也一同输入。另外，CPU211a、211b还包含具有与图1所示的指令队列12、数据选择器17相同功能的部分。

总线控制器215分别由CPU211a、211b控制，接收各生成的地址及其它控制信号，为了访问该所接收的地址指定的存储区，而对该存储区即内部DRAM212或外部存储装置输出地址。通过总线控制器215控制外部总线IF部213，进行对外部存储装置的访问。而且CPU211a、211b分别通过内部数据总线210，从由总线控制器215输出的地址指定的存储区取入指令或数据。

内部DRAM212与内部数据总线210之间输入输出以128位为单位的数据，接收从总线控制器215输出的地址及其它控制信号，对该地址指定的区域进行指令或数据的读出或写入。CPU211a、211b双方通过控制总线控制器215，对内部DRAM212进行指令或数据的存取。

外部总线I/F部213连接在有16个输入输出端的数据总线端子D上，通过系统总线202对ROM201或未图示的装置输入输出16位的数据。在微处理机200访问外部存储装置的情况下，外部总线I/F部213从总线控制器215接收访问目标的地址，再将该地址输出给外部存储装置。在外部存储装置中，将从微处理机200送来的数据写入它所接收的地址指定的存储位置，或者读出该存储位置中存储的数据并输送给微处理机200。

微处理机200从外部输入外部中断信号EINT。外部中断信号EINT被送给中断控制器214。中断控制器214将中断信号INTa、INTb分别送给CPU211a、211b。特别是中断控制器214判断外部中断信号EINT对CPU211a、211b中的哪一个的中断，输出中断信号INTa、INTb中的任一个。CPU211a、211b分别应答中断信号INTa、INTb，起动并执行中断处理程序，进行与中断因素对应的中断处理。另外，还具有这样的功能，即中断控制器214通过内部数据总线210从CPU211a输送数据，根据该输送的数据，不管外部中断信号EINT如何，而对CPU211b输出中断信号INTb。

微处理机200从外部输入复原信号RST，送给将CPU211a、211b包含在内的处理机200内的存储元件。对要求复原信号RST作出应答，进行使各存储元件的存储内容复原的硬件式复原处理。另外，复原信号RST一旦取消，微处理机200便起动ROM201中存储的复原处理程序，且由CPU211a执行。后文将详细说明。

微处理机200构成将CPU211a、CPU 211b中的一方作为主处理机，而将另一方作为从属处理机进行工作的多处理机。在该实施形态中，CPU211a为主处理机，CPU211b为从属处理机。

图10是说明微处理机200中的物理地址空间用的说明图。与实施形态1中的处理机10一样，H’00 0000地址～H’0F FFFF地址的区域是分配给内部DRAM15的内部DRAM区域。H’10 0000地址～H’FF FFFF地址的区域是分配给ROM 201和其它外部存储装置的外部区域。在内部DRAM区域中，H’00 0080地址～H’00 008F地址是分配给CPU211a参照的中断引导表目241的存储区，H’00 0090地址～H’00 009F地址是分配给CPU211b参照的中断引导表目242的存储区。在外部区域中，H’FF FFF0地址～H’FF FFFF地址是分配给复原引导表目240的存储区。

从CPU211a、211b分别看到的地址空间示于图10。

图11是详细说明地址空间的外部区域用的说明图。外部区域被分配给图9所示的ROM201。再在该分配给ROM201的区域中，分配复原引导表目240和其开头指令被存储在H’FF 0000地址中的复原处理程序250。在复原引导表目中，复原处理程序250的开头指令中分支的分支指令0被存储在H’FF 0000地址中，在其它地址中什么信息也不存储。分支指令0包含表示H’FF 0000地址的信息。

图12是详细说明地址空间的内部DRAM区域用的说明图。

在内部DRAM区域被分配给其开头指令被存储在H’00 1000地址中的中断处理程序251，及其开头指令被存储在H’00 2000地址中的中断处理程序252。在中断引导表目241中，中断处理程序251的开头指令中分支的分支指令1被存储在H’00 0080地址中，在其它地址中什么信息也不存储。分支指令1包含表示H’00 1000地址的信息。在中断引导表目242中，中断处理程序252的开头指令中分支的分支指令2被存储在H’00 0090地址中，在其它地址中什么信息也不存储。分支指令2包含表示H’00 2000地址的信息。

下面，参照图13中的流程图说明图9中的微处理机200的初始化工作情况。

在步ST1中，通过要求复原信号RST呈低电平，包含CPU211a、211b的微处理机200内的各存储元件输入该低电平的复原信号RST，其存储内容被复原(微处理机200的硬件式复原处理)。

其次，在步ST2中，对复原信号RST被取消高电平作出应答，CPU211a执行复原处理程序250。

首先，通过复原信号RST被取消，CPU211a参照复原引导表目240的内容，通过系统总线202将复原引导表目240从ROM201取出后给微处理机200，再通过内部数据总线210取入CPU211a内。CPU211a通过执行复原引导表目240中含有的分支指令0，对ROM201中存储的复原处理程序250的执行进行分支。然后根据H’FF 0000地址的开头指令，依次取出构成复原处理程序250的多个指令，并由CPU211a执行。通过复原处理程序250的执行结束，完成CPU211a内的初始化。

另一方面，即使复原信号RST被取消，CPU211b也不从ROM201取入复原引导表目240。因此CPU211b不执行复原处理程序250。

另外，在步ST2中，CPU211a从ROM201取入存储在ROM201中的中断引导表目241、242及中断处理程序251、252，进行内部DRAM212的卸载处理(步ST2a)。中断引导表目241、242及中断处理程序251、252，分别存储在由图12中的地址空间指定的内部DRAM212的规定区域。

另外，步ST2作为执行复原处理程序250的CPU211a本身初始化完成后进行的最后的处理，CPU211a进行利用中断控制器214在CPU211b中发生中断信号INTb的处理(步ST2b)。

在步ST2b中，CPU211a通过内部数据总线210将数据送给中断控制器214。中断控制器214根据该送来的数据，将中断信号INTb输出给CPU211b。

在步ST3中，CPU211b对要求该中断信号INTb作出应答，执行中断处理程序252。

CPU211a将数据送给中断控制器214后，放弃内部数据总线210的总线权，内部数据总线210的总线权移到CPU211b。

要求中断信号INTb后，CPU211b通过内部数据总线210取入在步ST2a的处理中已经存入内部DRAM212的中断引导表目242。CPU211b参照中断引导表目242通过执行其中含有的分支指令2，对同样在步ST2a的处理中已经存入内部DRAM212的中断处理程序252的执行进行分支，然后从H’00 2000地址的开头指令依次取出构成中断处理程序252的多个指令，由CPU211b执行。

在该中断处理程序252中包含进行CPU211b内的复原处理用的指令。通过中断处理程序252的执行，CPU211b通过执行中断处理程序252内的因素分析程序，分析输入的中断信号INTb对复原处理的因素的要求，其结果是执行中断处理程序252中包含的进行复原处理用的指令。通过该中断处理程序252的执行结束，完成CPU211b内的初始化。

在该中断处理程序中的进行复原处理用的指令中包含从CPU211b通过内部数据总线210将数据输送给中断控制器214的指令。中断控制器214通过接收该输送的数据，取消中断信号INTb。

另外，输入到CPU211b的中断信号INTb不限于通过CPU211a执行复原处理程序250而发生的情况，也可以在CPU211a的初始化结束后从外部应答中断信号INTb而发生。

该实施形态2中的微处理机200具有如下特征。

内部存储器212作为CPU211a、211b所共有的存储器，通过128位的内部数据总线210进行数据的存取，所以对共有存储器的访问效率明显提高。

在这种微处理机200中进行软件式复原处理的情况下，即使输入了复原信号RST，也只是CPU211a执行复原处理程序，进行CPU211a内的初始化，CPU211b应答中断信号INTb，通过执行包含进行复原处理用的指令的外部中断处理程序，进行CPU211b内的初始化，因此只是CPU211a参照复原引导表目240，而不需要在芯片内设置CPU211a、211b依次访问存储复原引导表目240的ROM201用的总线调节电路。

特别是CPU211b不从外部存储装置、而从内部DRAM212取入中断引导表目且取入并执行进行复原处理用的指令，所以能高速取入指令。而且内部数据总线容量比外不部总线大，所以能进一步期待高速取入指令。

另外，作为存储复原处理程序的部件，除了外部ROM201外，还可以使用RAM或磁盘等连接在数据总线202上的存储装置。

如上所述，如果采用本发明的微处理机，则由于对从外部输入了复原信号作出应答，使处理机内部的存储元件复原，对输入了中断信号作出应答，构成中断处理程序的指令被送给指令译码器，通过处理部执行该中断处理中包含的进行复原处理的指令而进行初始化，所以在与通过应答复原信号执行指令而进行初始化的其它处理机一起构成多处理机系统的情况下，通过利用原来为了进行中断处理而设置的通常的机构，就能执行初始化用的指令。因此，与应答通用的复原信号、执行程序时相比较，不需要在各处理机中增加识别访问哪个存储了各处理机应执行的例行程序的存储区用的硬件机构，容易进行多处理机系统的系统设计。

另外，如果采用本发明的微处理机，则由于在第1模式中，对复原信号被输入了处理部作出应答，构成复原处理程序的指令被送给上述处理部的指令译码器，处理部通过执行该复原处理程序的指令，进行处理机的初始化，在第2模式中，对中断信号被输入了处理部作出应答，构成中断处理程序的指令被送给指令译码器，处理部通过执行该送来的中断处理程序中包含的进行复原处理用的指令，进行处理机的初始化，所以在用设定为第1模式的处理机和设定为第2模式的处理机构成多处理机系统的情况下，与各个处理机应答通用的复原信号而执行程序时相比较，不用在各个处理机中设置识别访问哪个存储了各处理机应执行的例行程序的存储区用的硬件机构，就能进行系统全体的初始化。这时，除了变更模式之外，只要准备完全相同的处理机即可。

另外，如果采用本发明的微处理机，则由于对从外部输入了复原信号作出应答，包含第1及第2处理部的处理机内部的存储元件被复原，在第1处理部中，对输入了复原信号作出应答，通过执行复原处理程序，进行第1处理部的初始化，在第2处理部中，对输入了中断信号作出应答，通过执行中断处理程序中包含的进行复原处理用的指令，进行处理机的初始化，所以与各个处理部应答通用的复原信号而执行程序时相比较，不用在处理机中设置识别访问存储了各个处理部应执行的例行程序的哪个存储区用的硬件机构，处理机的设计变得容易。

另外，如果采用本发明的多处理机系统，则在第1微处理机中，对输入了复原信号作出应答，将构成复原处理程序的指令送给第1指令译码器，通过执行该复原处理程序的指令，进行第1微处理机的初始化。在第2微处理机中，对输入了中断信号作出应答，将构成中断处理程序的指令送给第2指令译码器，通过执行中断处理程序中包含的进行复原处理用的指令，能进行第2微处理机的初始化。如果这样做的话，则在第2微处理机一侧通过利用原来为了进行中断处理而设置的通常的机构，就能执行初始化用的指令。因此，与第1及第2微处理机一起应答通用的复原信号、执行程序时相比较，不需要在各处理机中增加识别访问存储了各处理机应执行的例行程序的哪个存储区用的硬件机构，多处理机系统的系统设计变得容易了。

Claims (18)

1.一种微处理机，备有：

包含对指令进行译码的指令译码器且根据来自该指令译码器的译码结果进行各种处理而执行指令的处理部，

以及控制该处理部、输出指定存储区的地址、将该存储区中存储的指令送给上述处理部的指令译码器用的访问控制部，其特征在于：

应答从外部输入的复原信号，使处理机内部的存储元件复原；与上述复原信号不同的中断信号被输入上述处理部后，对此作出应答，上述处理部控制上述访问控制部，以便使构成中断处理程序的指令被送给上述处理部的指令译码器，

通过上述处理部执行送给该指令译码器的中断处理程序中含有的进行复原处理用的指令而使处理机初始化。

2.根据权利要求1所述的微处理机，其特征在于：它有对外部输出地址的地址端子，在复原信号输入后，至少在中断信号输入之前使上述地址端子呈高阻抗状态。

3.根据权利要求2所述的微处理机，其特征在于：在地址端子呈高阻抗状态的情况下，处理部向访问控制部要求对外部进行访问，访问控制部对此作出应答，将通知禁止访问的通知信号输出给上述处理部。

4.根据权利要求1所述的微处理机，其特征在于：

具有内部存储器，以及连接该内部存储器和处理部的内部数据总线，

访问控制部将地址输出给上述内部存储器，以便上述内部存储器中存储的中断处理程序从上述内部存储器通过上述内部数据总线送给上述指令译码器。

5.一种微处理机，其特征在于备有：

包含对指令进行译码的指令译码器且根据来自该指令译码器的译码结果进行各种处理而执行该指令的处理部，

控制该处理部、输出指定存储区的地址、将该存储区中存储的指令送给处理部的指令译码器用的访问控制部，以及

设定第1模式及第2模式中任意一种模式用的模式设定装置，

应答从外部输入的复原信号，使处理机内部的存储元件复原，在由上述模式设定装置设定了第1模式的情况下，复原信号被输入上述处理部后，对此作出应答，上述处理部控制上述访问控制部，以便使构成复原处理程序的指令被送给上述处理部的指令译码器，通过上述处理部执行送给上述指令译码器的复原处理程序的指令而使处理机初始化，

在由模式设定装置设定了第2模式的情况下，中断信号被输入上述处理部后，对此作出应答，上述处理部控制上述访问控制部，以便使构成中断处理程序的指令被送给指令译码器，通过上述处理部执行送给上述指令译码器的中断处理程序中含有的进行复原处理用的指令而使处理机初始化。

6.根据权利要求5所述的微处理机，其特征在于：

有对外部输出地址的地址端子，

在由模式设定装置设定了第2模式的情况下，在复原信号输入后，至少在中断信号输入之前使地址端子呈高阻抗状态。

7.根据权利要求6所述的微处理机，其特征在于：在地址端子呈高阻抗状态的情况下，处理部向访问控制部要求对外部进行访问，访问控制部对此作出应答，将通知禁止访问的通知信号输出给上述处理部。

8.根据权利要求5所述的微处理机，其特征在于：

具有内部存储器，以及连接该内部存储器和处理部的内部数据总线，

在由模式设定装置设定了第1模式的情况下，访问控制部将地址输出给外部存储装置，以便取出外部存储装置中存储的复原处理程序并送给指令译码器，

在由模式设定装置设定了第2模式的情况下，上述访问控制部将地址输出给上述内部存储器，以便上述内部存储器中存储的中断处理程序从上述内部存储器通过上述内部数据总线送给指令译码器。

9.一种微处理机，其特征在于备有：

分别包括将指令进行译码的指令译码器，根据该指令译码器的译码结果进行各种处理而执行该指令的第1及第2处理部，以及

控制第1及第2处理部、输出指定存储区的地址、将该存储区中存储的指令送给第1及第2处理部的各个指令译码器用的访问控制部，

应答从外部输入的复原信号，使含有第1及第2处理部的处理机内部的存储元件复原，

上述复原信号被输入第1处理部后，对此作出应答，第1处理部控制访问控制部，以便使构成复原处理程序的指令被送给第1处理部的指令译码器，通过第1处理部执行送给该指令译码器的复原处理程序而进行第1处理部内的初始化，

中断信号被输入第2处理部后，对此作出应答，第2处理部控制访问控制部，以便使构成中断处理程序的指令被送给第2处理部的指令译码器，通过上述第2处理部执行送给该指令译码器的中断处理程序中含有的进行复原处理用的指令而进行第2处理部内的初始化。

10.根据权利要求9所述的微处理机，其特征在于：通过第1处理部执行复原处理程序，生成输入第2处理部的中断信号并输入第2处理部。

11.根据权利要求9所述的微处理机，其特征在于：

有内部存储器，以及连接该内部存储器和第1及第2处理部的内部数据总线，

访问控制部将地址输出给外部存储装置，以便取出外部存储装置中存储的复原处理程序，并送给第1处理部的指令译码器，

访问控制部将地址输出给上述内部存储器，以便上述内部存储器中存储的中断处理程序通过上述内部数据总线送给上述第2处理部的指令译码器。

12.根据权利要求11所述的微处理机，其特征在于：

通过第1处理部执行复原处理程序的指令，进行将中断处理程序从外部存储装置输送给内部存储器存储的处理，

通过该处理，上述内部存储器中存储的中断处理程序通过内部数据总线送给第2处理部的指令译码器。

13.一种多处理机系统，其特征在于：

备有第1微处理机及第2微处理机，

上述第1微处理机有包含对指令进行译码的第1指令译码器且根据来自该指令译码器的译码结果进行各种处理而执行该指令的第1处理部，以及控制该第1处理部、输出指定存储区的地址、将该存储区中存储的指令送给上述第1处理部的指令译码器的第1访问控制部，

上述第2微处理机有包含对指令进行译码的第2指令译码器且根据来自该指令译码器的译码结果进行各种处理而执行该指令的第2处理部，以及控制该第2处理部、输出指定存储区的地址、将该存储区中存储的指令送给上述第2处理部的指令译码器的第2访问控制部，

在复原信号被输入上述第1微处理机后作出应答，使第1微处理机内部的存储元件复原，同时上述第1处理部控制上述第1访问控制部，以便使构成复原处理程序的指令被送给上述第1处理部的指令译码器，通过上述第1处理部执行送给该指令译码器的复原处理程序的指令而进行上述第1微处理机的初始化，

在复原信号被输入上述第2微处理机后作出应答，使第2微处理机内部的存储元件复原，中断信号被输入上述第2微处理机后作出应答，上述第2处理部控制上述第2访问控制部，以便使构成中断处理程序的指令被送给上述第2处理部的指令译码器，通过上述第2处理部执行送给该指令译码器的中断处理程序中含有的进行复原处理用的指令而进行上述第2微处理机的初始化。

14.根据权利要求13所述的多处理机系统，其特征在于：通过第1微处理机的第1处理部执行复原处理程序，生成中断信号，通过该中断信号被输入第2微处理机而进行第2微处理机的初始化。

15.根据权利要求13所述的多处理机系统，其特征在于：

备有存储复原处理程序的存储装置，

第1微处理机的第1访问控制部将地址输出给上述存储装置，以便从上述存储装置取出并执行上述复原处理程序，

第2微处理机有存储中断处理程序的内部存储器，上述第2访问控制部将地址输出给上述内部存储器，以便上述中断处理程序从上述内部存储器被送给上述第2微处理机的指令译码器。

16.根据权利要求15所述的多处理机系统，其特征在于：通过第1微处理机执行复原处理程序，将上述中断处理程序从存储中断处理程序的存储装置输送给第2微处理机的内部存储器进行存储处理，

通过该处理，上述内部存储器中存储的中断处理程序通过内部数据总线被送给第2处理部的指令译码器。

17.根据权利要求13所述的多处理机系统，其特征在于：第2微处理机有输出地址的地址端子，在复原信号输入后，至少在中断信号输入之前，使上述地址端子呈高阻抗状态。

18.根据权利要求1的微处理机，特征在于：上述访问控制部响应于上述复原信号而禁止将用于执行上述复原处理的程序供给至上述指令译码器。

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