JP4605053B2 - データ処理装置 - Google Patents

Description

本発明は、データ処理装置にかかり、特に、省電力状態時の制御を行うサブＣＰＵを有するデータ処理装置に関する。

コンピュータやプリンタなどのデータ処理装置では、データの送受信や操作入力等が所定時間以上なされない場合には、省電力化のために電力消費量を抑える省電力状態へ移行する。

例えば、特許文献１に記載の技術では、上位装置との通信機能を除く印刷装置本体の各部への電源供給を休止する省電力状態に移行した時には、受信データを受信バッファに蓄え、受信バッファに蓄えたデータを解析して省電力状態から復帰させるか否かを判定して、復帰させる場合には、装置本体に電源を共有すると共に、受信バッファにも継続してデータを蓄えることが提案されている。このように構成することによって、通信機能を除く印刷装置本体の各部へ電力供給を休止している際に、上位装置から情報を受信したとしても、印刷装置本体の各部へ毎回電力供給して再開することなく、情報受信処理を継続することができる。
特開平８−３２４０７１号公報

ところで、特許文献１に記載の技術において、受信データを解析して、省電力状態から復帰させるか否かを判定するためには、一般的に複雑な処理が必要となるため、解析用のサブＣＰＵを設けることが考えられる。

しかしながら、メインＣＰＵの他にサブＣＰＵを備えるため、サブＣＰＵ分の端子数が増加してコストアップになってしまう、という問題がある。

本発明は、上記問題を解決すべく成されたもので、省電力状態中の制御を行う副制御手段を備え、省電力状態時に主制御手段への電源がオフされるデータ処理装置において、システム全体の省電力制御を行うデバイスの端子数を削減することを目的とする。

上記目的を達成するために請求項１に記載の発明は、省電力状態時に電源がオフされる主制御手段と、省電力状態時に動作する副制御手段と、前記主制御手段と前記副制御手段の接続端子を共有し、省電力状態時に省電力状態からの復帰要因を監視する省電力制御手段と、省電力状態時に前記省電力制御手段の端子用途を前記副制御手段のアクセス用に切り換える切換手段と、を備えることを特徴としている。

請求項１に記載の発明によれば、主制御手段は省電力状態時には電源がオフされ、副制御手段は省電力状態時に動作される。

また、省電力制御手段では、主制御手段と副制御手段の接続端子が共有され、省電力状態時に省電力状態からの復帰要因が監視される。

そして、切換手段によって省電力時状態時に省電力制御手段の端子用途が副制御手段のアクセス用に切換られ、省電力状態時に動作する副制御手段が省電力制御手段にアクセス可能となり、印刷データなどの受信データの解析などが副制御手段によって可能となる。

すなわち、切換手段によって省電力制御手段の端子用途を切り換えることによって主制御手段と副制御手段で省電力制御手段の端子を共有することができ、端子数を削減することができる。従って、省電力状態中の制御を行う副制御手段を備え、省電力状態時に主制御手段への電源がオフされるデータ処理装置において、システム全体の省電力制御を行うデバイスの端子数を削減することができる。

なお、切換手段は、請求項２に記載の発明のように、省電力状態時以外の場合には、省電力制御手段の端子用途を副制御手段のアクセス用とは別の用途に切り換えるようにしてもよい。

ところで、上述のように主制御手段と副制御手段を備えるデータ処理装置において、リセットを行うと、主制御手段のアクセス先と副制御手段のアクセス先が同じインタフェースを介してアクセスする場合には、主制御手段からのアクセスと副制御手段からのアクセスによってインタフェース上で信号の衝突が発生してしまう。そこで、請求項３に記載の発明のように、主制御手段をリセットする第１リセット信号、及び第１リセット信号とは異なるタイミングで副制御手段をリセットする第２リセット信号の２つのリセット信号を発生する発生手段を更に備えるようにしてもよい。これによって、リセット時の上述の信号の衝突を回避することができる。

なお、発生手段は、請求項４に記載の発明のように、第２リセット信号を発生した後に、第１リセット信号を発生するようにしてもよい。この場合には、例えば、請求項５に記載の発明のように、切換手段が、第２リセット信号の発生中に省電力制御手段の端子用途を副制御手段のアクセス用とし、第２リセット信号による副制御手段のリセット解除後に省電力制御手段の端子用途を主制御手段のアクセス用に切り換えることで、リセット時の上述の信号の衝突を回避することが可能となる。この時、切換手段は、請求項６に記載の発明のように、所定時間経過後に、副制御手段のアクセス用から主制御手段のアクセス用に省電力制御手段の端子用途を自動的に切り換えるようにしてもよい。例えば、所定時間としては、副制御手段のリセットが完了して副制御手段の端子用途が入力状態となるまでの時間等を適用することができる。

以上説明したように本発明によれば、省電力状態中の制御を行う副制御手段を備え、省電力状態時に主制御手段への電源がオフされるデータ処理装置において、システム全体の省電力制御を行うデバイスの端子数を削減することができる、という効果がある。

以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。

図１は、本発明の実施の形態に係わるデータ処理装置の構成を示すブロック図である。なお、本実施の形態に係わるデータ処理装置は、例えば、画像形成装置に搭載することが可能であり、その他の装置に搭載するようにしてもよい。

本発明の実施の形態に係わるデータ処理装置１０は、メインＣＰＵ１２及びサブＣＰＵ１４を備えており、メインＣＰＵ１２によってデータ処理装置１０に入出力されるデータの制御を行い、サブＣＰＵ１４によって消費電力を低減する省電力状態からの復帰判定などの解析制御が行う。なお、メインＣＰＵ１２は省電力状態時に電源がオフされ、サブＣＰＵ１４は省電力状態時に動作して省電力状態からの復帰要因の解析等を行う。

メインＣＰＵ１２には、メインメモリ１６が接続されると共に、ＣＰＵバス１８を介して省電力制御デバイス２０が接続されている。また、メインＣＰＵ１２には、パワーオンリセット制御部２２が接続されており、省電力状態から復帰するためのリセット信号（リセット１）が入力され、リセット信号を検出することによって省電力状態から復帰するようになっている。

省電力制御デバイス２０は、共有端子２４、セレクタ２６、汎用デバイスコントローラ２８、ＣＰＵインタフェースコントローラ３０、及びネットワークコントローラ３２を備え、省電力状態時に省電力状態から復帰する要因を監視する。

共有端子２４には、汎用デバイスＩＦ３４が接続され、汎用デバイスＩＦには、サブＣＰＵ１４、サブＣＰＵプログラムＲＯＭ３６、メインプログラムＲＯＭ３８、及び不揮発性メモリ４０が接続されている。

セレクタ２６は、汎用デバイスコントローラ２８から共有端子２４への出力と、ＣＰＵインタフェースコントローラ３０から共有端子２４への出力を選択する。すなわち、省電力制御デバイス２０は、セレクタ２６によって汎用デバイス用途とＣＰＵインタフェース用途とを切り換える。なお、共有端子２４から汎用デバイスコントローラ２８への入力及び共有端子２４からＣＰＵインタフェースコントローラ３０への入力は、それぞれ直接入力される。

ネットワークコントローラ３２には、受信バッファ４２が接続されており、受信バッファ４２には、ネットワークに接続された装置からの送信データ（例えば、印刷データ等）が蓄積される。

一方、サブＣＰＵ１４には、パワーオンリセット制御部２２から省電力状態から復帰するためのリセット信号（リセット２）が入力されると共に、省電力制御デバイス２０から割り込み信号が入力され、リセット信号（リセット２）が入力されることにより、サブＣＰＵ１４からサブＣＰＵプログラムＲＯＭ３６へのアクセスを開始し、割り込み信号が入力されることにより、省電力状態からの復帰判定などの解析を省電力制御デバイス２０に対して行う。例えば、復帰判定は、省電力状態時に、サブＣＰＵ１４が省電力制御デバイス２０のネットワークコントローラ３２を介して受信バッファ４２にアクセスし、蓄積されたデータを解析することによって行う。

ところで、本実施の形態に係わるデータ処理装置１０では、パワーオンリセット制御部２２によってパワーオンリセットが解除されるとメインＣＰＵ１２が動作し、ＣＰＵバス１８、省電力制御デバイス２０、汎用デバイスＩＦ３４を経由してメインプログラムＲＯＭ３８から命令を読み出し始める。このとき汎用デバイスＩＦ３４に対して省電力制御デバイス２０からアドレス等の制御信号が出力される。一方、サブＣＰＵ１４の方もリセットが解除されると汎用デバイスＩＦ３４に対してアドレス等の制御信号を出力してサブＣＰＵプログラムＲＯＭ３６にアクセスしてしまうため、汎用デバイスＩＦ３４で信号の衝突が発生してしまう。

そこで、本実施の形態では、リセット信号を２系統に分けて、先にリセット２を解除してサブＣＰＵ１４がアクセスを開始する。そのとき、リセット１は解除せずに、省電力制御デバイス２０の共有端子２４をリセット中は入力状態（以下、Ｈｉｚという）になるようにする。

サブＣＰＵ１４のプログラムには立ち上がり時にサブＣＰＵ１４の制御端子をＨｉｚにする命令を入れておき、制御端子をＨｉｚにして止まるようにする。

また、リセット２を解除してからサブＣＰＵ１４の制御端子がＨｉｚになるまでの時間は予め測定しておき、リセット２を解除してからその時間経過した後にリセット１を解除するようにする。

リセット１が解除されると省電力制御デバイス２０は出力状態になり、メインＣＰＵ１２からのメインプログラムＲＯＭ３８へアクセスが可能となる。メインプログラムＲＯＭ３８には、システム全体の初期化を含む各種プログラムが格納されており、これらのプログラムが実行される。

一方、省電力状態へ移行する際には、省電力制御デバイス２０はメインＣＰＵ１２からの命令で共有端子２４が汎用デバイス用途からＣＰＵインタフェース用途になるようにセレクタ２６を切り換えて、共有端子２４をＨｉｚにしてサブＣＰＵ１４に割り込み信号を出力するようにする。また、この時、メインＣＰＵ１２はパワーオフされる。ＣＰＵインタフェース用途に切り替わると、サブＣＰＵ１４から汎用デバイスＩＦ３４を介して省電力制御デバイス２０へのアクセスが可能となる。割り込みを受けたサブＣＰＵ１４は、制御端子をＨｉｚの状態から出力状態に変更して、ＣＰＵインタフェース用途となった汎用デバイスＩＦ３４を通じて省電力制御デバイス２０にアクセスし、割り込みの要因、ネットワークコントローラ３２の状態、受信データ等を解析して省電力処理を実施する。

また、省電力状態から復帰する場合には、２通りあり、１つはサブＣＰＵ１４が受信データを解析することによって省電力復帰要因を検知する場合と、省電力制御デバイス２０が復帰要因を検知する場合とがある。

前者の場合、すなわち、受信データをサブＣＰＵ１４が解析した結果、印刷データを受信するなどしてメインＣＰＵ１２の処理が必要と判断された場合に、サブＣＰＵ１４はその旨を省電力制御デバイス２０に通知し、サブＣＰＵ１４は制御端子をＨｉｚにして停止する。なお、サブＣＰＵ１４から省電力制御デバイス２０へ通知する手段としては、省電力制御デバイス２０内部のレジスタ設定で行ったり、サブＣＰＵ１４から省電力制御デバイス２０に信号を出力する等を適用することができる。

省電力制御デバイス２０は、通知を受けた後、所定時間（サブＣＰＵ１４が省電力制御デバイス２０に復帰を通知してから、サブＣＰＵ１４の制御端子をＨｉｚにするまでの間）経過後に、共有端子２４がＣＰＵインタフェース用途から汎用デバイス用途になるようにセレクタ２６を自動的に戻す。なお、ＣＰＵインタフェース用途から汎用デバイス用途への変更は、復帰時にメインＣＰＵ１２のパワーがオンされてメインプログラムＲＯＭ３８へのアクセスを可能とするために行う。

一方、後者の場合、すなわち、受信データ解析以外の省電力復帰要因が省電力制御デバイス２０によって検知された場合には、省電力制御デバイス２０はその割り込み要因ステータスを保持し、割り込みをサブＣＰＵ１４に出力する。割り込みを受けたサブＣＰＵ１４は割り込み要因ステータスを調べて省電力復帰要因が発生したことを検出し、アドレスをＨｉｚにして停止する。省電力制御デバイス２０は、所定時間（省電力制御デバイス２０がサブＣＰＵ１４に復帰を通知してから、サブＣＰＵ１４の制御端子がＨｉｚになるまでの間）経過後、共有端子２４がＣＰＵインタフェース用途から汎用デバイス用になるようにセレクタ２６を自動的に戻す。

ここで、上述のように構成されたデータ処理装置１０で行われる処理について詳細に説明する。

まず、パワーオンリセット解除時にデータ処理装置１０で行われる処理の流れについて説明する。

図２（Ａ）はパワーオンリセット解除時のパワーオンリセット制御部２２で行われる処理の流れの一例を示すフローチャートであり、図２（Ｂ）はパワーオンリセット解除時のサブＣＰＵ１４で行わる処理の流れの一例を示すフローチャートであり、図２（Ｃ）はパワーオンリセット解除時の省電力制御デバイス２０で行われる処理の流れの一例を示すフローチャートである。

パワーオンリセット制御部２２では、ステップ１００でリセット信号（リセット２）がサブＣＰＵ１４に出力されてステップ１０２へ移行して、所定時間経過したか否か判定が判定され、所定時間経過したところでステップ１０４へ移行する。すなわち、サブＣＰＵ１４では、リセット信号（リセット２）を受信すると、ステップ１２０で動作を開始し、サブＣＰＵプログラムＲＯＭ３６へのアクセスを開始してステップ１２２へ移行して、サブＣＰＵ１４の制御端子をＨｉｚに変更して停止する。この間、パワーオンリセット制御部２２では、サブＣＰＵ１４の制御端子がＨｉｚに変更されるまでの所定時間をステップ１０２で待機してステップ１０４へ移行する。

また、パワーオンリセット制御部２２では、ステップ１０４へ移行すると、リセット信号（リセット１）をメインＣＰＵ１２及び省電力制御デバイス２０に出力する。すなわち、省電力制御デバイス２０では、リセット信号（リセット１）を受信すると、ステップ１４０で共有端子２４がＨｉｚから出力状態に変更されて、ステップ１４２へ移行して、メインＣＰＵ１２からのメインプログラムＲＯＭ３８へのアクセスが可能となり、メインＣＰＵ１２では、リセット信号（リセット１）を受信すると、ＣＰＵバス１８、省電力制御デバイス２０、汎用デバイスＩＦ３４を経由してメインプログラムＲＯＭ３８から命令を読み出し始める。

このように、本実施の形態に係わるデータ処理装置１０では、リセット信号を２系統に分けて、先にリセット２を解除してサブＣＰＵ１４からサブＣＰＵプログラムＲＯＭ３６へのアクセスを行い、続いてリセット１を解除してメインＣＰＵ１２からメインプログラムＲＯＭ３８へのアクセスを行うようにしたので、汎用デバイスＩＦ３４での信号の衝突を防止することができる。

続いて、パワーオンリセット解除後の省電力状態への移行及び省電力復帰時の処理の流れについて説明する。

図３はメインＣＰＵ１２で行われるパワーオンリセット解除後の省電力状態への移行の処理の流れの一例を示すフローチャートであり、図４は省電力制御デバイス２０でパワーオンリセット解除後の省電力状態への移行及び省電力復帰時の処理の流れの一例を示すフローチャートであり、図５はサブＣＰＵ１４で行われるパワーオンリセット解除後の省電力状態への移行及び省電力復帰時の処理の流れの一例を示すフローチャートである。

メインＣＰＵ１２では、パワーオンリセットが解除されて通常の処理が開始されると、まずステップ２００では、省電力移動条件成立か否か判定される。例えば、予め定めた時間以上、データの入出力がなされない場合や操作入力等がなされない場合に、省電力移行条件成立として判定し、該判定が否定された場合にはその他の処理を行い、肯定された場合にはステップ２０２へ移行して、省電力状態の移行が省電力制御デバイス２０に通知される。そして、ステップ２０４へ移行して、メインＣＰＵ１２がパワーオフされて、省電力状態へ移行する。

なお、メインＣＰＵ１２の省電力状態からの復帰は、省電力制御デバイス２０が汎用デバイス用途に変更された際に復帰する。

また、省電力制御デバイス２０では、パワーオンリセットが解除されて通常の処理が開始されると、ステップ２２０では、省電力移行か否か判定される。すなわち、上述のステップ２０２でメインＣＰＵ１２から省電力状態の移行が通知されたか否か判定されて、該判定が肯定された場合にはステップ２２２へ移行し、否定された場合には当該処理を終了して他の処理が行われる。

ステップ２２２では、セレクタ２６が汎用デバイス用途からＣＰＵインタフェース用途に切り換えられ、共有端子２４がＨｉｚにされて、サブＣＰＵ１４に割り込み信号が出力されて省電力状態となる。

次にステップ２２４では、サブＣＰＵ１４から解析アクセスが有るか否か判定される。すなわち、メインＣＰＵ１２による処理が必要な受信データがあるか否か等の解析のためのアクセス要求がサブＣＰＵ１４からなされたか否かが判定され、該判定が肯定された場合には、ステップ２２６へ移行し、肯定された場合にはステップ２３０へ移行する。

ステップ２２６では、サブＣＰＵ１４からの要求データがサブＣＰＵ１４へ送信されてステップ２２８へ移行する。これによってサブＣＰＵ１４では、省電力時の復帰の解析が行われる。

ステップ２２８では、サブＣＰＵ１４からのメインＣＰＵ１２の処理が必要であることを表す通知がなされたか否か判定され、該判定否定された場合にはステップ２２４に戻って上述の処理が繰り返され、ステップ２２８の判定が肯定された場合にはステップ２３６へ移行して、所定時間（サブＣＰＵサブＣＰＵ１４が省電力制御デバイス２０に復帰を通知してから、サブＣＰＵ１４の制御端子をＨｉｚにするまでの間）経過したか否か判定され、所定時間経過したところでステップ２３８へ移行してセレクタ２６がＣＰＵインタフェース用途から汎用デバイス用途に変更されて省電力状態から復帰される。

一方、サブＣＰＵ１４からのアクセスがなくステップ２２４の判定が否定されてステップ２３０へ移行すると、省電力復帰要因が検出されてステップ２３２へ移行し、省電力復帰が検出されたか否か判定される。該判定が否定された場合にはステップ２２４に戻って上述の処理が繰り返され、判定が肯定された場合にはステップ２３４へ移行する。

省電力制御デバイス２０によって省電力状態からの復帰要因が検出されると、ステップ２３４では、割り込み信号がサブＣＰＵ１４に出力されて割り込み要因ステータスが保持され、ステップ２３６へ移行し、所定時間（サブＣＰＵサブＣＰＵ１４が省電力制御デバイス２０に復帰を通知してから、サブＣＰＵ１４の制御端子をＨｉｚにするまでの間）経過したか否か判定され、所定時間経過したところでステップ２３８へ移行してセレクタ２６がＣＰＵインタフェース用途から汎用デバイス用途に変更されて省電力状態から復帰される。

また、サブＣＰＵ１４では、パワーオンリセットが解除されて通常の処理が開始されると、ステップ２５０では、省電力制御デバイス２０から割り込み信号が入力された否か判定され、該判定が肯定されるまで待機してステップ２５２へ移行する。すなわち、割り込み信号が省電力制御デバイス２０から出力されて省電力状態へ移行が指示されるまで待機する。

ステップ２５２では、省電力制御デバイス２０に保持された割り込み要因ステータスが確認されてステップ２５４へ移行して、省電力復帰か否か判定され、該判定が肯定された場合にはステップ２６６へ移行し、否定された場合にはステップ２５６へ移行する。すなわち、省電力制御デバイス２０によって省電力復帰要因が検出されてステップ２３４で割り込み信号が出力された場合にはステップ２６６へ移行し、そうでない場合にはステップ２５６へ移行する。

ステップ２５６では、サブＣＰＵ１４の制御端子がＨｉｚから出力状態に変更されてステップ２５８へ移行する。すなわち、省電力状態における復帰要因の解析がサブＣＰＵ１４によって行われる。

ステップ２５８では、汎用デバイスＩＦ３４を通じて省電力制御デバイス２０にアクセスし、割り込み要因、ネットワークコントローラ３２状態、受信バッファ４２に蓄積された受信データ等が解析されてステップ２６０へ移行する。すなわち、受信データなどをサブＣＰＵ１４が解析して省電力復帰要因を検出する。

ステップ２６０では、省電力制御デバイス２０から割り込み信号が入力されたか否か判定され、該判定が肯定された場合にはステップ２５２に戻って上述の処理が繰り返され、否定された場合には、ステップ２６２へ移行する。例えば、ステップ２６０で割り込み信号が検出されるのは、省電力制御デバイス２０によって復帰要因が検出された場合などである。

ステップ２６２では、メインＣＰＵ１２の処理が必要か否か判定される。すなわち、サブＣＰＵ１４によって行われている復帰要因の解析結果から、メインＣＰＵ１２による処理が必要であるか否かが判定され、該判定が否定された場合にはステップ２５８に戻って上述の処理が繰り返され、肯定された場合にはステップ２６４へ移行する。

ステップ２６０では、メインＣＰＵ１２の処理が必要である旨が省電力制御デバイス２０に通知されてステップ２６６へ移行して、サブＣＰＵ１４の制御端子がＨｉｚにされてサブＣＰＵ１４の動作が停止される。これによって、省電力制御デバイス２０では、上述のステップ２２８が肯定されてセレクタ２６がＣＰＵインタフェース用途から汎用デバイス用途に切り換えられてメインＣＰＵ１２が省電力状態から復帰してメインＣＰＵ１２による処理が可能となる。

一方、ステップ２５４の判定が肯定された場合、すなわち、省電力制御デバイス２０によって省電力復帰要因が検出された場合には、ステップ２６６へ移行して、サブＣＰＵ１４の制御端子がＨｉｚにされてサブＣＰＵ１４の動作が停止される。これによってメインＣＰＵ１２による処理が可能となる。

このように、パワーオンリセット解除後の省電力状態への移行及び省電力復帰時の処理を行うことによって、通常時はある用途で使用する共有端子２４を省電力時にはサブＣＰＵアクセス用の端子として機能させることができるので、端子の共有化を図ることができ、端子数を削減することができる。従って、端子数を削減することができるので、装置のコストダウンが可能となる。

なお、上記の実施の形態では、パワーオンリセットの解除時に、リセット２を解除してからリセット１を解除するようにしたが、これに限るものではなく、リセット１を解除してからリセット２を解除するようにしてもよい。

ここで、リセット１を解除してからリセット２を解除する場合について簡単に説明する。図６は、本発明の実施の形態に係わるデータ処理装置の変形例の構成を示すブロック図である。

リセット１を解除してからリセット２を解除する場合には、省電力制御デバイス２０にリセット２用のレジスタ４４を設けて、初期値としてリセットアクティブレベルにする。

また、サブＣＰＵ１４はリセット中は、汎用デバイスＩＦ３４への制御端子をＨｉｚにする。そして、リセット１を解除してメインＣＰＵ１２がメインプログラムＲＯＭ３８にアクセスして、そのプログラム中で、省電力制御デバイス２０の汎用デバイスＩＦ３４への制御端子をＨｉｚにしてから、リセット２用のレジスタ４４を書き換えることによってリセット２を解除する。そして、リセット２解除後に、サブＣＰＵ１４が汎用デバイスＩＦ３４に制御信号を出力して、サブＣＰＵプログラムＲＯＭ３６へアクセスする。このときサブＣＰＵプログラムには立ち上がり時に制御端子をＨｉｚにする命令を組み込み、サブＣＰＵプログラムＲＯＭ３６へのアクセス後に制御端子をＨｉｚに設定する。このようにすることによって、リセット１を解除した後に、リセット２を解除することが可能となる。

本発明の実施の形態に係わるデータ処理装置の構成を示すブロック図である。 （Ａ）はパワーオンリセット解除時のパワーオンリセット制御部で行われる処理の流れの一例を示すフローチャートであり、（Ｂ）はパワーオンリセット解除時のサブＣＰＵで行わる処理の流れの一例を示すフローチャートであり、（Ｃ）はパワーオンリセット解除時の省電力制御デバイスで行われる処理の流れの一例を示すフローチャートである。 メインＣＰＵで行われるパワーオンリセット解除後の省電力状態への移行の処理の流れの一例を示すフローチャートである。 省電力制御デバイスでパワーオンリセット解除後の省電力状態への移行及び省電力復帰時の処理の流れの一例を示すフローチャートである。 サブＣＰＵで行われるパワーオンリセット解除後の省電力状態への移行及び省電力復帰時の処理の流れの一例を示すフローチャートである。 本実施の形態に係わるデータ処理装置の変形例の構成を示すブロック図である。

符号の説明

１０ データ処理装置
１２ メインＣＰＵ
１４ サブＣＰＵ
２０ 省電力制御デバイス
２２ パワーオンリセット制御部
２４ 共有端子
２６ セレクタ
２８ 汎用デバイスコントローラ
３０ ＣＰＵインタフェースコントローラ
３４ 汎用デバイスＩＦ
３６ サブＣＰＵプログラムＲＯＭ
３８ メインプログラムＲＯＭ

Claims (6)

1. 省電力状態時に電源がオフされる主制御手段と、
   省電力状態時に動作する副制御手段と、
   前記主制御手段と前記副制御手段の接続端子を共有し、省電力状態時に省電力状態からの復帰要因を監視する省電力制御手段と、
   省電力状態時に前記省電力制御手段の端子用途を前記副制御手段のアクセス用に切り換える切換手段と、
   を備えたデータ処理装置。
2. 前記切換手段は、省電力状態時以外の場合には、前記省電力制御手段の端子用途を前記副制御手段のアクセス用とは別の用途に切り換えることを特徴とする請求項１に記載のデータ処理装置。
3. 前記主制御手段をリセットする第１リセット信号、及び前記第１リセット信号とは異なるタイミングで前記副制御手段をリセットする第２リセット信号の２つのリセット信号を発生する発生手段を更に備えることを特徴とする請求項１又は請求項２に記載のデータ処理装置。
4. 前記発生手段は、前記第２リセット信号を発生した後に、前記第１リセット信号を発生することを特徴とする請求項３に記載のデータ処理装置。
5. 前記切換手段は、前記第２リセット信号の発生中に前記省電力制御手段の端子用途を副制御手段のアクセス用とし、前記第２リセット信号による前記副制御手段のリセット解除後に前記省電力制御手段の端子用途を前記主制御手段のアクセス用に切り換えることを特徴とする請求項４に記載のデータ処理装置。
6. 前記切換手段は、所定時間経過後に、前記副制御手段のアクセス用から前記主制御手段のアクセス用に前記省電力制御手段の端子用途を自動的に切り換えることを特徴とする請求項５に記載のデータ処理装置。

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