KR100728867B1 - 프로세서 보드의 상태 제어 방법 - Google Patents

프로세서 보드의 상태 제어 방법 Download PDF

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Abstract

본 발명은 프로세서 보드의 제어 방법에 관한 것으로, 정상적인 리셋 로직(reset logic)의 동작을 보장할 수 프로세서 보드의 상태 제어 방법을 제공한다. 이를 위한 본 발명은 프로세서 보드의 제어 방법으로서, 전원을 온하여 프로세서 보드의 초기화를 실행하는 초기화 단계와; BR(Bus Request) 신호를 이용하여 메인 프로세서가 버스 사용을 요청했는지를 감지하는 제 1 신호감지 단계와; 상기 BR 신호의 상태가 일정시간 동안 천이되었는지를 판단하는 상태천이 판단 단계와; 상기 BR 신호의 상태가 일정시간 동안 천이하지 않은 경우 상기 메인 프로세서의 이상유무를 감지하는 제 2 신호감지 단계와; 상기 메인 프로세서의 이상유무에 따라 프로세서 보드를 리셋하여 초기화하는 리셋 단계를 포함하여 이루어진 것을 특징으로 한다. 상기와 같은 구성에 의해 본 발명은 프로세서 보드의 정상동작 중 발생할 수 있는 Watchdog Reset 신호의 생성을 방지하여 정상적인 리셋 로직의 동작을 보장할 수 있는 효과가 있다.
프로세서, 보드, 리셋, 상태제어

Description

프로세서 보드의 상태 제어 방법{Method for controlling state of a processor board}
도 1은 본 발명의 실시예에 따른 프로세서 보드의 신호 흐름을 나타낸 블록도.
도 2는 본 발명의 실시예에 따른 프로세서 보드의 상태 제어 방법을 나타낸 순서도.
도 3은 본 발명의 실시예에 따른 프로세서 보드의 상태 제어 방법을 설명하기 위한 타이밍도.
도 4는 종래의 프로세서 보드의 신호 흐름을 나타낸 블록도.
도 5는 종래의 프로세서 보드의 상태 제어 방법을 나타낸 순서도.
도 6은 종래의 프로세서 보드의 상태 제어 방법을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 프로세서 보드 110 : 메인 프로세서
120 : I/O 프로세서 130 : PLD
140 : FPGA 150 : EEPROM
160 : LED
본 발명은 프로세서 보드의 상태 제어 방법에 관한 것으로, 특히, 이동통신 시스템의 프로세서 보드의 정상적인 동작을 위해 프로세서 보드 제어부가 프로세서 내부의 Checkstop 신호를 모니터링함으로써 프로세서의 이상상태를 이용한 프로세서 보드의 상태 제어 방법에 관한 것이다.
일반적으로 이동통신 시스템의 기지국 또는 제어국은 다수의 모듈에 의해 처리되며, 각 모듈은 다수의 프로세서와 그 주변 장치가 하나의 보드에 구성된다.
이러한 프로세서 보드는 그 동작 상태를 자동으로 제어하기 위하여 중요 신호들을 모니터링하고, 그에 따라 초기화 등과 같은 상태 제어를 수행한다.
도 4는 종래의 프로세서 보드의 신호 흐름을 나타낸 블록도이고, 도 5는 종래의 프로세서 보드의 제어 방법을 나타낸 순서도이다.
프로세서 보드(40)는 기본적인 명령(instruction)을 수행하는 메인 프로세서(410)와, 메모리 제어 기능을 수행하는 I/O 프로세서(420)와, 리셋 로직(reset logic)이 구현된 PLD(430)와, 다목적 기능을 수행하기 위한 로직이 구현된 FPGA (440)와, FPGA(440)의 설정시 필요한 데이터를 저장하는 EEPROM(450)과, 프로세서 보드(40)의 상태를 표시하는 LED(460)로 구성된다.
이와 같이 구성된 프로세서 보드(40)는 전원이 온되면(단계 S501), 그 초기화가 실행되는데, 이때, 프로세서 보드(40)의 FPGA(440)는 보조 EEPROM(450)으로부터 데이터를 다운로드 하며, 이 과정이 끝나기 전에 프로세서 보드(40)의 리셋이 해제(release)될 경우, 프로세서 보드(40)가 정상적인 동작을 하지 않거나, FPGA(450)와 관련된 특정 모듈이 동작을 하지 않게 된다.
이 현상을 방지하기 위해, FPGA(440)가 초기설정된 후 드라이브(drive)하는 Done 신호를 모니터링한다(단계 S502). 예를 들면, FPGA(440)의 초기설정이 완료되지 않은 경우 FPGA_DONE 신호는 계속해서 "Low" 상태를 유지하고, 초기설정이 완료되면, FPGA(440)가 EEPROM(440)으로 이를 통지하기 위해 FPGA_DONE 신호를 "High"로 출력한다(단계 S503).
PLD(430)는 FPGA_DONE 신호를 모니터링하여 "High"로 천이된 후에 리셋을 해제함으로써 프로세서 보드(40)는 안정적으로 초기설정이 완료된다(단계 S504).
한편, 메인 프로세서(410)는 메모리를 제어하기 위한 콘트롤러가 그 내부에 구현되지 않으므로, 메모리 콘트롤러가 내장된 프로세서와 컴패니언(companion) 모드로 실행되며, 이러한 프로세서는 I/O 프로세서(420)에 해당된다.
즉, 메인 프로세서(410)와 I/O 프로세서(420)의 컴패니언 모드에서, I/O 프로세서(420)는 코어(Core) 부분을 디스에이블(Disable) 시킨 후 I/O 프로세서로 사용된다. 따라서, 메인 프로세서(410)는 메모리를 액세스하기 위해서는 I/O 프로세서(420)로 버스 사용에 대한 요청을 하여야 하며, 이를 위해 BR(Bus Request) 신호를 출력한다.
이때, PLD(430)는 메인 프로세서(410)의 BR 신호를 일정시간 동안 모니터링하는데(단계 S505), 이 신호가 "High" 상태 또는 "Low" 상태를 일정시간 유지하면, 프로세서 보드(40)의 이상 상태로 판단하여(단계 S508), 각 프로세서(410,420)로 Watchdog Reset 신호를 인가한다(단계 S509).
또한, PLD(430)는 I/O 프로세서(420)의 내부가 일정시간 동안 정상적으로 동작하지 않는 경우 발생하는 내부 리셋 신호(Software Watchdog Reset)를 모니터링 하여 프로세서 보드(40) 전체의 Watchdog Reset 신호를 출력한다.
즉, I/O 프로세서(420)가 SW watchdog Reset 신호를 생성할 경우, 자체적으로 초기화되면서 BR 신호가 하이 임피던스(high impedance) 상태가 되어, BR 신호의 상태천이가 발생하므로, PLD(430)는 정상적인 동작으로 판단하여 프로세서 보드(40)의 Watchdog Reset 신호를 생성하지 않게 된다.
그러나, 메인 프로세서(410)에 Watchdog Reset 신호가 인가되지 않은 상태에서 I/O 프로세서(420)만 자체적으로 리셋상태가 될 경우 프로세서 보드(40)가 정상적으로 동작하지 않기 때문에 이를 방지하기 위하여, PLD(430)는 I/O 프로세서(420)의 SW Watchdog Reset 신호를 모니터링하여(단계 S506), I/O 프로세서(420)의 내부적으로 생성한 Reset 신호를 프로세서 보드(40) 전체에 대한 Reset 신호로 변환하고, 메인 프로세서(410)와 I/O 프로세서(420)로 동일한 Reset 신호를 인가하여 초기화를 수행하며(단계 S507), 이러한 리셋 동작은 다른 리셋 동작에 우선하여 실행된다.
도 6은 종래의 프로세서 보드의 제어 방법을 설명하기 위한 타이밍도이다.
도 6에 도시된 바와 같이, BR 신호의 상태가 일정시간(Ta) 동안 천이되지 않은 경우, PLD(430)는 프로세서 보드(40)를 이상상태로 판단하여 Watchdog Reset 신호를 각 프로세서로 인가하여 안정적으로 초기화되도록 한다.
즉, BR 신호가 일정시간 동안 상태천이 되지 않은 경우, Reset 신호가 "High" 상태에서 "Low" 상태로 천이되고, 이 Reset 신호를 각 프로세서로 인가하면 일정시간(Tb) 동안 각 프로세서의 초기화가 진행된 후 리셋이 해제되어 프로세서 보드(40)는 정상상태로 동작된다.
한편, I/O 프로세서(420)가 SW Watchdog Reset 신호를 생성한 경우에는, BR 신호의 상태천이 여부를 모니터링 중이라도 즉시 Watchdog Reset 신호가 출력되어 프로세서 보드(40)의 초기화가 수행된다.
즉, I/O 프로세서(420)에서 생성되는 내부 리셋 신호인 SW Watchdog Reset 신호는 BR 신호의 상태천이를 감지하는 기간인 리셋 타이머가 동작중인 경우에도 타이머를 강제 리셋시키고, 프로세서 보드(40)의 초기화를 수행한다.
이때, LED(460)는 예를 들면 정상상태에서는 "High" 상태로서 파란색을 표시하다가 BR 신호에 따른 초기화시에는 "High" 상태와 "Low" 상태를 계속 천이하여 점멸되고, SW Watchdog Reset 신호에 따른 초기화시에는 "Low" 상태로서 빨간색으로 표시된다.
그러나, 이와 같은 종래의 프로세서 보드의 상태 제어 방법은 메인 프로세서의 BR 신호를 모니터링하여 일정시간 동안 상태천이가 없는 경우, 프로세서 보드가 이상상태인 것으로 판단하여 프로세서 보드를 재시동하도록 리셋하기 때문에, 메인 프로세서가 60x 버스를 사용하지 않고 동작하는 경우, 예를 들면, 캐시(cache) 동작과 같이 버스 점유를 위한 BR 신호를 생성하지 않는 경우에도, PLD는 프로세서 보드를 이상상태로 판단하여 Watchdog Reset 신호를 출력하는 문제점이 있다.
즉, 실제로 프로세서 보드는 정상적으로 동작을 하고 있으나, 메인 프로세서가 60x 버스를 사용하지 않는 캐시 동작에서는 BR 신호를 생성하지 않기 때문에 BR 신호의 상태는 일정시간 동안 천이되지 않게 되며, PLD는 이를 프로세서 보드의 이상상태로 잘못 판단하여 Watchdog Reset을 각 프로세서로 인가한다.
결과적으로, 프로세서 보드는 정상동작 중에도 리셋이 걸리는 현상이 발생할 수 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 메인 프로세서와 I/O 프로세서의 이상상태를 나타내는 신호로서 각 프로세서의 내부에서 생성되는 Checkstop 신호를 이용하여 프로세서 보드의 상태를 모니터링하여 BR 신호 모니터링 도중에 정상상태이지만 BR 신호가 생성되지 않음으로 인하여 Watchdog Reset이 잘못 인가되는 것을 방지하여 정상적인 리셋 로직의 동작을 보장할 수 있는 프로세서 보드의 상태 제어 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명은 프로세서 보드의 제어 방법으로서, 전원을 온하여 프로세서 보드의 초기화를 실행하는 초기화 단계와; BR 신호를 이용하여 메인 프로세서가 버스 사용을 요청했는지를 감지하는 제 1 신호감지 단계와; 상기 BR 신호의 상태가 일정시간 동안 천이되었는지를 판단하는 상태천이 판단 단계와; 상기 BR 신호의 상태가 일정시간 동안 천이하지 않은 경우 상기 메인 프로세서의 이상유무를 감지하는 제 2 신호감지 단계와; 상기 메인 프로세서의 이 상유무에 따라 프로세서 보드를 리셋하여 초기화하는 리셋 단계를 포함하여 이루어진 것을 특징으로 한다.
바람직하게는 상기 메인 프로세서의 이상유무는 Checkstop 출력신호에 의해 결정될 수 있다.
바람직하게는 상기 제 2 신호감지 단계는 I/O 프로세서의 이상유무를 감지하는 제 3 신호감지 단계를 포함할 수 있다.
바람직하게는 상기 I/O 프로세서의 이상유무는 Checkstop 출력신호에 의해 결정될 수 있다.
바람직하게는 상기 메인 프로세서는 상기 I/O 프로세서의 이상유무를 감지하여 최종적인 Checkstop 출력신호를 생성할 수 있다.
본 발명은 I/O 프로세서의 내부 리셋신호를 감지하고, 상기 내부 리셋신호가 다른 상태제어 신호에 우선하여 보드를 리셋하는 내부 리셋 단계를 추가로 포함할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 프로세서 보드의 신호 흐름을 나타낸 블록도이다.
프로세서 보드(10)는 기본적인 명령을 수행하는 메인 프로세서(110)와, 메모리 콘트롤러 기능을 수행하는 I/O 프로세서(120)와, 리셋 로직이 구현된 PLD(130)와, 다목적 기능을 수행하기 위한 로직이 구현된 FPGA(140)와, FPGA(140)의 설정시 필요한 데이터를 저장하는 EEPROM(150)과, 프로세서 보드(10)의 상태를 표시하는 LED(160)로 구성된다.
이와 같이 구성된 프로세서 보드(10)는 전원이 온되면, 그 초기화가 실행되는데, 이때, 프로세서 보드(10)의 FPGA(140)는 보조 EEPROM(150)으로부터 데이터를 다운로드한 다음 초기 설정된다. 이때, FPGA(140)는 EEPROM(140)으로 이를 통지하기 위해 FPGA_DONE 신호를 "Low" 상태에서 "High" 상태로 천이하여 인가한다.
PLD(130)는 FPGA_DONE 신호를 모니터링하여 "High"로 출력된 후에 리셋을 해제함으로써 프로세서 보드(10)는 안정적으로 초기화 설정이 완료된다.
한편, 메인 프로세서(110)는 메모리를 제어하기 위한 콘트롤러가 그 내부에 구현되지 않으므로, 메모리 콘트롤러가 내장된 프로세서와 컴패니언 모드로 실행되며, 이러한 프로세서는 I/O 프로세서(120)에 해당된다.
즉, 메인 프로세서(110)와 I/O 프로세서(120)의 컴패니언 모드에서, I/O 프로세서(120)는 코어 부분을 디스에이블 시킨 후 I/O 프로세서로 사용된다. 따라서, 메인 프로세서(110)는 메모리를 액세스하기 위해서는 I/O 프로세서(120)로 버스 사용에 대한 요청하여야 하며, 이때, BR 신호를 출력한다.
PLD(130)는 상기와 같은 메인 프로세서(110)의 BR 신호를 일정시간 동안 모니터링하는데, BR 신호의 상태가 일정시간(Ta) 동안 천이되지 않는 경우, 종래와 같은 불필요한 초기화를 방지하기 위하여 메인 프로세서(110)에서 생성되는 Checkstop 신호를 모니터링한다.
이러한 Checkstop 신호는, 예를 들면, 데이터 버스에서 에러가 발생한 경우 나 프로세서 내부에서 수행하는 명령이 더 이상 수행되지 않고 Checkstop 상태(Machine Check와 같은 상태가 발생한 경우)로 되는 경우에 발생한다.
이때, Checkstop 신호가 생성되면, 메인 프로세서(110)가 이상상태이므로, PLD(130)는 Watchdog reset 신호를 각 프로세서로 인가하고, Checkstop 신호가 생성되지 않는 경우에는 메인 프로세서(110)가 BR 신호를 생성하지 않았을 뿐 캐시 동작과 같이 정상적인 동작을 수행중이므로, BR 신호를 일정시간(Ta) 동안 반복해서 계속적으로 모니터링한다.
또한, 메인 프로세서(110)와 I/O 프로세서(120)는 컴패니온 모드로 사용하므로, I/O 프로세서(120)는 그 내부에서 생성되는 Checkstop 신호를 메인 프로세서(110)의 Checkstop_In으로 출력하고, 메인 프로세서(110)는 Checkstop_In의 정보와 그 내부의 코어 상태를 조합하여 Checkstop_Out으로 Checkstop 신호를 출력한다.
PLD(130)는 상술한 바와 같이 메인 프로세서(110)의 Checkstop_out으로부터 출력되는 Checkstop 신호를 모니터링함으로써, 프로세서 보드(10)와 I/O 프로세서(120)를 동시에 모니터링하여 프로세서 보드(10)의 안정적인 동작을 보장할 수 있다.
한편, PLD(130)는 I/O 프로세서(120)의 내부가 일정시간 동안 정상적으로 동작하지 않는 경우 발생하는 내부 리셋 신호인 SW Watchdog Reset 신호를 모니터링하여 프로세서 보드(10) 전체의 Watchdog Reset 신호를 생성한다.
즉, I/O 프로세서(120)가 SW watchdog Reset 신호를 발생할 경우, PLD(130)는 I/O 프로세서(120)가 내부적으로 발생한 SW Watchdog Reset 신호를 프로세서 보 드(10) 전체에 대한 Watchdog Reset 신호로 변환하고, 메인 프로세서(110)와 I/O 프로세서(120)로 동일한 Reset 신호를 인가하여 프로세서 보드(10)의 초기화를 수행하며, 이러한 리셋 동작은 다른 리셋 동작에 우선하여 실행된다.
이하, 도 2를 참조하여 본 발명의 실시예에 따른 프로세서 보드의 제어 방법을 설명한다.
도 2는 본 발명의 실시예에 따른 프로세서 보드의 상태 제어 방법을 나타낸 순서도이다.
먼저, 단계 S201에서, 프로세서 보드(10)에 전원이 인가되면, 즉, Power on Reset 상태로 되면, 프로세서 보드의 상태 제어 방법이 개시된다.
단계 S202에서, 리셋 로직이 구현된 PLD(130)는 FPGA(140)가 EEPROM(150)으로부터 데이터를 다운로드하여 초기설정이 완료했는지를 판단하기 위하여 FPGA_DONE신호를 지속적으로 모니터링한다.
이때, FPGA(140)은 EEPROM(150)으로부터 데이터를 다운로드하는 동안 FPGA_ DONE 신호를 "Low" 상태 유지하고 다운로드 이후에 FPGA(140)의 초기설정이 완료되면, EEPROM(150)으로 초기설정이 완료되었음을 통지하기 위해 FPGA_DONE 신호를 "High" 상태로 출력한다.
단계 S203에서, PLD(130)는 FPGA(140)의 초기설정이 완료되었는지를 판단하여, 초기설정이 완료되지 않았다고 판단한 경우, 즉, FPGA(140)가 FPGA_DONE 신호를 "Low" 상태로 유지하고 있는 경우에는 단계 S202로 복귀하여 FPGA_DONE 신호를 지속적으로 모니터링한다.
단계 S203의 판단결과, PLD(130)가 FPGA(140)의 초기설정이 완료되었다고 판단한 경우, 즉, FPGA(140)가 FPGA_DONE 신호를 "High" 상태로 출력한 경우에는 단계 S204로 진행하여 Power On Reset을 해제한다.
이와 같이 단계 S201 내지 단계 S204에 의해 프로세서 보드(10)는 Power On Reset이 해제됨으로써, 그 초기화가 완료되어 정상적인 기능을 수행하게 된다.
단계 S205에서, PLD(130)는 각 프로세서의 이상상태를 판단하기 위하여 메인 프로세서(110)로부터 버스를 사용하기 위한 요청, 즉, BR 신호의 상태를 지속적으로 모니터링한다.
또한, PLD(130)는 I/O 프로세서(120)로부터 SW Watchdog Reset 신호를 입력으로 하여 이 신호가 출력되는지를 모니터링한다.
단계 S206에서, PLD(130)는 SW Watchdog Reset 신호가 생성되었는지를 판단하여, 이 신호가 생성되었다고 판단한 경우에는 단계 S207로 진행하여 프로세서 보드(10)를 재 초기화하기 위한 Reset 신호를 각 프로세서로 인가한다.
이때, 메인 프로세서(110)와 I/O 프로세서(120)는 PLD(130)로부터 인가된 Reset 신호에 의해 각각 초기화되고, 단계 S205로 복귀하여 BR 신호를 지속적으로 모니터링하는 동시에 SW Watchdog Reset 신호가 생성되는지를 지속적으로 모니터링한다.
이 경우, BR 신호의 상태천이가 일정시간 내에서 이루어지는지를 판단하기 위한 시간영역 윈도우(window)로서 사용되는 리셋 카운터(Counter)가 초기화되어, 정상적으로 BR 신호를 모니터링한다.
단계 S206의 판단결과, PLD(130)가 SW Watchdog Reset 신호가 생성되지 않았다고 판단한 경우에는 단계 S208로 진행하여 단계 S205에 따라 모니터링 중인 BR 신호가 일정시간(Ta) 동안 상태천이 되었는지를 판단하고, 일정시간 동안 상태천이 되었다고 판단된 경우에는 단계 S205로 복귀하여 BR 신호를 지속적으로 모니터링하는 동시에 SW Watchdog Reset 신호가 생성되는지를 지속적으로 모니터링한다.
여기서, PLD(130)는 먼저 단계 S205에 따라 모니터링 중에 BR 신호의 상태가 천이되면 리셋 카운터의 타이머를 일정시간(Ta)동안 동작시키고, 타이머가 종료될 때까지 그 상태의 천이가 이루어지는지의 여부를 판단한다.
단계 S208의 판단결과, PLD(130)가 BR 신호의 상태가 일정시간 동안 천이되지 않았다고 판단한 경우에는 단계 S209로 진행하여 메인 프로세서(110)로부터 Checkstop 신호가 생성되었는지를 판단하고, 이 신호가 생성되지 않았다고 판단된 경우에는 단계 S205로 복귀하여 BR 신호를 지속적으로 모니터링하는 동시에 SW Watchdog Reset 신호가 생성되는지를 지속적으로 모니터링한다.
이때, 메인 프로세서(110)로부터 출력되는 Checkstop 신호는 I/O 프로세서(120)로부터 입력된 Checkstop 신호와 그 내부의 코어 상태를 조합하여 생성된 Checkstop 신호로서, PLD(130)가 이 신호를 모니터링함으로써, 프로세서 보드(10)와 I/O 프로세서(120)를 동시에 모니터링하여 프로세서 보드(10)의 안정적인 동작을 보장할 수 있다.
단계 S209의 판단결과, PLD(130)가 메인 프로세서(110)로부터 Checkstop 신호가 출력되었다고 판단한 경우, 즉, 각 프로세서가 이상상태로 판단된 경우에는 단계 S210으로 진행하여 프로세서 보드(10)를 재 초기화하기 위한 Reset 신호를 각 프로세서로 인가한다.
이때, 메인 프로세서(110)와 I/O 프로세서(120)는 PLD(130)로부터 인가된 Reset 신호에 의해 각각 초기화되고, 단계 S205로 복귀하여 BR 신호를 지속적으로 모니터링하는 동시에 SW Watchdog Reset 신호가 생성되는지를 지속적으로 모니터링한다.
이와 같은 방법으로 프로세서 보드의 상태 제어 방법이 종료된다.
도 3은 본 발명의 실시예에 따른 프로세서 보드의 제어 방법을 설명하기 위한 타이밍도이다.
도 3에 도시된 바와 같이, BR 신호의 상태가 일정시간(Ta) 동안 천이되지 않은 경우에도, 메인 프로세서(110)의 Checkstop 신호가 출력되기 전까지는 각 프로세서가 정상적이기 때문에 지속적으로 BR 신호를 모니터링한다.
즉, PLD(130)가 BR 신호를 모니터링하여 일정시간(Ta) 동안 상태천이가 일어나지 않고, 메인 프로세서(110)의 Checkstop_out으로부터 Checkstop 신호가 출력되지 않으면, 프로세서 보드(10)는 아직 정상상태로 동작중이므로 지속적으로 BR 신호를 모니터링한다.
여기서, Checkstop 신호가 생성되면, 메인 프로세서(110)가 정상상태가 아니므로 PLD(130)는 Watchdog Reset 신호를 각 프로세서로 인가하여 안정적으로 초기화되도록 한다.
즉, Checkstop 신호가 생성되면, Reset 신호가 "High" 상태에서 "Low" 상태 로 천이되고, 이 Reset 신호를 각 프로세서로 인가하면 일정시간(Tb) 동안 각 프로세서의 초기화가 진행된 후 리셋이 해제되어 프로세서 보드(10)는 정상상태로 동작된다.
이때, LED(160)는 예를 들면 정상상태에서는 "High" 상태로서 파란색을 표시하다가 Checkstop 신호에 의한 초기화시에는 "High" 상태와 "Low" 상태를 계속 천이하여 점멸된다.
한편, 도 3의 타이밍도에는 나타내지 않았지만, I/O 프로세서(120)에서 생성되는 내부 리셋 신호는 메인 프로세서(110)의 Checkstop 신호에 우선하여 언제든지 해당 신호, 즉, SW Watchdog Reset 신호가 발생되면 프로세서 보드(10)의 초기화가 수행된다.
이상에서 설명한 바와 같이, 본 발명에 따른 프로세서 보드의 제어 방법은 메인 프로세서와 I/O 프로세서의 이상상태를 나타내는 Checkstop 신호를 이용하여 프로세서 보드의 상태를 모니터링함으로써, 프로세서 보드의 정상동작 중 발생할 수 있는 Watchdog Reset 신호의 생성을 방지하여 정상적인 리셋 로직의 동작을 보장할 수 있는 효과가 있다.

Claims (6)

  1. 프로세서 보드의 제어 방법에 있어서,
    전원을 온하여 프로세서 보드의 초기화를 실행하는 초기화 단계와;
    BR(Bus Request) 신호를 이용하여 메인 프로세서가 버스 사용을 요청했는지를 감지하는 제 1 신호감지 단계와;
    상기 BR 신호의 상태가 일정시간 동안 천이되었는지를 판단하는 상태천이 판단 단계와;
    상기 BR 신호의 상태가 일정시간 동안 천이하지 않은 경우 상기 메인 프로세서의 이상유무를 감지하는 제 2 신호감지 단계와;
    상기 메인 프로세서의 이상유무에 따라 프로세서 보드를 리셋하여 초기화하는 리셋 단계를 포함하며,
    상기 메인 프로세서의 이상유무는 Checkstop 출력 신호에 의해 결정되는 것을 특징으로 하는 프로세서 보드의 상태 제어 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 신호감지 단계는
    I/O 프로세서의 이상유무를 감지하는 제 3 신호감지 단계를 포함하는 것을 특징으로 하는 프로세서 보드의 상태 제어 방법.
  4. 제 3 항에 있어서,
    상기 I/O 프로세서의 이상유무는 Checkstop 출력 신호에 의해 결정되는 것을 특징으로 하는 프로세서 보드의 상태 제어 방법.
  5. 제 3 항에 있어서,
    상기 메인 프로세서는 상기 I/O 프로세서의 이상유무를 감지하여 최종적인 Checkstop 출력 신호를 생성하는 것을 특징으로 하는 프로세서 보드의 상태 제어 방법.
  6. 제 1 항에 있어서,
    I/O 프로세서의 내부 리셋 신호를 감지하고, 상기 내부 리셋 신호가 다른 상태제어 신호에 우선하여 보드를 리셋하는 내부 리셋 단계를 추가로 포함하는 것을 특징으로 하는 프로세서 보드의 상태 제어 방법.
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