JP5166986B2 - 電子制御装置 - Google Patents

Description

本発明は所定の周辺回路を制御するための制御素子を備えた電子制御装置に関するものである。

画像をメモリ上に描画して処理する場合、通常、ＣＰＵなどの処理装置によって、所定の画像処理が行なわれており、たとえば、市販のプリンタなどの装置では、印刷する画像の描画処理のため、単一のＣＰＵが使用され、バンドメモリ上にオブジェクトを順番に１つずつ描画することが行われている。また、１ページ分や１画面分の画像データを単独のＣＰＵではなく、複数のＣＰＵを用いた並列処理を行なって演算を実行する装置に知られている（例えば、特許文献１参照。）。

このような複数のＣＰＵを用いた並列処理を行なって演算を実行する装置では、ＳＭＰ（Symmetric Multi-Processor）構成が採用され、プログラムタスクの実行を優先順位付きでスケジューリングし、それぞれのＣＰＵ上で複数のプログラムタスクを同時に並行に実行させている。単一のＣＰＵで処理を行なう場合に比較して、装置全体でのスループットを高くすることが可能であり、高速な処理が実現可能である。

特開２００１−２８７４１２号公報

上述の如き複数のＣＰＵを使用して並列処理を行なって演算を実行する装置では、非常にサイズの大きな画像データに対しては並列処理による高速処理が実現される。ところが、複数のＣＰＵを用いて並列処理する場合には、消費される電力もＣＰＵの数に応じて増加することになり、例えばプリンタなどの印刷装置では、通常動作の場合と待機状態の場合では必要とされる電力も異なることから、通常動作を基準とした設計では十分な省電力化が実現されないことになる。また、ＣＰＵ自体でも、待機状態の節電モードと通常モードに切り替えることが可能なデバイスも存在するが、高速データ処理に対応して処理能力の高い高速なＣＰＵを採用した場合では、待機用の節電モードでの動作でも通常モードの高い消費電力の状態に比べて低消費電力となるに過ぎず、システムとして十分な低消費電力が行われているとは言いがたい状態であった。

そこで、本発明は、上述の技術的な課題に鑑み、所要の画像データを演算処理するような電子制御装置において、消費電力を抑えながら動作できる電子制御装置の提供を目的とする。

本発明の電子制御装置は、上述の技術的な課題を解決するため、周辺回路と、所定の消費電力で作動し前記周辺回路を制御する第１の制御素子と、前記第１の制御素子の前記消費電力よりも小さい消費電力で作動し前記周辺回路を制御する第２の制御素子と、通常状態のときは前記第１の制御素子で前記周辺回路を制御させると共に前記第２の制御素子の作動を停止させ、待機状態のときは前記第２の制御素子で前記周辺回路を制御させると共に前記第１の制御素子の作動を停止させる切り替え制御部とを備え、前記周辺回路は通常状態、又は待機状態の何れの状態においても電源が供給され、前記第１の制御素子と前記第２の制御素子とで共通にアクセス可能となるように構成された共通回路部分を有し、前記切り替え制御部は通常状態から待機状態への移行のときは前記第２の制御素子が前記共通回路部分にアクセスして起動するよう制御し、待機状態から通常状態への移行のときは前記第１の制御素子が前記共通回路部分にアクセスして起動するよう制御することを特徴とする。

２つの異なる消費電力の制御素子を選択的に使用することで、待機状態の時には消費電力の大きな制御素子の作動を停止させて、全体的な消費電力を抑えることができる。通常の動作状態時には、消費電力が大きくとも性能の高い側の制御素子を作動させることができ、節電による能力の低下などは発生しない。

[第１の実施形態]
本発明の電子制御装置を用いた画像形成装置の好適な実施形態について、図面を参照しながら説明する。本実施形態の画像形成装置は、印刷を行う印刷装置の例であり、図１に示すような印刷システムを構築している。

図１に示すように、複数台の使用者が使用する使用者パソコン１〜３と画像形成装置４がネットワークにより接続されている。例えば、使用者パソコン１を使用者が操作して印刷命令を出した場合には、他の使用者パソコン２、３と共用の画像形成装置４が使用者パソコン１からの命令に基づき印刷を実行することができる。

図２は画像形成装置４の構成を示すブロック図である。画像形成装置４はネットワークインターフェースを持ち、使用者パソコン１〜３より送られたデータをＲＡＭ２４に一旦蓄え、ＣＰＵにより解析し、ラスターデータに展開した後、後述する画像形成手段２１により印刷するものである。

画像形成装置４と使用者パソコン１〜３を接続するためのネットワーク通信回線１０にネットワークインターフェース制御部１１が接続される。このネットワーク通信回線１０は、例えばツイストペア線であってＥｔｈｅｒｎｅｔ（登録商標）方式に対応する。ネットワーク通信回線１０により外部のネットワークに接続される。画像形成装置４には、バス１９が設けられ、このバス１９によりメモリ制御部２０と第１のＣＰＵ（ＣＰＵ１）１６、第２のＣＰＵ（ＣＰＵ２）１７が接続される。第１のＣＰＵ（ＣＰＵ１）１６、第２のＣＰＵ（ＣＰＵ２）１７が第１の制御素子、第２の制御素子として機能する。

制御素子切り替え部１２は、詳細については後述するが、第１の制御素子、第２の制御素子である第１のＣＰＵ１６、第２のＣＰＵ１７を通常状態と待機状態の間で選択する機能を有する。ネットワークインターフェース制御部１１から各ＣＰＵ１６、１７には、割り込み信号線１３が接続されており、割り込み信号線１３の信号は、外部より通信データを受信し、受信したデータをＲＡＭ２４に格納完了した際に有効になる。

ＣＰＵ１＿ＲＥＳＥＴ信号線１４は、第１の制御素子である第１のＣＰＵ１６の機能を停止させるためのリセット信号を制御素子切り替え部１２から第１のＣＰＵ１６に伝達する信号線である。リセット信号は "Ｌ"レベルの時にリセットであり、"Ｈ"レベルの時に非リセットとされる。同様に、ＣＰＵ２＿ＲＥＳＥＴ信号線１５は、第２の制御素子である第２のＣＰＵ１７の機能を停止させるためのリセット信号を制御素子切り替え部１２から第２のＣＰＵ１７に伝達する信号線である。ＣＰＵ２＿ＲＥＳＥＴ信号線１５の信号の内容はＣＰＵ１＿ＲＥＳＥＴ信号線１４の信号と同じである。

第１のＣＰＵ１６は第１の制御素子であり、例えばフリースケール社製のＭＰＣ７４４７ １４２０ＭＨｚと同等品と設定される。この第１のＣＰＵ１６においては、通常動作時の消費電力は例えば平均にして２１．０Ｗ、省電力時は平均にして４．１Ｗである。第１のＣＰＵ１６は、動作クロックが高く、内部キャッシュ容量が多い、そのため処理能力が第２の制御素子よりも高く、消費電力が大きくなるのが特徴である。第１のＣＰＵ１６に対してリセットとなる"Ｌ"レベルのリセット信号を印加すると、内部のクロックが停止し、消費電力がほぼ０Ｗになる。

第２のＣＰＵ１７は第２の制御素子であり、例えばＩＢＭ社製のＰＰＣ７５０ＣＬ、４００ＭＨｚと同等品に設定される。この第２のＣＰＵ１７においては、通常動作時の消費電力は例えば平均にして１．７Ｗ、省電力時は平均にして０．４Ｗ程度である。ＣＰＵ１７は、第１の制御素子であるＣＰＵ１６と比較して動作クロックが低く、内部キャッシュは少ない。そのためＣＰＵ１７は、処理能力が低いものの、消費電力が少なく待機時のネットワークの監視に適している。この第２のＣＰＵ１７へのプログラムの命令は第１のＣＰＵ１６へのものと互換性を有しており、機能については内部レジスタにセットするキャッシュの容量設定や内部クロック設定を除いてはＣＰＵ１６と共通である。

ＲＯＭ＿ＳＷＩＴＣＨ信号線１８は、制御素子切り替え部１２からメモリ制御部２０に対して出力される切り替え信号を伝達する。このＲＯＭ＿ＳＷＩＴＣＨ信号は、制御素子がリセットから開放され再起動する際に、ＲＯＭ２６に格納された初期プログラムか、ＲＡＭ２４に格納された再起動プログラムのどちらかをメモリ制御部２０に選択させるための信号である。ＲＯＭ＿ＳＷＩＴＣＨ信号が"Ｌ"レベルの時、ＲＯＭ２６上の初期プログラム領域２７に格納された初期プログラムをメモリ制御部２０に選択させ、"Ｈ"レベルの時、ＲＡＭ２４上の再起動プログラム領域２５に格納された再起動プログラムをメモリ制御部２０に選択させる。

当該画像形成装置４において、バス１９はＣＰＵ＿ＢＵＳ信号線であって、例えば３２ｂｉｔのアドレスバスと６４ｂｉｔのデータバスから構成される。このバス１９と接続するメモリ制御部２０は、ＣＰＵ１６、１７からバス１９により指定されたアドレスに対応して、ＲＡＭ２４、ＲＯＭ２６に対してアクセスをする。また、前述のようにメモリ制御部２０は、制御素子切り替え部１２からのＲＯＭ＿ＳＷＩＴＣＨ信号に応じて再起動時のメモリを切り替えて制御することができる。

画像形成手段２１は、制御素子により制御される周辺回路として機能する部分であり、図示しない感光ドラム、印字ヘッド（ＬＥＤヘッド）、定着器、転写器、搬送系などを有し、バス１９を介して第１のＣＰＵ１６などと接続される。画像形成手段２１では、ＣＰＵ１６により処理されたデータを元に用紙に印刷を行なうことができる。

メモリ制御部２０とＲＡＭ２４及びＲＯＭ２６の間の接続については、ＲＡＭ２４に接続するためのＲＡＭバス２２と、ＲＯＭ２６に接続するためのＲＯＭバス２３が使用される。ＲＡＭバス２２は６４ｂｉｔのデータバスと制御信号からなり、ＲＯＭバス２３は６４ｂｉｔのデータバスと２０ｂｉｔのアドレスバス、制御信号からなる。ＲＡＭ２４は、リードライト可能なメモリデバイスであり、プログラムを格納し、実行することができる。再起動プログラム領域２５はＲＡＭ２４上に展開されたプログラムの格納エリアであり、再起動プログラムが格納されているものとする。ＲＯＭ２６は通常の使用ではリードのみが可能なメモリデバイスである。ＲＯＭ２６の初期プログラム領域２７には、初期プログラムが格納されている。

第１のＣＰＵ１６は内部レジスタ２８を有し、第２のＣＰＵ１７は内部レジスタ２９を有する。これらの内部レジスタ２８、２９は、それぞれ後述するようなＣＰＵの状態や設定情報、ＣＰＵのバージョンなどを記憶するように機能する。この内部レジスタ２８、２９の情報を読み出しながらＣＰＵを切り替えて行くことで、円滑なＣＰＵの切り替えが実現されることになる。

次に図３を参照して、制御素子切り替え部１２の内部構造を説明する。制御素子切り替え部１２は、２つのＣＰＵ１６，１７を切り替えて制御する回路部であり、ＣＰＵ＿ＢＵＳ信号を受け付けるための内部バス４０にコマンド解析部４１が接続される。内部バス４０は、バス１９と同様に、３２ｂｉｔのアドレスバスと６４ｂｉｔのデータバスから構成される。コマンド解析部４１は、ＣＰＵ＿ＢＵＳ信号の内部バス４０を介して制御素子より書き込まれたコマンドをデコードしてステートの切り替え信号を出力する。ステートの切り替え信号のためにＥＣＯ＿ＭＯＤＥ信号線４２とＮＯＲ＿ＭＯＤＥ信号線４３が使用される。ＥＣＯ＿ＭＯＤＥ信号線４２は第１のＣＰＵ１６から待機モードに移行するコマンドが書き込まれるとコマンド解析部４１によりデコードされて有効になるＥＣＯ＿ＭＯＤＥ信号を伝達する信号線であり、ＥＣＯ＿ＭＯＤＥ信号が"Ｌ"レベルの場合は待機状態への移行を指示するものとされ、"Ｈ"レベルの場合は無効である。また、ＮＯＲ＿ＭＯＤＥ信号線４３は、第２のＣＰＵ１７から待機モードに移行するコマンドが書き込まれるとコマンド解析部４１によりデコードされて有効になるＮＯＲ＿ＭＯＤＥ信号を伝達する信号線であり、ＮＯＲ＿ＭＯＤＥ信号が"Ｌ"レベルの場合は通常状態への移行を指示する内容とされ、"Ｈ"レベルの場合は無効である。

ステートマシン４４は、組み合わせ回路とフリップフロップにより構成された順序回路であり、その内容は後述の図４に示すような状態遷移図により表される。コマンド解析部４１から出力されたＥＣＯ＿ＭＯＤＥ信号とＮＯＲ＿ＭＯＤＥ信号により状態が遷移し、ステートマシン４４の出力側のＣＰＵ１＿ＲＥＳＥＴ信号線１４、ＣＰＵ２＿ＲＥＳＥＴ信号線１５、及びＲＯＭ＿ＳＷＩＴＣＨ信号線１８からＣＰＵ１＿ＲＥＳＥＴ信号、ＣＰＵ２＿ＲＥＳＥＴ信号、及びＲＯＭ＿ＳＷＩＴＣＨ信号をそれぞれ出力する。ＣＰＵ１＿ＲＥＳＥＴ信号が"Ｌ"レベルの時は第１のＣＰＵ１６をリセットし、"Ｈ"レベルの時は動作を指示する。ＣＰＵ２＿ＲＥＳＥＴ信号が "Ｌ"レベルの時は第２のＣＰＵ１７をリセットし、"Ｈ"レベルの時は動作を指示する。また、ＲＯＭ＿ＳＷＩＴＣＨ信号は、メモリ制御部２０に出力され、ＣＰＵの初期プログラムとして初期プログラムまたは再起動プログラムのどちらかを選択するように機能する。例えば、ＲＯＭ＿ＳＷＩＴＣＨ信号が"Ｌ"レベルの時は初期プログラムを指示し、"Ｈ"レベルの時は再起動プログラムを指示することになる。ステートマシン４４はリセット回路４８に接続され、電源電圧を監視し、リセット回路４８からの出力は、電源オン時は"Ｈ"レベルになり、電源オフ時は"Ｌ"レベルになる。

次に、第１のＣＰＵ１６と第２のＣＰＵ１７がそれぞれ保持している内部レジスタ群５０について図９を参照して説明する。内部レジスタ群５０は、図２における内部レジスタ２８、２９に該当する。内部レジスタ群５０は第１のＣＰＵ１６と第２のＣＰＵ１７は共通の構成となり、このためデータが第１のＣＰＵ１６と第２のＣＰＵ１７との間で円滑に受け渡しすることができる。

内部レジスタ群５０を構成するレジスタとして、汎用レジスタ（ＲＥＧ０〜ＲＥＧｎ）５１〜５６が配設され、特にＲＥＧ０で示すレジスタ５１はヒープメモリのポインタとして使用される。さらに内部レジスタ群５０を構成するレジスタとして、プログラムカウンタ（Program Counter）５７、トラップやグローバルジャンプなどの戻り番地を記憶するリンクレジスタ（ＬＲ）５８、仮想メモリ空間へのアドレス変換のためのオフセット値が記憶されるメモリ変換テーブルレジスタ(ＢＡＴ０)５９、ＣＰＵの状態を記憶するコンディションレジスタ（ＣＲ）６０、ＣＰＵの設定情報が記憶されているマスタステータスレジスタ(ＭＳＲ)６１、プロセッサ固有の値が記憶されこの値によりＣＰＵが何かを判定できるプロセッサバージョンレジスタ(ＰＶＲ)６２が設けられている。

次に、本実施形態の画像形成装置の動作について説明する。初めに電源をＯＮにしてから印刷するまでの流れを図７を参照しながら説明し、次に、ＣＰＵの切り替え処理について図１０を参照しながら説明し、次いで再起動処理を行なう場合の処理について図１１を参照しながら説明する。

図７は実施形態の画像形成装置が電源ＯＮから待機状態を経て、印刷するまでのフローチャートである。初めに、ステップ８０で電源がオンとなり、このとき第１のＣＰＵ１６か第２のＣＰＵ１７のいずれかが作動することになるが、電源オフのタイミングなどに応じて第１のＣＰＵ１６と第２のＣＰＵ１７のどちらになるかは不定である。ステップ８１では、動作しているＣＰＵ内部のプロセッサバージョンレジスタをリードして、ＣＰＵの種類を識別する。プロセッサバージョンレジスタ（ＰＶＲ）６２はＣＰＵの種類を識別するための固有の番号が記憶されているレジスタであり、この記憶されている固有の番号でＣＰＵの種類が識別される。

プロセッサバージョンレジスタ（ＰＶＲ）６２からの固有の番号の読み出しに基づき、第１のＣＰＵ（ＣＰＵ１）１６と第２のＣＰＵ（ＣＰＵ２）１７のどちらが動作しているかを判別し（ステップ８２）、動作しているＣＰＵが第１のＣＰＵ（ＣＰＵ１）１６であればステップ８４へ移行し、動作しているＣＰＵが第２のＣＰＵ（ＣＰＵ２）１７であればステップ８６へ移行する。ステップ８４では、第１のＣＰＵ（ＣＰＵ１）１６で、固有のレジスタの設定をする。具体的には、第１のＣＰＵ（ＣＰＵ１）１６のクロックを１４２０ＭＨｚに設定する。また、ステップ８６では第２のＣＰＵ（ＣＰＵ２）１７で固有のレジスタの設定をする。具体的には、第２のＣＰＵ（ＣＰＵ１）１７のクロックを４００ＭＨｚに設定する。

このようなＣＰＵに対する設定を行ったところで、ＲＡＭ２４をチェックする（ステップ８７）。このＲＡＭ２４のチェックは、電源オフの際に書き込まれたデータなどがある場合に、もし保存していたＲＡＭ２４の内容が壊れていると電源を切った時と同じ動作ができないので壊れていないか検査するものであり、もし壊れていたら、特定のデータを書込んだりするようにしても良い。次に、ステップ８８では、ＲＯＭ２６からプログラムを読み出してＲＡＭ２４に展開する。割り込み要因が発生した時、その処理プログラムが存在する先頭番地を書いておくためのベクタである割り込みベクタなどをＲＡＭに書き込む。また、再起動用のプログラムも最初はＲＯＭ２６に格納されており、この再起動用のプログラムもＲＡＭ２４に展開する。これらステップ８７、８８の前後で、立ち上げ時に作動するＣＰＵは処理能力の高い第１のＣＰＵ１６とするように制御する。

次いで、ステップ８９では画像形成装置４を初期化する。画像形成装置４には定着器が搭載されていており、用紙に転写されたトナーを用紙に融着させるためのヒータが定着器には内蔵されている。ヒータはハロゲンランプを利用している。ヒータはトナーの融着に必要な温度に達するまで時間がかかるので、定着器の温度上昇を早期に開始する。この画像形成装置４の初期化の後、ネットワークインターフェース制御部１１を初期化する。このネットワークインターフェース制御部１１を初期化では、ネットワークにおけるアドレスの設定やＥｔｈｅｒｎｅｔ（登録商標）コントローラのオートネゴシエーション機能により通信方式を決定する。

次に、画像形成装置４の定着器が所定の定着作業を実行できる温度に達したか否か判断する（ステップ９１）。達していなければ初期化が未だであるとして待つ。その所定温度に達していれば初期化が完了したものと判断されてステップ９２へ進む。ステップ９２では、省電力モードに移行するためのタイマである省電力移行タイマを初期化し、定着器は一定温度を維持するように設計されている。また、一定時間印刷しなければ省電力のために定着器のヒータの電源を遮断するが、省電力移行タイマはこの一定時間を決定するものである。省電力移行タイマとしては、一例としておよそ３０分の時間を設定する。

省電力移行タイマの設定の後、ＣＰＵ切り替え処理を行なう。このＣＰＵ切り替え処理は、第１のＣＰＵ１６から消費電力の低い第２のＣＰＵ１７へ切り替える（ステップ９３）。画像形成装置４はここから待機状態になる。すなわち、待機状態では高い処理能力が要らなくなるため第１のＣＰＵ１６よりも消費電力の低い第２のＣＰＵ１７を選択する。なお、切り替え処理のさらに具体的な手順は図１０および図１１を用いて後述する。

ステップ９４では、消費電力の低い第２のＣＰＵ１７を用いて待機処理を行なう。この待機処理では、ネットワークを監視し、受信したパケットを解析して装置情報の問い合わせなどの対応をする。この場合の制御素子としては、消費電力の低い第２のＣＰＵ１７が選択的に使用されているため、装置全体の消費電力を抑えることができる。また、パケットの中に印刷データが含まれる場合は待機処理を抜ける。詳細な手順は後述の図８の説明によるが、ネットワークを監視していて、印刷データが当該画像形成装置４に対して入力されたところで待機処理から通常状態への遷移を図る。

待機処理後のステップ９５ではＣＰＵ切り替え処理を行なう。使用する制御素子を消費電力の低い第２のＣＰＵ１７から処理能力の高い第１のＣＰＵ１６へ切り替える。画像形成装置４はここから再び通常状態に遷移する。ステップ９６では、画像形成装置４について電源をオンとし、定着器の温度が適切な温度になるように制御を開始する。このとき制御素子が処理能力の高い第１のＣＰＵ１６であることから、待機状態で省電力化を図っていても素早い制御が実現できる。

ステップ９６で画像形成装置４について電源をオンとした後、画像形成装置４は受信処理を行なう。この受信処理では使用者パソコン１〜３から送られてくる印刷データを受信する（ステップ９７）。この受信処理の後、ステップ９８では、印刷処理を行なう。この印刷処理時には、印刷データからラスターデータを生成し、印字ヘッド（ＬＥＤヘッド）へ送り、感光ドラム、定着器、転写器を制御して所定の用紙に印刷を行う。

以上の実施形態の画像形成装置が電源ＯＮから待機状態を経て印刷するまでのフローでは、待機状態においては電力消費量が小さい第２のＣＰＵ１７が制御素子として使用されることになり、印刷データがネットワークを介して指示されるまでの時間が長いほど高い節電効果が得られる。

次に、図１０を参照しながら、ＣＰＵの切り替え処理を行う際のフローについて説明する。先ず、ステップ７０でＣＰＵの切り替え処理を開始する。初めにキャッシュフラッシュを実行する（ステップ７１）。キャッシュとはＣＰＵ内部に設けられた高速な記憶装置であり、フラッシュとはこのメモリの内容をＲＡＭ２４に書き戻すことである。次に、レジスタの内容をＲＡＭ２４に格納する（ステップ７２）。ここでレジスタの内容とは図９に示したレジスタ群に書き込まれているデータを指す。

レジスタの内容をＲＡＭ２４に格納した後、制御素子切り替え部１２にＣＰＵ切り替えコマンドを書き込む（ステップ７３）。ここでのＣＰＵの切り替わりの動作は後述の図４の説明のように進められる。制御素子切り替え部１２にＣＰＵ切り替えコマンドを書き込んだ後、ステップ７４で再起動処理が行なわれる。この再起動処理では、切り替え後、ＣＰＵはリセットを解除され所定のリセットベクタに示すアドレスから動作を開始する。処理の詳細は、図１１を用いて後述する。この再起動処理が完了すれば、ＣＰＵ切り替え処理が終了する。

以上のように、ＣＰＵの切り替え処理を行う際には、ＣＰＵの再起動の前にキャッシュやレジスタ群の内容がＲＡＭ２４の格納された後に、再起動処理に移行する。この再起動の途中では、ＲＡＭ２４に格納されているデータを利用して、ＣＰＵの円滑な切り替え処理が行なわれる。

次に、図８を参照しながら、待機処理を行なう際のフローについて説明する。ステップ１００で、待機処理が開始すると、まず、ステップ１０１ではネットワークインターフェース制御部１１で受信する信号をモニターしながら受信の割り込みがあるかないかをチェックする。受信の割り込みがない場合（Ｎｏ）には、ステップ１０７で省電力時間を経過したか否かが判断され、省電力時間を経過していない場合（Ｎｏ）には、受信の割り込みステップに戻る。省電力時間を経過している場合（Ｙｅｓ）には、ステップ１０８で画像形成装置自体の電源をＯＦＦに制御して、受信の割り込みステップに戻る。

ステップ１０１で受信の割り込みがある場合（Ｙｅｓ）には、ステップ１０２でパケットデータをＲＡＭに転送し、次いでステップ１０３でパケットの解析が実行される。このパケット解析の結果、まず、割り込みについての内容が機器情報の問い合わせか否かが判断され（ステップ１０４）、機器情報の問い合わせである場合（Ｙｅｓ）、ステップ１０９で所定の機器情報を回答して、受信の割り込みステップに戻る。ステップ１０４で機器情報の問い合わせでない場合（Ｎｏ）には、ステップ１０５でＷｅｂデータの要求か否かが判断され、Ｗｅｂデータの要求である場合（Ｙｅｓ）にはステップ１１０でＷｅｂデータの回答を行う。ステップ１０５でＷｅｂデータの要求でない場合（Ｎｏ）にはステップ１０６で印刷データか否かが判断され、印刷データでない場合（Ｎｏ）には、受信の割り込みステップに戻る。また、ステップ１０６で受信したデータが印刷データと判断される場合(Ｙｅｓ)には、印刷動作に移行するため、待機処理を終了する。

上述の待機状態においては、消費電力の小さい第２のＣＰＵを使用して、消費される電力量を抑制することができる。さらに印刷データの受信により通常状態へ切り替わる際に、第１のＣＰＵと第２のＣＰＵの周辺回路は一部が共通であり、ＲＡＭの電源がオンのままであることから、ＲＡＭチェックを行う必要がなくなる。

次に、図１１を参照しながら、再起動処理を行う際のフローについて説明する。ステップ２００で、再起動処理が開始すると、ステップ２０１でＣＰＵ内部のＰＶＲレジスタ６２で格納されているデータが読み出される。ＰＶＲレジスタ６２はＣＰＵの種類を識別するための固有の番号が記憶されているレジスタである。このＰＶＲレジスタ６２を元に、第１のＣＰＵ１６と第２のＣＰＵ１７のどちらが動作しているか判断する。

ステップ２０２では、ステップ２０１の結果を元に第１のＣＰＵ（ＣＰＵ１）１６であればステップ２０３へ移行し、第２のＣＰＵ（ＣＰＵ２）１７であればステップ２０５へ移行する。ステップ２０３では、ＲＡＭ２４に格納されたレジスタ群５０の各データを第１のＣＰＵ（ＣＰＵ１）１６のレジスタ２８に書き込む。続いて、ステップ２０４では、第１のＣＰＵ（ＣＰＵ１）１６に固有のレジスタの設定を行い、第１のＣＰＵ（ＣＰＵ１）１６のクロックを１４２０ＭＨｚに設定する。ステップ２０５では、ＲＡＭ２４に格納されたレジスタ群５０の各データを第２のＣＰＵ（ＣＰＵ２）１７のレジスタ２９に書き込む。続いて、ステップ２０６では、第２のＣＰＵ（ＣＰＵ２）１７に固有のレジスタの設定を行い、第２のＣＰＵ（ＣＰＵ２）１７のクロックを４００ＭＨｚに設定する。

このようなＣＰＵの設定を行った後、プログラムカウンタ５７の示すアドレスヘジャンプする（ステップ２０７）。この所定のアドレスのジャンプの後、再起動処理を終了する（ステップ２０８）。この再起動処理では、ＰＶＲレジスタ６２で格納されているデータが読み出され、動作しているＣＰＵを判断し、ＲＡＭ２４に格納されたレジスタ群５０の各データをＣＰＵの内部レジスタに書き込んでから、起動動作を行う。このため動作しているＣＰＵに拘らず、周辺回路の初期化を行うことなく円滑な起動動作が実現される。

次に切り替え制御部１２における動作を図４を参照しながら説明する。図４はステートマシン４４の状態遷移図である。３０はリセット状態Ｓ１であり、ステートマシン４４のすべての出力は"Ｌ"レベルとされる。３１は通常状態Ｓ２であり、第１のＣＰＵ１６を動作させるために、ＣＰＵ１＿ＲＥＳＥＴ信号は"Ｈ"レベル、ＣＰＵ２＿ＲＥＳＥＴ信号は"Ｌ"レベル、ＲＯＭ＿ＳＷＩＴＣＨ信号は"Ｌ"レベルである。３２は待機状態Ｓ３であり、待機状態で使用されるモードを示しており、第２のＣＰＵ１７を動作させるために、ＣＰＵ１＿ＲＥＳＥＴ信号は"Ｌ"レベル、ＣＰＵ２＿ＲＥＳＥＴ信号は"Ｈ"レベル、ＲＯＭ＿ＳＷＩＴＣＨ信号は"Ｈ"レベルである。３３は通常状態Ｓ４である。第１のＣＰＵ１６を動作させるために、ＣＰＵ１＿ＲＥＳＥＴ信号は"Ｈ"レベル、ＣＰＵ２＿ＲＥＳＥＴ信号は"Ｌ"レベル、ＲＯＭ＿ＳＷＩＴＣＨ信号は"Ｈ"レベルである。

この図４にしたがってステートマシン４４の状態の遷移について説明すると、まず画像形成装置４の電源がＯＮされるとリセットＳｌの状態３０になる。電源が所定の電圧になり安定すると、リセットは解除され通常状態Ｓ２（状態３１）になる。第１のＣＰＵ１６のリセットが解除され初期プログラムが実行されて、ＲＡＭ２４、ネットワークインターフェース制御部１１、画像形成手段２１の初期化を行う。

一連の初期化処理が完了すると第１のＣＰＵ１６の処理能力は不要となり省電力のため動作を停止する。第１のＣＰＵ１６に代わって第２のＣＰＵ１７を起動する。この時まず第１のＣＰＵ１６は内部レジスタ２８の情報をＲＡＭ２４に格納する。次に格納が完了すると制御素子切り替え部１２に切り替えコマンドを書き込む。制御素子切り替え部１２はコマンドを書き込まれると待機状態Ｓ３（状態３２）へ移行する。すると第１のＣＰＵ１６がリセットされ動作を停止する。代わって第２のＣＰＵ１７はリセット解除され再起動プログラムを読み込む。第２のＣＰＵ１７は再起動プログラムにより内部レジスタの値を第１のＣＰＵ１６から引き継ぐため周辺回路の初期化を行うことなく、第２のＣＰＵ１６が停止したところから動作を再開する。

第２のＣＰＵ１７は待機状態Ｓ３（状態３２）にてネットワークインターフェース制御部１２の監視を行う。この監視状態では常に送られてくるパケットを解析し処理能力が必要なデータを発見すると第１のＣＰＵ１６を再起動させる。処理能力が求められるデータはＰＤＬ（ぺージ記述言語）と呼ばれ文字データや画像データなどである。

状態３２から状態３３への遷移については、まず第２のＣＰＵ１７は内部レジスタ２９の情報をＲＡＭ２４に格納する。次に格納が完了すると制御素子切り替え部１２に切り替えコマンドを書き込む。制御素子切り替え部はコマンドを書き込まれると通常状態Ｓ４（状態３３）へ移行する。すると第２のＣＰＵ１７がリセットされ動作を停止する。代わって第１のＣＰＵ１６はリセットが解除され再起動プログラムを読み込む。ＣＰＵ１６は再起動プログラムにより内部レジスタの値を第２のＣＰＵ１７から引き継ぐためＲＡＭ２４に受信した印刷データを損なうことなく、第２のＣＰＵ１７が停止したところから動作を再開する。

図５はステートマシン４４の変化と信号の変化を表したものである。たとえば、ステートマシンの状態Ｓ２、Ｓ４では、ＣＰＵ１＿ＲＥＳＥＴ信号が"Ｈ"レベルであってＣＰＵ２＿ＲＥＳＥＴ信号が"Ｌ"レベルで、第１のＣＰＵ１６による高速な処理が進められることが分かる。一方、状態Ｓ３では、ＣＰＵ１＿ＲＥＳＥＴ信号が"Ｌ"レベルであってＣＰＵ２＿ＲＥＳＥＴ信号が"Ｈ"レベルで、第２のＣＰＵ１７による省電力な処理が進められる。

また、図６は待機状態Ｓ３（状態３２）から通常状態Ｓ４（状態３３）へ移行する際の信号の変化を表したものである。例えば、状態Ｓ３２では、ＣＰＵ１＿ＲＥＳＥＴ信号が"Ｌ"レベルであってＣＰＵ２＿ＲＥＳＥＴ信号が"Ｈ"レベルで、第２のＣＰＵ１７による省電力な処理が進められているが、状態３３に遷移した段階では、ＣＰＵ１＿ＲＥＳＥＴ信号が"Ｈ"レベルであってＣＰＵ２＿ＲＥＳＥＴ信号が"Ｌ"レベルで、第１のＣＰＵ１６による高速な処理が進められることが分かる。制御部の状態として示す部分は、状態ａが割り込み前の状態であり、状態ｂが割り込み信号ＩＮＴが"Ｌ"レベルとなって割り込み動作が発生したことを示している。制御部の状態として示す状態ｃでは、第２のＣＰＵ１７の内部レジスタからＲＡＭ２４へのデータの格納等が行われ、状態ｄでは第１のＣＰＵ１６による高速な処理が進められることになる。

制御素子である各ＣＰＵ１６、１７にかかる電力を考察する。１日の内１時間を通常状態と考え、残りの２３時間は待機状態である使用条件を想定した場合に、切り替え制御を行わずに第１のＣＰＵの省電力モードのみを使用した場合では１日の消費電力＝４．１Ｗ×２３ｈ＋２１．０Ｗ×１＝１１５Ｗとなってしまう。一方、本実施形態の画像形成装置によれば、切り替え制御を行うことができ、１日の消費電力＝０．４Ｗ×２３ｈ十２１．０Ｗ×１＝３０．２Ｗとなり、およそ７３％の節電効果が得られることになる。

また、懸案であった通常動作時の受信性能も、本実施形態によれば、第１のＣＰＵ１６の高い処理能力により受信性能自体が低下することはない。また、本実施形態によれば、待機状態にあって印刷データ受信により通常状態へ切り替わる際、ＲＡＭチェックなどの時間が発生しないので受信データの保留時間を短縮できる。さらに、本実施形態によれば、第１のＣＰＵ１６と第２のＣＰＵ１７の周辺回路を共通にすることができ、回路構成を小さくできる利点が得られる。

[第２の実施形態]
先の実施形態では市販のＣＰＵを２個搭載することから、製品価格や基板上のＣＰＵの占有面積などについては不利な面があり、本実施形態はこれらの点を解消することのできる画像形成装置の例である。

図１２は第２のＣＰＵと同等な機能をメモリ制御部に組み込んだＣＰＵ内蔵のメモリ制御部を具備する画像形成装置１２０の構成例を示すブロック図である。なお、図１２において、図２に示した第１の実施形態の画像形成装置４の各構成要素と同等の構成要素に対しては同じ参照符号を与え、その重複する説明は省略する。

画像形成装置１２０は、電子写真方式印刷を実行する印刷装置の例であり、第１の制御素子として第１のＣＰＵ１２１を有している。第１のＣＰＵ（ＣＰＵ１）１２１は、例えばＩＢＭ社製のＰＰＣ９７０、２ＧＨｚと同等品である。この第１のＣＰＵ（ＣＰＵ１）１２１の通常動作時の消費電力は平均にして１００Ｗ、省電力時は平均にして２２Ｗである。第１のＣＰＵ（ＣＰＵ１）１２１は、動作クロックが高く、内部キャッシュ容量が多い、そのため処理能力が後述する第２の制御素子よりも高く、消費電力が多いのが特徴である。第１のＣＰＵ（ＣＰＵ１）１２１は内部レジスタ１２２を有し、ＣＰＵの切り替え時には、ＲＡＭに格納されたデータを読み込んで円滑な起動動作を行うことができる。

第１のＣＰＵ（ＣＰＵ１）１２１には、第１のＣＰＵ（ＣＰＵ１）１２１用の電源回路１２６から電源線１２３を介して電源電圧が供給され、リセット回路１２５からのリセット信号がリセット信号線１２４を介して供給される。リセット回路１２５は、第１のＣＰＵ１２１への電源が低下している場合と制御素子切り替え部１２からリセット信号が出ている場合に第１のＣＰＵ１２１をリセットする回路である。電源回路１２６は、ＤＣ／ＤＣ回路であり、外部からのリセット信号に応じて電源を遮断できる機能を持つ。

第１のＣＰＵ（ＣＰＵ１）１２１からの出力はトライステートバッファ１２７を介してバスに送出され、第１のＣＰＵ１２１の電力を遮断した場合、メモリ制御部１３０から漏れ電流を遮断する。具体的には、トライステートバッファ１２７は、通常のバッファの出力を制御信号のレベルによりハイインピーダンスにする事ができるものであり、ハイインピーダンスとすることで出力端子が内部回路から切り離されたのと同等の状態を形成する。

第１のＣＰＵ（ＣＰＵ１）１２１と選択的に動作する第２のＣＰＵ（ＣＰＵ２）１２９は、本実施形態では、ＩＢＭ社製のＰＰＣ４０５、２００ＭＨｚと同等品とされる。第２のＣＰＵ（ＣＰＵ２）１２９は、ハードマクロ化されておりメモリ制御部１３０に組み込まれている。第２のＣＰＵ（ＣＰＵ２）１２９の通常動作時の消費電力は平均にして１Ｗ以下、省電力時は平均にして０．１Ｗ程度である。第２のＣＰＵ（ＣＰＵ２）１２９は、動作クロックが低く、内部キャッシュは少ない、そのため処理能力が低いものの、消費電力が少なく待機時のネットワークの監視に適している。プログラムの命令は第１のＣＰＵ（ＣＰＵ１）１２１と互換であり、機能については内部レジスタにセットするキャッシュの容量設定や内部クロック設定を除いては第１のＣＰＵ（ＣＰＵ１）１２１と同等である。第２のＣＰＵ１２９はメモリ制御部１３０に組み込まれていることから、個別に第２のＣＰＵを基板に実装する必要はなく、本実施形態では複数のＣＰＵを選択的に動作させるにも拘らず、ＣＰＵの占有面積などは第１の実施形態の画像形成装置４に比べても小さくて済み、コストの面でも有利である。第２のＣＰＵ（ＣＰＵ２）１２９は、内部レジスタ１２８を有し、ＣＰＵの切り替え時には、ＲＡＭに格納されたデータを読み込んで円滑な起動動作を行うことができる。

メモリ制御部１３０は、先の実施形態のメモリ制御部２０と同様の構成を有しているが、
第２のＣＰＵ（ＣＰＵ２）１２９を内蔵している点と、ＰＰＣ９７０に対応して動作クロックが高くなっている点において異なっている。なお、トライステートバッファ１２７をメモリ制御部１３０の一部としているが、当該メモリ制御部１３０の外部とすることもできる。

このような構成を有する本実施形態の画像形成装置１２０は、先の実施形態と同様に、電源がＯＮされるとリセット状態になる。電源が所定の電圧になり安定すると、リセットは解除され通常状態に移行する。この時、第１のＣＰＵ１２１のリセットが解除され初期プログラムが実行されて、ＲＡＭ２４、ネットワークインターフェース制御部１１、画像形成手段２１の初期化が行われる。

これらの初期化処理が完了すると第１のＣＰＵ１２１の処理能力は不要となり省電力のため動作を停止する。第１のＣＰＵ１２１に代わって第２のＣＰＵ１２９を起動する。この時まず第１のＣＰＵ１２１は内部レジスタ１２２の情報をＲＡＭ２４に格納する。次に格納が完了すると制御素子切り替え部１２に切り替えコマンドを書き込む。制御素子切り替え部１２はコマンドを書き込まれると待機状態へ移行する。すると第１のＣＰＵ１２１がリセットされ動作を停止する。この時、第１のＣＰＵ用への電源回路１２６によりリセット時は第１のＣＰＵ１２１の電源を遮断することができ、十分な節電がなされることになる。

第１のＣＰＵ１２１の動作の停止と共に、代わって第２のＣＰＵ１２９はリセット解除され再起動プログラムを読み込む。第２のＣＰＵ１２９は再起動プログラムにより内部レジスタの値を第１のＣＰＵ１２１から引き継ぐため周辺回路の初期化を行うことなく、第２のＣＰＵ１２９が停止したところから動作を再開する。

第２のＣＰＵ１２９が停止して第１のＣＰＵ１２１が作動する場合においては、まず第２のＣＰＵ１２９は内部レジスタ１２８の情報をＲＡＭ２４に格納する。次に格納が完了すると制御素子切り替え部１２に切り替えコマンドを書き込む。制御素子切り替え部はコマンドを書き込まれると通常状態へ移行する。すると第２のＣＰＵ１２９がリセットされ動作を停止する。この時、第１のＣＰＵ用への電源回路１２６は電源供給を再開する。代わって第１のＣＰＵ１２１はリセットが解除されて再起動プログラムを読み込む。ＣＰＵ１２１は再起動プログラムにより内部レジスタの値を第２のＣＰＵ１２９から引き継ぐためＲＡＭ２４に受信した印刷データを損なうことなく、第２のＣＰＵ１２９が停止したところから動作を再開する。

この第２の実施形態における制御素子にかかる電力を比較する。例えば１日の内１時間を通常状態とし、残りの２３時間は待機状態である使用条件を想定した場合、切り替え制御を行わず第１のＣＰＵの省電カモードのみを使用した場合では１日の消費電力＝２０Ｗ×２３ｈ十１００．０Ｗ×１＝５６０Ｗとなってしまうが、第２の実施形態における動作であれば、１日の消費電力＝０．１Ｗ×２３ｈ十１００．０Ｗ×１＝１０２．３Ｗで済み、
およそ８２％の電力削減効果を得ることが出来る。

また、本実施形態のように、クロック周波数が高く処理能力の高い第１のＣＰＵ１２１を使用した場合では、待機時に低い処理能力のＣＰＵに切り替えることで省電力効果が増大することがわかる。また、第２のＣＰＵ１２９の様にＩＰ化されたハードマクロをメモリ制御部に予め搭載することで、基板上の部品数を削減できる効果をもつ。

第２の実施形態ではメモリ制御部１３０にＩＰ化されたＰＰＣ４０５ＣＰＵを搭載したが、ゲート数の少ないＣＰＵモデルとマイクロコードを使ったエミュレーション技術により、ＬＳＩや半導体チップの数やサイズを削減することも可能である。

なお、本実施形態では、電子制御装置の例として印刷装置からなる画像形成装置の例を説明したが、本発明は、ネットワーク接続されるような他のスキャナー、ファクシミリ装置、複写機、これらの複合機などでも良く、さらにＣＰＵなどの制御装置を用いて制御されるような他の音響機器、携帯電話機、家電機器、周辺機器などの種々の装置に応用することも可能である。

本発明の第１の実施形態の画像形成装置を含んだネットワークの接続例を示すブロック図である。 本発明の第１の実施形態の画像形成装置の構成例を示すブロック図である。 本発明の第１の実施形態の画像形成装置の制御素子切り替え部の構成例を示すブロック図である。 本発明の第１の実施形態の画像形成装置におけるステートマシンの状態遷移図である。 本発明の第１の実施形態の画像形成装置におけるステートマシンの変化と信号の変化を表したタイムチャートである。 本発明の第１の実施形態の画像形成装置におけるステートマシンの待機状態Ｓ３から通常状態Ｓ４へ移行する際の信号の変化を表したタイムチャートである。 本発明の第１の実施形態の画像形成装置の動作のうち、電源をＯＮにしてから印刷するまでの流れを示すフローチャートである。 本発明の第１の実施形態の画像形成装置の動作のうちの待機処理を説明するフローチャートである。 本発明の第１の実施形態の画像形成装置で使用されるレジスタ群を示すブロック図である。 本発明の第１の実施形態の画像形成装置の動作のうちのＣＰＵ 切り替え処理を説明するフローチャートである。 本発明の第１の実施形態の画像形成装置の動作のうちの再起動処理を説明するフローチャートである。 本発明の第２の実施形態の画像形成装置の構成例を示すブロック図である。

符号の説明

１〜３ 使用者パソコン
４ 画像形成装置
１０ ネットワーク通信回線
１１ ネットワークインターフェース制御部
１２ 制御素子切り替え部
１３ 割り込み信号線
１４ ＣＰＵ１＿ＲＥＳＥＴ信号線
１５ ＣＰＵ２＿ＲＥＳＥＴ信号線
１６ 第１のＣＰＵ
１７ 第２のＣＰＵ
１８ ＲＯＭ＿ＳＷＩＴＣＨ信号線
１９ バス
２０ メモリ制御部
２１ 画像形成手段
２２ ＲＡＭバス
２３ ＲＯＭバス
２４ ＲＡＭ
２５ 再起動プログラム領域
２６ ＲＯＭ
２７ 初期プログラム領域
２８、２９ 内部レジスタ
４０ 内部バス
４１ コマンド解析部
４２ ＥＣＯ＿ＭＯＤＥ信号線
４３ ＮＯＲ＿ＭＯＤＥ信号線
４４ ステートマシン
４８ リセット回路
５０ 内部レジスタ群
５１〜５６ 汎用レジスタ
５７ プログラムカウンタ
５８ リンクレジスタ
５９ メモリ変換テーブルレジスタ
６０ コンディションレジスタ
６１ マスタステータスレジスタ
６２ プロセッサバージョンレジスタ
１２０ 画像形成装置
１２１ 第１のＣＰＵ
１２２ 内部レジスタ
１２３ 電源線
１２４ リセット信号線
１２５ リセット回路
１２６ 電源回路
１２８ 内部レジスタ
１２９ 第２のＣＰＵ
１３０ メモリ制御部

Claims (13)

1. 周辺回路と、
   所定の消費電力で作動し前記周辺回路を制御する第１の制御素子と、
   前記第１の制御素子の前記消費電力よりも小さい消費電力で作動し前記周辺回路を制御する第２の制御素子と、
   通常状態のときは前記第１の制御素子で前記周辺回路を制御させると共に前記第２の制御素子の作動を停止させ、待機状態のときは前記第２の制御素子で前記周辺回路を制御させると共に前記第１の制御素子の作動を停止させる切り替え制御部とを備え、
   前記周辺回路は通常状態、又は待機状態の何れの状態においても電源が供給され、前記第１の制御素子と前記第２の制御素子とで共通にアクセス可能となるように構成された共通回路部分を有し、
   前記切り替え制御部は通常状態から待機状態への移行のときは前記第２の制御素子が前記共通回路部分にアクセスして起動するよう制御し、待機状態から通常状態への移行のときは前記第１の制御素子が前記共通回路部分にアクセスして起動するよう制御することを特徴とする電子制御装置。
2. 前記共通回路部分はメモリであり、
   待機状態から通常状態への移行のとき、前記第２の制御素子は自身が有するデータを前記メモリに書き込んで作動を停止し、前記第１の制御素子は前記メモリに書き込まれた前記データを読み出して起動し前記第２の制御素子の動作を継続することを特徴とする請求項１記載の電子制御装置。
3. 前記周辺回路を制御する素子が前記第１の制御素子から前記第２の制御素子に切り替わった後、前記切り替え制御部は前記第１の制御素子の動作を停止すると共に前記第１の制御素子に供給される電源を遮断する電源遮断機能を持つことを特徴とする請求項１記載の電子制御装置。
4. 前記周辺回路を制御する素子が前記第１の制御素子から前記第２の制御素子に切り替わった後、前記切り替え制御部は前記第１の制御素子の動作を停止すると共に前記周辺回路に供給される電源を遮断する電源遮断機能を持つことを特徴とする請求項１記載の電子制御装置。
5. 前記周辺回路に供給される前記電源を遮断する動作は所定時間の経過後に行われることを特徴とする請求項４記載の電子制御装置。
6. 前記周辺回路は、所定の画像を形成する画像形成部を有することを特徴とする請求項１記載の電子制御装置。
7. 前記画像形成部を制御する素子が前記第１の制御素子から前記第２の制御素子に切り替わった後、前記切り替え制御部は前記第１の制御素子の動作を停止すると共に前記画像形成部に供給される電源を遮断する電源遮断機能を持つことを特徴とする請求項６記載の電子制御装置。
8. 周辺回路と、
   所定の消費電力で作動し前記周辺回路を制御する第１の制御素子と、
   前記第１の制御素子の前記消費電力よりも小さい消費電力で作動し前記周辺回路を制御する第２の制御素子と、
   通常状態のときは前記第１の制御素子で前記周辺回路を制御させ、待機状態のときは前記第１の制御素子の作動を停止させると共に前記第２の制御素子で前記周辺回路を制御させる切り替え制御部とを備え、
   前記周辺回路を制御する素子が前記第１の制御素子と前記第２の制御素子との間で互いに切り替わる際において、
   切り替わり前の制御素子は前記周辺回路の記憶部に処理情報を記憶し、
   切り替わり後の制御素子は前記周辺回路の記憶部に記憶された処理情報を読み取ることで、
   前記切り替わり後の制御素子は前記切り替わり前の制御素子が停止する直前の状態に回復する復帰制御機能を持つことを特徴とする電子制御装置。
9. 前記周辺回路の記憶部に記憶される処理情報が前記第１および第２の制御素子の内部レジスタの情報であることを特徴とする請求項８記載の電子制御装置。
10. 周辺回路と、
    所定の消費電力で作動し前記周辺回路を制御する第１の制御素子と、
    前記第１の制御素子の前記消費電力よりも小さい消費電力で作動し前記周辺回路を制御する第２の制御素子と、
    通常状態のときは前記第１の制御素子で前記周辺回路を制御させ、待機状態のときは前記第１の制御素子の作動を停止させると共に前記第２の制御素子で前記周辺回路を制御させる切り替え制御部とを備え、
    前記周辺回路を制御する素子が前記第１の制御素子から前記第２の制御素子に切り替わった後、前記切り替え制御部は前記第１の制御素子の動作を停止すると共に前記第１の制御素子に供給される電源を遮断する電源遮断機能を持ち、
    前記第１の制御素子の出力部にトライステートバッファが配設されることを特徴とする電子制御装置。
11. 周辺回路と、
    所定の消費電力で作動し前記周辺回路を制御する第１の制御素子と、
    前記第１の制御素子の前記消費電力よりも小さい消費電力で作動し前記周辺回路を制御する第２の制御素子と、
    通常状態のときは前記第１の制御素子で前記周辺回路を制御させ、待機状態のときは前記第１の制御素子の作動を停止させると共に前記第２の制御素子で前記周辺回路を制御させる切り替え制御部とを備え、
    前記第１の制御素子と前記第２の制御素子とは、演算対象となるプログラムに互換性を有していることを特徴とする電子制御装置。
12. 周辺回路と、
    所定の消費電力で作動し前記周辺回路を制御する第１の制御素子と、
    前記第１の制御素子の前記消費電力よりも小さい消費電力で作動し前記周辺回路を制御する第２の制御素子と、
    通常状態のときは前記第１の制御素子で前記周辺回路を制御させ、待機状態のときは前記第１の制御素子の作動を停止させると共に前記第２の制御素子で前記周辺回路を制御させる切り替え制御部とを備え、
    前記切り替え制御部はＣＰＵバスの信号に応じて前記第１の制御素子と前記第２の制御素子との動作を切り替えることを特徴とする電子制御装置。
13. 周辺回路と、
    所定の消費電力で作動し前記周辺回路を制御する第１の制御素子と、
    前記第１の制御素子の前記消費電力よりも小さい消費電力で作動し前記周辺回路を制御する第２の制御素子と、
    通常状態のときは前記第１の制御素子で前記周辺回路を制御させ、待機状態のときは前記第１の制御素子の作動を停止させると共に前記第２の制御素子で前記周辺回路を制御させる切り替え制御部とを備え、
    前記第１の制御素子と前記第２の制御素子とは印刷データを処理することを特徴とする電子制御装置。