JPH06119289A

JPH06119289A - データ転送装置

Info

Publication number: JPH06119289A
Application number: JP29200992A
Authority: JP
Inventors: Toshiya Ishibashi; 俊哉石橋; Yasuyuki Yamamoto; 靖之山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-10-06
Filing date: 1992-10-06
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】装置の処理能力を向上させる。【構成】メインメモリ３に記憶されたデータが少なく
とも１つのブロックに分割され、周辺デバイス４へ転送
される。このとき、転送したデータのアドレスを記憶し
ておき、そのアドレスに基づいて、次に転送するデータ
のスタートアドレスが設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばコンピュータシ
ステムなどに用いて好適なデータ転送装置に関する。

【０００２】

【従来の技術】従来のコンピュータシステムにおいて
は、そのメインメモリから周辺デバイス（例えば画像処
理ボードや音声処理ボード）へのデータの転送は、ＣＰ
Ｕ（中央演算処理装置）を介して行われるようになって
いる。

【０００３】即ち、例えば図５（ａ）に示すコンピュー
タシステムにおいては、そのメインメモリ３から周辺デ
バイス４へデータを転送する場合、ＣＰＵ１は、リード
命令を受け取り、その解読を行う。そして、メインメモ
リ３に制御信号としてのリード信号を出力する。ＣＰＵ
１よりメインメモリ３にリード信号が出力されると、メ
インメモリ３からデータが読み出され、ＣＰＵ１の内蔵
するレジスタ１ａに転送される。

【０００４】レジスタ１ａに転送されたデータは、そこ
で一時記憶され、ＣＰＵ１から周辺デバイス４に制御信
号としてのライト信号が出力される。ＣＰＵ１より周辺
デバイス４にライト信号が出力されると、レジスタ１ａ
に記憶されたデータがそこから読み出され、周辺デバイ
ス４に転送される。

【０００５】なお、図中、太い矢印はデータの流れを示
し、細い矢印は制御信号を示す。

【０００６】以上のように、このコンピュータシステム
においては、リード命令の受け取り→リード命令の解読
→メインメモリ３からのデータの読み出し→周辺デバイ
ス４へのデータの転送という４つのステップ（図５
（ｂ））を１サイクルとして、メインメモリ３からＣＰ
Ｕ１を介して周辺デバイス４へのデータの転送が行われ
るようになっている。

【０００７】従って、データの転送に時間がかかる課題
があった。

【０００８】そこで、メインメモリ３から周辺デバイス
４へのデータの転送を、ＣＰＵ１を介さずに行うＤＭＡ
（Direct Memory Access）と呼ばれるデータ転送方式が
ある。ＤＭＡによりデータの転送を行うコンピュータシ
ステムにおいては、図６（ａ）に示すように、ＣＰＵ１
に制御されるＤＭＡコントローラ３１がＣＰＵ１に代わ
って、メインメモリ３にリード信号を出力すると、メイ
ンメモリ３からデータが読み出される。さらに、ＤＭＡ
コントローラ３１がＣＰＵ１に代わって、周辺デバイス
４にライト信号を出力すると、メインメモリ３から読み
出されたデータが、ＣＰＵ１を介さず、直接、周辺デバ
イス４に転送される。

【０００９】従って、メインメモリ３からのデータの読
み出し→周辺デバイス４へのデータの転送という２つの
ステップ（図６（ｂ））を１サイクルとして、メインメ
モリ３から周辺デバイス４へのデータの転送が行われる
ようになっているので、図５（ａ）における場合に比較
して、より短時間でデータを転送することができる。

【００１０】さらに、この場合、ＣＰＵ１はデータの転
送処理にほとんど関わる必要がないので、ＣＰＵ１は他
の処理を行うことができ、従って装置の処理能力を向上
させることができる。

【００１１】

【発明が解決しようとする課題】ところで、図６（ａ）
に示すようなＤＭＡによるデータの転送を行うコンピュ
ータシステムでは、メインメモリ３から転送されたデー
タが、周辺デバイス４の内蔵するデータバッファ（図示
せず）に一時記憶されるようになっている。従って、周
辺デバイス４の内蔵するデータバッファの記憶容量が小
さい場合、大量のデータを転送することが困難であっ
た。

【００１２】そこで、このような周辺デバイス４へ、メ
インメモリ３に記憶されているデータを転送する場合、
転送するデータが記憶されたメインメモリ３の領域をブ
ロックに分割し、即ちデータをブロックに分割し、各ブ
ロックごとにデータを転送する方法が考えられる。

【００１３】しかしながら、ＤＭＡによりデータの転送
を行う場合、メインメモリ３に記憶されている、転送す
るデータの先頭アドレス（スタートアドレス）を、ＤＭ
Ａコントローラ３１に設定する必要があり、これはＣＰ
Ｕ１により行われる。従って、上述した方法では、転送
するデータ量が多く、またそれをブロックに分割する分
割数が増加すると、ＣＰＵ１がＤＭＡコントローラ３１
に設定する情報としてのスタートアドレスの数（データ
量）（ブロック数に対応する）も増加する。

【００１４】よって、ＣＰＵ１がデータの転送に関わる
時間が増加し、装置の処理能力が低下する課題があっ
た。

【００１５】本発明は、このような状況に鑑みてなされ
たものであり、装置の処理能力を向上させるものであ
る。

【００１６】

【課題を解決するための手段】請求項１に記載のデータ
転送装置は、中央演算処理装置を介さずに、例えばメイ
ンメモリ３などの任意の装置から、例えば周辺デバイス
４などの他の装置へのデータの転送を制御するデータ転
送装置において、メインメモリ３から周辺デバイス４へ
転送するデータのアドレスを記憶する記憶手段としての
アドレスレジスタ１６を備え、メインメモリ３から周辺
デバイス４へのデータの転送が終了したときにアドレス
レジスタ１６に記憶されているアドレスに基づいて、次
に転送するデータのスタートアドレスを設定することを
特徴とする。

【００１７】請求項２に記載のデータ転送装置は、デー
タは、少なくとも１つのブロックに分割され、ブロック
ごとに転送され、ブロックに分割されたデータすべての
転送が終了したときに、中央演算処理装置に割り込みを
要求することができることを特徴とする。

【００１８】請求項３に記載のデータ転送装置は、ブロ
ックの転送回数を設定する設定手段としての回数レジス
タ１３をさらに備えることを特徴とする。

【００１９】

【作用】上記構成のデータ転送装置においては、メイン
メモリ３に記憶されたデータを少なくとも１つのブロッ
クに分割し、周辺デバイス４へ転送する。このとき、転
送したデータのアドレスを記憶しておき、そのアドレス
に基づいて、次に転送するデータのスタートアドレスを
設定する。従って、データを転送するたびに、中央演算
処理装置がスタートアドレスを設定する必要がないの
で、その処理能力を向上させることができる。

【００２０】

【実施例】図１は、本発明のデータ転送装置を応用した
コンピュータシステムの一実施例の構成を示すブロック
図である。図中、図５または図６における場合と対応す
る部分については、同一の符号を付してある。バスＩ／
Ｆ（バスインターフェイス）２は、ＣＰＵ１へのデータ
または制御信号の入出力をＣＰＵ１に代わって制御す
る。ＤＭＡコントローラ５は、例えば図２に示すように
構成される。

【００２１】即ち、データバスバッファ１１は、メイン
バスのデータバス（図１）に入出力するデータを一時記
憶する。アドレスバスバッファ１２は、メインバスのア
ドレスバス（図１）に入出力するアドレスを一時記憶す
る。

【００２２】回数レジスタ１３は、例えば８ビットのレ
ジスタで、そこには、メインメモリ３上でブロックに分
割されたデータを転送するＤＭＡの回数がセットされ
る。即ち、回数レジスタ１３には、転送するデータのブ
ロックの数がセットされる。

【００２３】転送量レジスタ１４は、例えば８ビットの
レジスタで、そこには、１ブロック分のデータを転送す
るためのＤＭＡの繰り返し回数がセットされる。

【００２４】即ち、例えばメインメモリ３におけるデー
タの語長がワード（３２ビット）で、周辺デバイス４で
取り扱われるデータの語長がバイト（８ビット）であ
り、また周辺デバイス４が、１回の転送で受け取ること
のできるデータの量に基づいて、データを、例えば１６
バイト（１２８ビット＝８ビット×１６）単位のブロッ
クに分割するとした場合、メインメモリ３から、ワード
単位でデータを読み出し、周辺デバイス４へ転送するＤ
ＭＡの動作を４回だけ繰り返せば、１ブロック分、即ち
１６バイト（＝ワード（４バイト）×４回）のデータが
転送されることになる。従って、この場合、転送量レジ
スタ１４には、１ブロック分のデータを転送するための
ＤＭＡの繰り返し回数としての４回がセットされる。

【００２５】さらに、例えばメインメモリ３におけるデ
ータの語長がバイト（８ビット）で、周辺デバイス４で
取り扱われるデータの語長がワード（３２ビット）であ
り、またデータが、上述した場合と同様に、１６バイト
（１２８ビット＝８ビット×１６）単位のブロックに分
割されるものとすると、メインメモリ３から、バイト単
位でデータを４回読み出し、即ちデータを１ワード分読
み出し、周辺デバイス４へ転送するＤＭＡの動作を４回
だけ繰り返せば、１ブロック分、即ち１６バイトのデー
タが転送されることになる。従って、この場合において
も、転送量レジスタ１４には、１ブロック分のデータを
転送するためのＤＭＡの繰り返し回数としての４回がセ
ットされることになる。

【００２６】つまり、転送量レジスタ１４には、メイン
メモリ３におけるデータの語長、および周辺デバイス４
で取り扱われるデータの語長のうちの、いずれか大きい
方の値で、１ブロック分のデータ量を割った値がセット
される。

【００２７】なお、上述したことから、転送量レジスタ
１４にセットされた値と、メインメモリ３におけるデー
タの語長、および周辺デバイス４で取り扱われるデータ
の語長のうちの、いずれか大きい方の値とを乗算すれ
ば、１ブロックの大きさ（データ量）を求めることがで
きる。よって、メインメモリ３におけるデータの語長、
および周辺デバイス４で取り扱われるデータの語長は、
いずれも装置の設計段階で決まるものであるから、１ブ
ロックの大きさ（データ量）が、転送量レジスタ１４に
セットされる値に基づいて決定されると考えることがで
きる。

【００２８】ＤＭＡ制御回路１５は、内部制御バスを介
して、ＤＭＡコントローラ５を構成する各ブロックを監
視するとともに制御する。さらに、ＤＭＡ制御回路１５
は、周辺デバイス４（図１）からの、ＤＭＡの要求（Ｄ
ＭＡリクエスト）（ＤＭＡＲｅｑ）を受け（ＤＭＡリク
エスト信号を受信し）、コンピュータシステム（図１）
がＤＭＡによるデータの転送をすることができる状態で
あれば、ＤＭＡの要求を出力した周辺デバイス４に、Ｄ
ＭＡの許可（Ａｃｋ）を与える（許可信号を出力す
る）。

【００２９】アドレスレジスタ１６は、例えば３２ビッ
トのレジスタで、そこには、ＤＭＡにより転送されるデ
ータのブロックのアドレスがセットされる。なお、この
アドレスレジスタ１６は、ＤＭＡによるデータの転送が
終了してもリセットされず、そのまま値を記憶（保持）
するようにすることができるようになっている（後
述）。

【００３０】スタートアドレスレジスタ１７は、例えば
３２ビットのレジスタで、そこには、ＤＭＡにより転送
するデータのアドレスがあらかじめセットされている。
なお、スタートアドレスレジスタ１７の記憶値は、ＣＰ
Ｕ１の制御により必要に応じて変更することができるよ
うになっている。

【００３１】コントロールレジスタ１８は、装置の動作
上必要な情報がセットされる、次に示すレジスタから構
成される。

【００３２】アドレスＩＮＣ／ＤＥＣレジスタ・・・Ｄ
ＭＡによるデータ転送中に、アドレスレジスタ１６にセ
ットされるアドレスを増加（ＩＮＣ）／減少（ＤＥＣ）
させることを設定するレジスタ。

【００３３】ＤＩＲレジスタ・・・データの転送方向
を、メインメモリ３→周辺デバイス４／周辺デバイス４
→メインメモリ３に設定するレジスタ。

【００３４】メモリ語長レジスタ・・・メインメモリ３
におけるデータの語長がセットされるレジスタ。なお、
このメモリ語長レジスタには、例えばバイト（８ビッ
ト）、ハーフワード（１６ビット）、ワード（３２ビッ
ト）のいずれかをセットすることができるようになって
いる。そして、本実施例においては、メインメモリ３に
おけるデータの語長が、例えば３２ビットになってお
り、従ってメモリ語長レジスタには、ワードがあらかじ
めセットされている。

【００３５】Ｉ／Ｏ語長レジスタ・・・周辺デバイス４
で取り扱われるデータの語長がセットされるレジスタ。
このＩ／Ｏ語長レジスタにおいても、メモリ語長レジス
タと同様に、バイト（８ビット）、ハーフワード（１６
ビット）、ワード（３２ビット）のいずれかをセットす
ることができるようになっている。そして、本実施例に
おいては、周辺デバイス４で取り扱われるデータの語長
が、例えばバイトになっており、従ってＩ／Ｏ語長レジ
スタには、バイトがあらかじめセットされている。

【００３６】ＩＲＱＥＮレジスタ・・・ＤＭＡによるデ
ータ（ブロック分割されたデータおよびブロック分割さ
れていないデータの両方を含む）の転送を終了した後
の、ＩＲＱ制御回路２１のＩＲＱ信号の出力の許可／禁
止を設定するレジスタ。

【００３７】ＤＭＡＥＮレジスタ・・・ＤＭＡコントロ
ーラ５の起動／停止を設定するレジスタ。

【００３８】ＣＨＣＬＲレジスタ・・・転送するデータ
のブロックの初期化をする場合には、０および１のうち
の、例えば１がセットされるレジスタ。なお、通常時に
は、０および１のうちの、例えば０がセットされる。

【００３９】ＢＤＭＡＥＮレジスタ・・・ブロック単位
でのデータの転送の許可／禁止を設定するレジスタ。

【００４０】ＢＩＲＱＥＮレジスタ・・・ブロック分割
されたデータの、最後のブロックを転送した後の、ＩＲ
Ｑ制御回路２１のＩＲＱ信号の出力の許可／禁止を設定
するレジスタ。なお、このＢＩＲＱＥＮレジスタの設定
は、ＢＤＭＡＥＮレジスタに、ブロック単位でのデータ
の転送の許可が設定されている場合のみ有効になる。ま
た、ＩＲＱＥＮレジスタの設定値には依存しない。

【００４１】ＢＦＳＡＤＤＥＮレジスタ・・・ブロック
分割されたデータの、最後のブロックを転送した後に、
スタートアドレスレジスタ１７に記憶されているアドレ
スを、アドレスレジスタ１６にセットすることを許可／
禁止することを設定するレジスタ。但し、ＣＨＣＬＲレ
ジスタに初期化モードがセットされ、ＤＭＡコントロー
ラ５が初期化された後、初めてＤＭＡＥＮレジスタに、
ＤＭＡコントローラ５の起動の設定が行われた場合、即
ちＤＭＡコントローラ５が起動された場合、ＢＦＳＡＤ
ＤＥＮレジスタの設定値に関わらず、アドレスレジスタ
１６には、スタートアドレスレジスタ１７に記憶されて
いるアドレスがセットされる。

【００４２】なお、上述したレジスタの説明で、例えば
許可／禁止などのように、○／×と記載した部分におい
て、○側を意味する場合には、０および１のうちの、例
えば１がレジスタにセットされるようになっており、ま
た、×側を意味する場合には、０および１のうちの、例
えば０がレジスタにセットされるようになっている。

【００４３】周辺アドレスレジスタ１９は、例えば３２
ビットのレジスタで、そこには、ＤＭＡの対象となる周
辺デバイス（図１においては、周辺デバイス４）の内蔵
するバッファに割り当てられたアドレスがセットされ
る。

【００４４】タイミング制御回路２０は、例えばタイマ
ＩＣ（図示せず）などより供給されるクロックから所定
の同期信号を生成し、内部制御バスを介して、ＤＭＡコ
ントローラ５を構成する各ブロックに供給する。ＩＲＱ
（割り込み要求）制御回路２１は、ＤＭＡコントローラ
５が所定の状態になったとき、バスＩ／Ｆ２を介し、Ｃ
ＰＵ１（図１）に対して割り込み要求を出す（割り込み
要求信号（ＩＲＱ信号）を出力する）。

【００４５】バス制御回路２２は、内部制御バスを制御
する他、ＤＭＡ制御回路１５で周辺デバイス４からのＤ
ＭＡリクエスト信号が受信されると、メインバス（デー
タバス、アドレスバス、リード線、およびライト線のす
べて）をＤＭＡによるデータの転送で使用することがで
きるように、バスＩ／Ｆ２を介し、ＣＰＵ１（図１）に
対してバスリクエスト（ＢｕｓＲｅｑ）を出す（バス
リクエスト信号を出力する）。そして、メインバスが空
くと（未使用状態になると）、ＣＰＵ１が、メインバス
が空いたことを示す許可（Ａｃｋ）信号を出力するの
で、バス制御回路２２は、バスＩ／Ｆ２を介してこれを
受信し、内部制御バスを介して、ＤＭＡ制御回路１５に
メインバスが空いたことを知らせる。

【００４６】さらに、バス制御回路２２は、ＣＰＵ１よ
りバスＩ／Ｆ２を介してメインバス（データバス、アド
レスバス、リード線、およびライト線）が空いたことが
知らされると、ＣＰＵ１に代わって、リード線およびラ
イト線（メインバス）を制御する（リード信号およびラ
イト信号を出力するようになる）。

【００４７】次に、その動作について説明する。例えば
メインメモリ３のアドレス１０００００００Ｈ乃至１０
００００ＦＦＨに記憶されている２５６バイトのデータ
を、１６バイトを１ブロックとして１６ブロックに分割
し、下位アドレスに記憶されたデータから、ＤＭＡによ
り周辺デバイス４に転送する場合、まずＣＰＵ１におい
て、バスＩ／Ｆ２およびメインバスのデータバスを介し
て、ＤＭＡコントローラ５の回数レジスタ１３、転送量
レジスタ１４、アドレスレジスタ１６、スタートアドレ
スレジスタ１７、コントロールレジスタ１８、または周
辺アドレスレジスタ１９の設定がそれぞれ行われる。

【００４８】ここで、本明細書中において、下位アドレ
スとは、値の小さいアドレスを意味する。

【００４９】即ち、１６のブロックのデータは、１６回
のＤＭＡにより転送することができるので、回数レジス
タ１３には、メインメモリ３上でブロックに分割された
データを転送するＤＭＡの回数としての１６がセットさ
れる。

【００５０】さらに、上述したように、メインメモリ３
におけるデータの語長がワード（３２ビット）で、周辺
デバイス４で取り扱われるデータの語長がバイト（８ビ
ット）であり、またデータが、１６バイト（１２８ビッ
ト＝８ビット×１６）単位のブロックに分割されるの
で、転送量レジスタ１４には、メインメモリ３における
データの語長（ワード）、および周辺デバイス４で取り
扱われるデータの語長（バイト）のうちの大きい方の語
長（ワード）で、１ブロック分のデータ量（１６バイト
＝４ワード）を割った値としての４がセットされる。

【００５１】スタートアドレスレジスタ１７には、ＤＭ
Ａによるデータの転送を開始するときのデータのアドレ
スとしてのメインメモリ３上のアドレス１００００００
０Ｈがセットされ、周辺アドレスレジスタ１９には、Ｄ
ＭＡによるデータの転送先となる周辺デバイス４の内蔵
するバッファ（図示せず）のアドレスとしての、例えば
２０００００００Ｈがセットされる。

【００５２】コントロールレジスタ１８においては、ま
ずＤＭＡＥＮレジスタに０がセットされ、ＤＭＡコント
ローラ５の動作が停止されるとともに、ＣＨＣＬＲレジ
スタに０→１→０が順次セットされ、転送するデータの
ブロックの初期化が行われる。さらに、アドレスＩＮＣ
／ＤＥＣレジスタに１がセットされ、ＤＭＡによるデー
タ転送中に、アドレスレジスタ１６にセットされたアド
レスが増加（ＩＮＣ）されるように設定されるととも
に、ＤＩＲレジスタに１がセットされ、データの転送方
向が、メインメモリ３→周辺デバイス４に設定される。

【００５３】また、ＩＲＱＥＮレジスタに０がセットさ
れ、ＤＭＡによるデータの転送を終了した後の、ＩＲＱ
制御回路２１のＩＲＱ信号の出力が禁止されるととも
に、ＢＤＭＡＥＮレジスタに１がセットされ、ブロック
単位でデータを転送するように設定される。同時に、Ｂ
ＩＲＱＥＮレジスタに１がセットされ、ブロック分割さ
れたデータの、最後のブロックを転送した後の、ＩＲＱ
制御回路２１のＩＲＱ信号の出力が許可されるととも
に、ＢＦＳＡＤＤＥＮレジスタに０がセットされ、ブロ
ック分割されたデータの、最後のブロックを転送した後
に、スタートアドレスレジスタ１７に記憶されているア
ドレスを、アドレスレジスタ１６にセットすることが禁
止される。

【００５４】以上のように、回数レジスタ１３、転送量
レジスタ１４、アドレスレジスタ１６、スタートアドレ
スレジスタ１７、コントロールレジスタ１８、または周
辺アドレスレジスタ１９の設定がそれぞれ行われた後、
ＣＰＵ１において、ＤＭＡコントローラ５におけるコン
トロールレジスタのうちの、ＤＭＡＥＮレジスタに１が
セットされ、ＤＭＡコントローラ５が起動される。

【００５５】そして、周辺デバイス４よりＤＭＡリクエ
スト信号（図３（ａ））が出力され、それが、ＤＭＡ制
御回路１５に入力されると、バス制御回路２２から、メ
インバス（データバス、アドレスバス、リード線、およ
びライト線）をＤＭＡによるデータの転送で使用するこ
とができるように、バスＩ／Ｆ２を介し、ＣＰＵ１（図
１）にバスリクエスト信号（図３（ｂ））が出力され
る。その後、メインバスが空くと（未使用状態になる
と）、ＣＰＵ１より、メインバスが空いたことを示す許
可（Ａｃｋ）信号（図３（ｃ））が出力され、それが、
バス制御回路２２で受信される。バス制御回路２２にお
いて、ＣＰＵ１からの許可（Ａｃｋ）信号が受信される
と、内部制御バスを介して、ＤＭＡ制御回路１５にメイ
ンバスが空いたことが知らされる。

【００５６】ＤＭＡ制御回路１５において、メインバス
が空いたことが判ると、周辺デバイス４にＤＭＡによる
データの転送を許可することを示す許可（Ａｃｋ）信号
（図３（Ｄ））が出力され、メインメモリ３から周辺デ
バイス４への、ＤＭＡによるデータの転送が開始され
る。

【００５７】即ち、まずスタートアドレスレジスタ１７
の記憶値１０００００００Ｈが、アドレスレジスタ１６
にセットされ、アドレスバスバッファ１２、およびメイ
ンバス（アドレスバス）を介してメインメモリ３に供給
される。

【００５８】そして、メインメモリ３におけるデータの
語長がワードであることから、メインメモリ３のアドレ
ス１０００００００Ｈから順次１ワードのデータが読み
出され、即ちメインメモリ３の任意の１アドレスに記憶
されている（記憶することのできる）データ長が、例え
ば１バイト（バイト）であるとすると、メインメモリ３
のアドレス１０００００００Ｈ乃至１００００００３Ｈ
に、それぞれ１バイトずつ記憶されているデータが読み
出され、合計４バイト（１ワード）（３２ビット）のデ
ータが、３２ビットのメインバス（データバス）を介し
てＤＭＡコントローラ５のデータバスバッファ１１に供
給されて記憶される。

【００５９】３２ビットのデータバスバッファ１１の下
位ビット乃至上位ビットを、Ｄ０乃至Ｄ３１と表すと、
周辺デバイス４で取り扱われるデータの語長がバイトで
あることから、まずデータバスバッファ１１におけるビ
ットＤ０乃至Ｄ７のデータが、周辺アドレスレジスタ１
９にセットされた、周辺デバイス４の内蔵するバッファ
のアドレス２０００００００Ｈに転送され、その後さら
に、Ｄ８乃至Ｄ１５のデータが周辺デバイス４の内蔵す
るバッファのアドレス２０００００００Ｈに転送され
る。以下同様にして、Ｄ１６乃至Ｄ２３のデータ、また
はＤ２４乃至Ｄ３１のデータが、周辺デバイス４の内蔵
するバッファのアドレス２０００００００Ｈに順次転送
される。

【００６０】次に、アドレスレジスタ１６が、メインメ
モリ３におけるデータの語長（３２ビット）を、メイン
メモリ３の任意の１アドレスに記憶されている（記憶す
ることのできる）データ量としてのバイト（８ビット）
で除算した値、即ち４だけインクリメントされ、その記
憶値が１００００００４Ｈとされる。

【００６１】そして、アドレスレジスタ１６に記憶され
た、メインメモリ３上のアドレス１００００００４Ｈか
ら、上述した場合と同様にして１ワードのデータが周辺
デバイス４に転送される。

【００６２】以下、上述の動作が合計、転送量レジスタ
１４の記憶値、即ち４回だけ繰り返され、メインメモリ
３上のアドレス１０００００００Ｈ乃至１００００００
ＦＨに記憶された１ブロック分（１６バイト）のデータ
（図４において、ブロックＢ₁で示す部分）が、周辺デ
バイス４に転送され、ＤＭＡによるデータの転送処理を
終了する。

【００６３】ここで、前述したように、ＩＲＱＥＮレジ
スタに０がセットされ、ＤＭＡによるデータの転送を終
了した後の、ＩＲＱ制御回路２１のＩＲＱ信号の出力が
禁止されているので、ブロックＢ₁（図４）のデータの
転送が終了しても、ＩＲＱ制御回路２１よりＣＰＵ１に
ＩＲＱ信号は出力されない。

【００６４】また、アドレスレジスタ１６には、ブロッ
クＢ₁（図４）のアドレス１０００００００Ｃ乃至１０
０００００ＦＨに記憶された１ワードのデータが転送さ
れるときにセットされた値（アドレス）１００００００
ＣＨがそのまま記憶されている。

【００６５】そして、周辺デバイス４より再びＤＭＡリ
クエスト信号が出力されると、上述した場合と同様にし
て、ＤＭＡ制御回路１５から、周辺デバイス４にＤＭＡ
によるデータの転送を許可することを示す許可（Ａｃ
ｋ）信号が出力され、メインメモリ３から周辺デバイス
４への、ＤＭＡによるデータの転送が開始される。

【００６６】この場合、まず、前のＤＭＡ処理が終了し
たときの、アドレスレジスタ１６の記憶値が、上述した
ときと同様に、メインメモリ３におけるデータの語長
（３２ビット）を、バイト（８ビット）で除算した値と
しての４だけインクリメントされる。

【００６７】即ち、アドレスレジスタ１６の記憶値（ア
ドレス）が、１００００００ＣＨから４だけインクリメ
ントされ、１０００００１０Ｈとされる。

【００６８】そして、このアドレスレジスタ１６の記憶
値（アドレス）１０００００１０Ｈをスタートアドレス
として、メインメモリ３から周辺デバイス４へのデータ
の転送が開始される。

【００６９】つまり、図４に示すブロックＢ₁のデータ
を転送した場合と同様にして、ブロックＢ₂のデータが
転送される。

【００７０】以下同様にして、周辺デバイス４よりＤＭ
Ａリクエスト信号が出力されるたびに、ＤＭＡによるデ
ータの転送が行われる。

【００７１】そして、回数レジスタ１３の記憶値の回数
（１６回）だけ、周辺デバイス４よりＤＭＡリクエスト
信号が出力され、最後のブロックＢ₁₆（図４）のデータ
の転送が終了すると、ＢＩＲＱＥＮレジスタに１がセッ
トされ、ブロック分割されたデータの、最後のブロック
を転送した後の、ＩＲＱ制御回路２１のＩＲＱ信号の出
力が許可されているので、ＩＲＱ制御回路２１よりＣＰ
Ｕ１にＩＲＱ信号（図３（ｅ））が出力され、メインメ
モリ３のアドレス１０００００００Ｈ乃至１０００００
ＦＦＨに記憶されている２５６バイトのデータすべて
の、周辺デバイス４への転送が終了したことが知らされ
る。

【００７２】以上のように、例えば周辺デバイス４の内
蔵するバッファの記憶容量が小さく、１回で大量のデー
タを転送することができない場合、そのデータを小さな
ブロックに分割して転送するようにし、さらに転送した
データのアドレスを記憶しておき、そのアドレスに基づ
いて、次に転送するデータのスタートアドレスを設定す
るようにしたので、データを転送するたびに、ＣＰＵ１
がスタートアドレスを設定する必要がなく、装置の処理
能力を向上させることができる。即ち、ＣＰＵ１がデー
タの転送に関わる時間が減少するので、ＣＰＵ１に他の
処理を行わせるようにすることができる。

【００７３】以上、本発明のデータ転送装置をコンピュ
ータシステムに適用した場合について説明したが、本発
明は、コンピュータシステムだけでなく、装置（回路）
間で、データを転送するあらゆるシステム（装置）に適
用することができる。

【００７４】なお、本実施例においては、本来ならば１
回で転送する２５６バイトのデータを、１ブロックが１
６バイトのブロックに分割して転送するようにしたが、
例えば周辺デバイス４の内蔵するバッファの記憶容量が
十分大きければ、コントロールレジスタ１８におけるＢ
ＤＭＡＥＮレジスタを０にセットし、ブロック単位での
データの転送を禁止して、１回で２５６バイトのデータ
を転送するようにすることができる。

【００７５】さらに、本実施例では、ＩＲＱＥＮレジス
タに０をセットし、ＤＭＡによるデータの転送を終了し
た後の、ＩＲＱ制御回路２１のＩＲＱ信号の出力を禁止
するようにしたが、ＩＲＱＥＮレジスタに１をセット
し、ブロックごとのデータの転送が終了するたびに、Ｉ
ＲＱ制御回路２１よりＩＲＱ信号を出力させるようにす
ることができる。

【００７６】また、本実施例においては、ＢＦＳＡＤＤ
ＥＮレジスタに０をセットし、ブロック分割されたデー
タの、最後のブロックＢ₁₆（図４）を転送した後に、ス
タートアドレスレジスタ１７に記憶されているアドレス
を、アドレスレジスタ１６にセットすることを禁止する
ようにしたので、最後のブロックＢ₁₆（図４）を転送し
た後、アドレスレジスタ１６は、アドレス１０００００
ＦＣＨを記憶したままになる。従って、さらに周辺デバ
イス４よりＤＭＡリクエスト信号が出力されると、アド
レスレジスタ１６の記憶値（アドレス１０００００ＦＣ
Ｈ）が、上述したように４だけインクリメントされ、こ
れにより、メインメモリ４上のアドレス１００００１０
０Ｈ以下に記憶されたデータが、ブロックごとに転送さ
れることになる。

【００７７】さらに、ＢＦＳＡＤＤＥＮレジスタに１を
セットし、ブロック分割されたデータの、最後のブロッ
クＢ₁₆（図４）を転送した後に、スタートアドレスレジ
スタ１７に記憶されているアドレスを、アドレスレジス
タ１６にセットすることを許可するようにすれば、最後
のブロックＢ₁₆（図４）を転送した後、スタートアドレ
スレジスタ１７に記憶されているアドレス１０００００
００Ｈを、アドレスレジスタ１６にセットするようにす
ることができる。従って、この場合、さらに周辺デバイ
ス４よりＤＭＡリクエスト信号が出力されると、アドレ
スレジスタ１６にセットされたアドレス１００００００
０Ｈ以下に記憶されたデータ（ブロックＢ₁乃至Ｂ₁₆の
データ）が、再び転送されることになる。

【００７８】また、本実施例では、説明を簡単にするた
めに、メインメモリ３と、周辺デバイス４との間のデー
タ転送について説明したが、例えばメインメモリ３と、
他の周辺デバイスとの間や、周辺デバイスどうしの間に
おいても、同様にしてデータ転送をするようにすること
ができる。

【００７９】

【発明の効果】以上のように、本発明のデータ転送装置
によれば、任意の装置に記憶されたデータを少なくとも
１つのブロックに分割し、他の装置へ転送する。このと
き、転送したデータのアドレスを記憶しておき、そのア
ドレスに基づいて、次に転送するデータのスタートアド
レスを設定する。従って、データを転送するたびに、中
央演算処理装置がスタートアドレスを設定する必要がな
いので、その処理能力を向上させることができる。

【図面の簡単な説明】

【図１】本発明のデータ転送装置を応用したコンピュー
タシステムの一実施例の構成を示すブロック図である。

【図２】図１の実施例のＤＭＡコントローラ５のより詳
細なブロック図である。

【図３】図１の実施例の動作を説明するためのタイミン
グチャートである。

【図４】図１の実施例のメインメモリ３および周辺デバ
イス４の内蔵するバッファのメモリマップである。

【図５】従来のコンピュータシステムの一例の構成を示
すブロック図である。

【図６】従来の、ＤＭＡによるデータの転送を行うコン
ピュータシステムの一例の構成を示すブロック図であ
る。

【符号の説明】

１ＣＰＵ１ａレジスタ２バスＩ／Ｆ３メインメモリ４周辺デバイス５ＤＭＡコントローラ１１データバスバッファ１２アドレスバスバッファ１３回数レジスタ１４転送量レジスタ１５ＤＭＡ制御回路１６アドレスレジスタ１７スタートアドレスレジスタ１８コントロールレジスタ１９周辺アドレスレジスタ２０タイミング制御回路２１ＩＲＱ制御回路２２バス制御回路３１ＤＭＡコントローラ

Claims

【特許請求の範囲】

【請求項１】中央演算処理装置を介さずに任意の装置
から他の装置へのデータの転送を制御するデータ転送装
置において、前記任意の装置から前記他の装置へ転送するデータのア
ドレスを記憶する記憶手段を備え、前記任意の装置から前記他の装置へのデータの転送が終
了したときに前記記憶手段に記憶されているアドレスに
基づいて、次に転送するデータのスタートアドレスを設
定することを特徴とするデータ転送装置。
【請求項２】前記データは、少なくとも１つのブロッ
クに分割され、前記ブロックごとに転送され、前記ブロックに分割されたデータすべての転送が終了し
たときに、前記中央演算処理装置に割り込みを要求する
ことができることを特徴とする請求項１に記載のデータ
転送装置。
【請求項３】前記ブロックの転送回数を設定する設定
手段をさらに備えることを特徴とする請求項２に記載の
データ転送装置。