KR101486027B1

KR101486027B1 - 타이밍 포트

Info

Publication number: KR101486027B1
Application number: KR1020097023971A
Authority: KR
Inventors: 마이클 데이비드 메이; 피터 헤딘거; 알라스테어 딕손
Original assignee: 엑스모스 엘티디
Priority date: 2007-04-17
Filing date: 2008-04-15
Publication date: 2015-01-28
Also published as: US7617386B2; EP3349120A1; CN101689157A; US20080263318A1; JP5222937B2; CN101689157B; JP2010525436A; EP2137627A1; KR20100016636A; WO2008125670A1; EP3349120B1

Abstract

인터페이스 부분과 내부 환경을 구비한 프로세서가 제공된다. 상기 인터페이스 부분은, 현재 시간 값을 수신하도록 구성된 적어도 하나의 포트와, 상기 포트와 관련되고 아울러 트리거 시간 값을 저장하도록 구성된 제 1 레지스터와, 그리고 상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트와 외부 환경 사이에서 데이터를 전달하고 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하도록 구성된 비교 로직을 포함한다. 상기 내부 환경은, 상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 유닛과,그리고 상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴러를 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함한다. 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함한다.

Description

타이밍 포트{TIMED PORTS}

본 발명은 적어도 하나의 타이밍 포트(timed port)를 가진 프로세서에 관한 것으로, 특히 다른 프로세서 또는 외부 디바이스와 인터페이스하기 위한 인터페이스 프로세서(interface processor)에 관한 것이다.

프로세서 설계자들이 처리해야 하는 많은 것들 중 하나는, 프로세서와 통신하려는 외부 디바이스의 개수가 점점 증가하는데 따른 문제를 처리해야하는 것이다. 일반적으로, 이것은 외부 디바이스에 접속된 포트에서 일어나는 동작들을 처리하기 위해 어떤 종류의 인터럽트(interrupt) 처리 능력을 프로세서에 제공함으로써 이루어진다. 더욱이, 더 정교한 인터페이스 로직이 예를 들어 포트 당 복수의 외부 디바이스들을 다루기 위해 이러한 포트들에서 사용된다.

여러 상황에서 인터페이스가 필요하다. 배경기술의 예를 통해 본 명세서에서 설명되는 그 한 가지는 모바일 애플리케이션 프로세싱에서의 인터페이스이다.

도 1은 모바일 애플리케이션 프로세서(2)의 예시적 애플리케이션을 나타낸다. 애플리케이션 프로세서(2)는 CPU(4)와 복수의 인터페이스 제어기들(6)을 포함하며, 복수의 인터페이스 제어기들(6)은 복수의 주변 디바이스들(8)과 인터페이스한다. 인터페이스 제어기들은, 하드 드라이브(hard-drive, HDD)(8a) 및 SDRAM 메모 리(8b)와 인터페이스하는 메모리 제어기(6a)와; 카메라(8c)와 인터페이스하는 비디오 제어기(6b)와; LCD 디스플레이(8d)와 인터페이스하는 디스플레이 제어기(6c)와; 마이크로폰(8e), 스피커(8f), 및 헤드셋(8g)과 인터페이스하는 오디오 제어기(6d)와; 그리고 키보드(8h), 범용 직렬 버스(Universal Serial Bus, USB) 디바이스(8i), 보안 디지털(Secure Digital, SD) 카드(8j), 멀티미디어 카드(Multi-Media Card, MMC)(8k), 및 범용 비동기 수신기/송신기(Universal Asynchronous Receiver/Transmitter, UART) 디바이스(8l)와 인터페이스하는 접속 제어기(connectivity controller)(6e)를 포함한다. 인터페이스 제어기들(6)은 전형적으로 버스(3)를 통해 CPU(4)에 접속된다. 시스템은 또한 파워 제어기(power controller)(10)와 무선 프로세서(radio processor)(12)를 포함한다.

주의할 것으로, 인터페이스 제어기들(6)은 약간 개략적으로 도시되었지만, 일반적으로 어떤 종류의 전용 I/O 로직 혹은 특별히 구성된 포트들을 나타낸다.

일반적으로, 외부 인터페이스는 인터럽트를 사용하여 달성되거나 혹은 폴링(polling)에 의해 달성된다. 인터럽트가 사용될 때, 외부 주변 디바이스들은 신호를 전송하여 프로세서에 입력될 준비가 된 데이터가 있는지를 알려주거나 혹은 프로세서로부터의 데이터가 요구되는지를 프로세서에게 알려준다. 폴링이 사용될 때, 프로세서는, 디바이스가 데이터를 공급하거나 수신할 수 있는지 여부를 결정하기 위해 디바이스의 상태를 계속적으로 점검한다.

도 1에서와 같은 애플리케이션 프로세서(2)를 구현하는 한 가지 가능한 방법은 ASIC(Application Specific Integrated Circuit) 마이크로제어기를 사용하는 것 이다. ASIC는 가능하게는 특정 애플리케이션 전용의 마이크로프로세서 및 상기 특정 애플리케이션에 적합하도록 최적화된 마이크로프로세서를 포함하는 하드와이어링된 디바이스이다. 소정의 기능에 있어, 이들은 일반적으로 다른 옵션들보다 값이 더 싸고, 전력을 덜 소모한다. 그러나, 이들은 설계하기 복잡하고, 사전에 설계되어야만 하고, 그리고 쉽게 재구성될 수 없다.

달리 가능한 또 다른 것은 필드 프로그래밍가능 게이트 어레이(Field Programmable Gate Array, FPGA) 디바이스를 사용하는 것이다. FPGA는 제조 이후에 "현장에서(in the field)"에서 구성될 수 있는 반도체 디바이스이다. FPGA를 구성하기 위해, 먼저, 예를 들어 배선 약도(schematic diagram)를 그리거나 기능을 기술하는 텍스트 파일을 생성함으로써 요구된 로직 기능을 모델링하기 위해 컴퓨터가 사용된다. FPGA는 정적으로 구성되는 상호접속들 통해 통신하는 룩업 테이블(look-up table)들의 어레이를 포함한다. 컴퓨터 모델은 FPGA 벤더(vendor)에 의해 제공되는 소프트웨어를 사용하여 컴파일되어, FPGA 룩업 테이블에 다운로드될 수 있는 바이너리 파일을 생성한다. 이것은 장비 제조자들이 그들 자신의 개별 필요에 맞도록 FPGA를 만들 수 있게 한다.

이러한 예에서, 인터페이스 제어기(6)는 FPGA로서 구현된다. 이로 인해 모바일 전화기의 제조자는 일반적인 FPGA 디바이스(2)를 구입하여 그들이 원하는 애플리케이션에 특정되도록 바로(on site)(즉, 현장에서) 이들을 구성할 수 있는 장점이 있다. 그러나, FPGA의 단점은 ASIC보다 값이 비싸고, 느리며, 전력을 많이 소모한다는 것이다.

대안적인 예에서, 전체 칩(2)은 FPGA로 구성될 수 있거나 혹은 칩(2)은 칩(2)과 각각의 주변기(8) 간에 개별 FPGA 칩이 접속된 범용 프로세서일 수 있다. 그러나, 이러한 옵션들은 값이 훨씬 더 비싸고 전력 소비가 훨씬 더 크며, 따라서 대부분의 모바일 폰 및 다른 가전 디바이스에 대해 사용되지 않고 있다.

ASIC의 가격, 속도, 범위 및 에너지 소비 레벨을 구비하면서 FPGA의 구성가능성를 달성하는 것은 이로운 것이다. 이러한 목표를 달성함에 있어 하나의 특정 방법은 프로세서와 그 환경 간의 상호작용에 대해 적당한 타이밍을 제공하는 것이다.

본 발명의 일 실시형태에 따르면, 인터페이스 부분과 내부 환경을 구비한 프로세서로서가 제공되고, 여기서 상기 인터페이스 부분은, 현재 시간 값(current time value)을 수신하도록 구성된 적어도 하나의 포트와; 상기 포트와 관련되고 아울러 트리거 시간 값(trigger time value)을 저장하도록 구성된 제 1 레지스터와; 그리고 상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트와 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하도록 구성된 비교 로직을 포함하고, 상기 내부 환경은, 상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 유닛과; 그리고 상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드(thread)들을 스케쥴링(scheduling)하는 쓰레드 스케쥴러(thread scheduler)를 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함한다.

유리하게도 이것은 쓰레드들의 스케쥴링이 데이터 전달의 타이밍과 밀접하게 링크될 수 있게 하고, 따라서 이러한 쓰레드들에 의해 처리되는 입력 및 출력 동작에 대한 응답 시간의 정밀 제어를 가능하게 한다.

일 실시예에서, 상기 쓰레드 스케쥴러는 실행가능한 쓰레드들의 세트를 유지하도록 구성될 수 있고, 그리고 상기 쓰레드 스케쥴러에 의한 스케쥴링은 쓰레드를 상기 세트로부터 제거함으로써 쓰레드를 중지시키는 것을 포함할 수 있다. 이러한 쓰레드 중지 방법은 빠른 반응 시간이 요구되는 때 인터럽트의 사용에 바람직하다. 쓰레드 중지를 사용하여, 쓰레드 스케쥴러는 관련 동작을 예측하여 쓰레드를 실행할 준비를 할 수 있고, 이것은 프로세서가 반응할 "준비가 되어있음"을 의미한다. 대조적으로, 인터럽트를 사용하여, 실행 유닛은 어떤 잠재적으로 관련되지 않은 코드를 실행시키면서 외부 디바이스로부터의 신호에 의해 인터럽트된다. 이러한 인터럽트의 경우에, 현재 프로그램 상태는 인터럽트에 따라 동작될 수 있기 전에 저장되어야만 한다. 따라서 인터럽트를 사용하는 반응 시간은 훨씬 더 느리다. 폴링은, 계속적인 질의 및 응답 요구로 인해 에너지 효율이 낮다.

상기 프로세서는 상기 현재 시간 값을 출력하도록 구성된 카운터를 포함할 수 있고, 상기 적어도 하나의 포트는 상기 카운터로부터 상기 현재 시간 값을 수신하도록 구성될 수 있다.

상기 프로세서는 복수의 포트들 및 복수의 제 1 레지스터들을 포함할 수 있고, 각각의 제 1 레지스터는 각각의 포트와 관련되고 아울러 각각의 트리거 시간 값을 저장하도록 구성되며, 여기서 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함할 수 있다.

상기 전달은 입력 동작을 포함할 수 있고, 그럼으로써 데이터가 상기 외부 환경으로부터 상기 적어도 하나의 포트에 캡처(capture)되고, 그리고 상기 변경은 상기 내부 환경으로의 입력을 위한 상기 데이터의 이용가능도를 표시하는 제 1 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함할 수 있다. 상기 전달은 출력 동작을 포함할 수 있고, 그럼으로써 데이터가 상기 적어도 하나의 포트들 각각으로부터 상기 외부 환경에 제공되고, 그리고 상기 변경은 상기 내부 환경과의 데이터의 또 다른 전달을 위한 상기 적어도 하나의 포트의 이용가능도를 표시하는 제 2 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함할 수 있다.

상기 실행 유닛은 만약 상기 준비 신호 또는 신호들 중 각각의 하나가 상기 제 1 상태에 있다면, 포트로부터 상기 내부 환경으로 데이터를 입력하는 입력 명령을 실행하도록 구성될 수 있고, 상기 입력 명령은 상기 하나 또는 그 이상의 관련 쓰레드들의 시퀀스의 구성 명령일 수 있다. 상기 실행 유닛은 만약 상기 준비 신호 또는 신호들 중 각각의 하나가 상기 제 2 상태에 있다면, 상기 내부 환경으로부터 포트로 데이터를 출력하는 출력 명령을 실행하도록 구성될 수 있고, 상기 출력 명령은 상기 하나 또는 그 이상의 관련 쓰레드들의 시퀀스의 구성 명령일 수 있다.

상기 실행 유닛은 상기 입력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 2 상태에 설정하도록 구성될 수 있다. 상기 실행 유닛은 상기 출력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 1 상태에 설정하도록 구성될 수 있다.

상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 각각의 준비 신호가 상기 제 1 상태에 설정될 때까지 상기 입력 명령의 쓰레드의 실행을 중지하는 것을 포함할 수 있다. 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 각각의 준비 신호가 상기 제 2 상태에 설정될 때까지 상기 출력 명령의 쓰레드의 실행을 중지하는 것을 포함할 수 있다.

상기 전달은 입력 동작과 출력 동작을 포함할 수 있고, 그리고 상기 실행 유닛은 입력 명령과 출력 명령을 실행하도록 구성될 수 있다.

상기 실행 유닛은 상기 제 1 레지스터 또는 레지스터들 중 하나에 상기 트리거 시간 값을 저장하는 트리거 시간 설정 명령을 실행하도록 구성될 수 있다.

상기 외부 환경은 집적 회로의 적어도 하나의 핀을 포함할 수 있고, 상기 집적 회로 내에는 상기 프로세서가 수용되어 있다. 상기 외부 환경은 집적 회로 상의 또 다른 프로세서를 포함할 수 있고, 상기 집적 회로 내에는 상기 프로세서가 수용되어 있다. 상기 내부 환경과 포트 간의 데이터의 전달은 상기 실행 유닛과 상기 포트 간의 전달을 포함할 수 있다. 상기 내부 환경은 버스를 포함할 수 있고 그리고 상기 내부 부분과 포트 간의 데이터 전달은 상기 버스와 상기 포트 간의 전달을 포함할 수 있다. 상기 내부 부분은 제 2 레지스터들의 복수의 세트들을 포함할 수 있고, 각각의 세트는 상기 복수의 쓰레드들 중 각각의 하나에 관한 정보를 저장하고, 그리고 상기 내부 환경과 포트 간의 전달은 상기 제 2 레지스터들 중 하나와 상기 포트 간의 전달을 포함할 수 있다.

상기 적어도 하나의 포트는 타임스탬프 모드에서 동작가능할 수 있고, 그럼으로써 상기 포트는 타임스탬프를 상기 포트와 상기 외부 환경 간의 데이터의 전달과 관련시킨다. 상기 인터페이스 부분은 상기 적어도 하나의 포트와 관련된 제 3 레지스터를 포함할 수 있고, 상기 타임스탬프를 관련시키는 것은 타임스탬프된 전달을 수행할 때 상기 제 3 레지스터에 상기 현재 시간 값을 저장하는 것을 포함한다. 상기 실행 유닛은 상기 타임 스탬프를 상기 제 3 레지스터로부터 상기 타임스탬프된 전달과 관련된 쓰레드의 상기 제 2 레지스터들 중 하나로 전달하도록 구성될 수 있다.

상기 실행 유닛은 상기 포트로부터의 데이터의 입력과 관련된 타임스탬프를 판독하고 아울러 상기 트리거 시간 값을 상기 타임스탬프와 특정 시간 구간의 합에 설정하여, 상기 구간이 경과한 이후 상기 포트로부터 상기 외부 환경으로 데이터의 출력을 트리거링하도록 구성될 수 있다.

상기 프로세서는 상기 현재 시간을 상기 실행 유닛으로 전달하도록 구성된 적어도 하나의 타이머를 포함할 수 있다. 상기 타이머는 웨이크-업 시간 값(wake-up time value)을 저장하는 제 4 레지스터와, 그리고 상기 현재 시간 값이 상기 웨이크-업 시간 값과 정합한다면 임의의 표시를 발생시키도록 구성된 비교 로직을 포함할 수 있고, 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 표시를 수신할 때까지 타이밍 쓰레드의 실행을 중지하도록 스케쥴링하는 것을 포함하는 것을 포함할 수 있다. 상기 실행 유닛은 상기 표시에 응답하여 상기 타이머로부터 상기 현재 시간을 판독하도록 구성될 수 있다.

상기 표시는 상기 쓰레드 스케쥴러에 전송된 쓰레드 식별자를 포함할 수 있고, 상기 쓰레드 식별자는 상기 타이밍 쓰레드를 식별할 수 있다. 상기 표시는 상기 실행 유닛에 전송된 연속 포인트 벡터(continuation point vector)를 포함할 수 있고, 상기 연속 포인트 벡터는 실행이 재개되어야 하는 상기 타이밍 쓰레드에서의 임의의 포인트를 특정할 수 있다. 상기 실행 유닛은 상기 연속 포인트 벡터를 설정하는 벡터 설정 명령을 실행하도록 구성될 수 있다.

본 발명의 또 다른 실시형태에 따르면, 인터페이스 부분과 내부 환경을 구비한 프로세서에서 쓰레드들을 스케쥴링하는 방법이 제공되고, 상기 인터페이스 부분은 적어도 하나의 포트와, 그리고 상기 포트와 관련된 제 1 레지스터를 포함하고, 상기 내부 환경은 실행 유닛 및 쓰레드 스케쥴러를 포함하고, 상기 방법은, 상기 포트에서 현재 시간 값을 수신하는 단계와; 상기 제 1 레지스터에 트리거 시간 값을 저장하는 단계와; 상기 현재 시간 값을 상기 트리거 시간 값과 비교하여 상기 현재 시간 값이 상기 트리거 시간 값과 정합하는지 여부를 검출하는 단계와; 만약 상기 정합이 검출되면 상기 포트와 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 단계와; 상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하도록 상기 쓰레드 스케쥴러를 동작시키는 단계와, 여기서 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하고; 그리고 상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하도록 상기 실행 유닛을 동작시키는 단계를 포함한다.

본 발명의 또 다른 실시형태에 따르면, 모바일 애플리케이션 프로세서와, 적어도 하나의 주변 디바이스와, 그리고 상기 모바일 애플리케이션 프로세서와 상기 주변 디바이스 사이에 접속된 인터페이스 프로세서를 구비한 모바일 단말기가 제공되고, 상기 인터페이스 프로세서는 인터페이스 부분과 내부 환경을 구비하고, 상기 인터페이스 부분은, 현재 시간 값을 수신하도록 구성된 적어도 하나의 포트와; 상기 포트와 관련되고 아울러 트리거 시간 값을 저장하도록 구성된 제 1 레지스터와; 그리고 상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트와 상기 모바일 애플리케이션 프로세서 혹은 주변 디바이스 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하도록 구성된 비교 로직을 포함하고, 상기 내부 환경은, 상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 유닛과; 그리고 상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴러를 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함한다.

본 발명의 또 다른 실시형태에 따르면, 상호접속된 프로세서들의 어레이가 제공되고, 상기 프로세서들 중 적어도 하나는 인터페이스 부분과 내부 환경을 구비하고, 상기 인터페이스 부분은, 현재 시간 값을 수신하도록 구성된 적어도 하나의 포트와; 상기 포트와 관련되고 아울러 트리거 시간 값을 저장하도록 구성된 제 1 레지스터와; 그리고 상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트와 상기 어레이 내의 또 다른 프로세서 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하도록 구성된 비교 로직을 포함하고, 상기 내부 환경은, 상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 유닛과; 그리고 상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴러를 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함한다.

본 발명의 또 다른 실시형태에 따르면, 인터페이스 부분과 내부 환경을 구비한 프로세서가 제공되고, 상기 인터페이스 부분은, 현재 시간 값을 수신하도록 구성된 포트 수단과; 상기 포트 수단과 관련되어 트리거 시간 값을 저장하는 레지스터 수단과; 그리고 상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트 수단과 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 비교 수단을 포함하고, 상기 내부 환경은, 상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 수단과; 그리고 상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴링 수단을 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함한다.

본 발명의 또 다른 실시형태에 따르면, 인터페이스 부분과 내부 환경을 구비한 프로세서에서 쓰레드들을 스케쥴링하는 컴퓨터 프로그램 물이 제공되고, 상기 인터페이스 부분은 적어도 하나의 포트와, 그리고 상기 포트와 관련된 제 1 레지스터를 포함하고, 상기 내부 환경은 실행 유닛 및 쓰레드 스케쥴러를 포함하고, 상기 프로그램은, 컴퓨터 상에서 실행될 때, 상기 포트에서 현재 시간 값을 수신하는 단계와; 상기 제 1 레지스터에 트리거 시간 값을 저장하는 단계와; 상기 현재 시간 값을 상기 트리거 시간 값과 비교하여 상기 현재 시간 값이 상기 트리거 시간 값과 정합하는지 여부를 검출하는 단계와; 만약 상기 정합이 검출되면 상기 포트와 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 단계와; 상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하도록 상기 쓰레드 스케쥴러를 동작시키는 단계와, 여기서 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하고; 그리고 상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 단계를 수행하는 코드를 포함한다.

본 발명이 더 잘 이해되도록 하기 위해, 그리고 본 발명이 어떻게 수행될 수 있는지를 보여주기 위해, 본 발명은 예시적으로 대응하는 도면을 참조하여 설명된다.

도 1은 본 발명의 기술분야에서 알려진 바와 같은 FPGA 디바이스의 예시적 애플리케이션을 나타낸다.

도 2는 인터페이스 프로세서의 예시적 애플리케이션을 나타낸다.

도 2A는 인터페이스 프로세서의 또 다른 예시적 애플리케이션을 나타낸다.

도 3은 인터페이스 프로세서의 아키텍처를 나타낸 도면이다.

도 4는 타이밍 포트를 도식적으로 나타낸 도면이다.

도 5는 쓰레드 레지스터 세트들을 도식적으로 나타낸 도면이다.

도 6은 타이머를 도식적으로 나타낸 도면이다.

도 7은 타이밍 포트의 동작을 나타낸 흐름도이다.

도 8은 타이머의 동작을 나타낸 흐름도이다.

도 2는 모바일 전화기 내의 인터페이스 프로세서들의 예시적 애플리케이션을 보여준다. 모바일 애플리케이션 프로세서(2)는 복수의 주변 디바이스들(8)과 통신할 필요가 있다. 도 1에 도시된 바와 같이, 애플리케이션 프로세서(2)는, 버스(3), CPU(4), 및 메모리 제어기(6a)를 포함하는데, 메모리 제어기(6a)는 하드 드라이브(HDD)(8a) 및 SDRAM 메모리(8b) 뿐만 아니라 파워 제어기(10) 및 무선 프로세서(12)와 인터페이스한다.

그러나, 전용 제어기들(6) 대신에, 도 2의 구성은 CPU(4)가 범용 포트(7)를 통해 외부와 통신할 수 있게 할 수 있다. 이러한 예에서, 범용 포트(7a 및 7b)가 카메라(8c) 및 LCD 디스플레이(8d)와의 인터페이스를 위해 제공되고, 범용 포트(7c)가 마이크로폰(8e), 스피커(8f), 및 헤드셋(8g)과의 인터페이스를 위해 제공 되고, 그리고 범용 포트(7d)가 키보드(8h), 범용 직렬 버스(Universal Serial Bus, USB) 디바이스(8i), SD(Secure Digital) 카드(8j), MMC(Multi-Media Card)(8k), 및 범용 비동기 수신기/송신기(Universal Asynchronous Receiver/Transmitter, UART) 디바이스(81)와의 인터페이스를 위해 제공된다.

도 2에서, 인터페이스 프로세서(14a, 14b 및 14c)는 관련 포트들(7)의 출력에 놓일 수 있고, 이 경우 제 1 인터페이스 프로세서(14a)는 이미지 디바이스들(8c-8d)과 범용 포트들(7a-7b) 사이에 접속되고, 제 2 인터페이스 프로세서(14b)는 오디오 디바이스들(8e-8g)과 범용 포트(7c) 사이에 접속되고, 그리고 제 3 인터페이스 프로세서(14c)는 범용 포트들(7d)과 다양한 접속 디바이스(8h-8m) 사이에 접속된다. 포트들(7)은 단지 범용의 포트일 필요가 있는데, 왜냐하면 애플리케이션 특정 디스플레이, 오디오 및 접속 기능이 이후 설명되는 방식으로 인터페이스 프로세서(14a-14c)에 의해 구현되기 때문이다. 포트들(7)은 FPGA 로직을 사용할 필요가 없는데, 왜냐하면 인터페이스 프로세서들(14)이 FPGA가 제공하는 유연성과 구성가능성을 제공하기 때문이다. 인터페이스 프로세서(14a)는 포트(7a 및 7b)에 접속되는 포트(22a 및 22b)를 가지고, 그리고 외부 디바이스(8c 및 8g)에 접속되는 포트(22c, 22d, 22e 및 22f)를 갖는다. 인터페이스 프로세서(14b 및 14c)도 유사한 포트들을 가지지만 도 2에서는 도시되지 않았다.

인터페이스 프로세서들은 전형적으로, 인터페이스를 통해 데이터를 전달하기 위해 사용되는 특정 프로토콜을 구현하고, 데이터를 다시 포맷(이것은 데이터를 병렬 포맷과 직렬 포맷 간에 변환하는 것을 포함함)하고, 그리고 가능하게는 더 높은 수준의 기능, 예를 들어, 데이터를 인코딩하는것, 데이터를 압축하는 것, 혹은 데이터를 암호화하는 것을 수행한다.

인터페이스 프로세서의 또 다른 애플리케이션은 도 2a에 도시된 멀티프로세서 칩(202)에서의 타일(tile)로서 존재한다. 이러한 칩(202)은, 칩(202) 상의 프로세서들(14) 간의 통신을 지원하는 고성능 상호접속(204)과, 그리고 시스템들이 복수의 칩들로부터 쉽게 구성될 수 있도록 하는 인터칩 링크(inter-chip links)(206)를 사용한다. 각각의 프로세서(14)는 포트들(22)을 통해 인터칩 링크(206)와 고성능 상호접속(204)에 접속된다.

이후 더 완전히 설명되는 인터페이스 프로세서의 중요한 특징은 포트들(22)에서의 동작을 관리하는 능력이다. 각각의 인터페이스 프로세서는 CPU, 메모리, 및 통신부들을 포함한다. CPU와 포트들 간의 다이렉트 및 응답 접속을 가능하게 하기 위해, 각각의 프로세서는 다수의 동시 프로그램 쓰레드들을 실행하기 위한 하드웨어 지원을 가지며, 동시 프로그램 쓰레드들 각각은 명령들의 시퀀스를 포함하고, 그리고 이중 적어도 일부는 특히 포트에서의 동작을 처리하는 역할을 하고 있다. 아래에서 더 완전히 설명되는 바와 같이, 하드웨어 지원은,

- 각각의 쓰레드를 위한 레지스터들의 세트와,

- 어떤 쓰레드를 실행할지를 동적으로 선택하는 쓰레드 스케쥴러와,

- 입력과 출력을 위해 사용되는 포트들의 세트(포트들(22))와,

- 외부 시간 영역과의 I/O 동기화를 위한 클럭 발생기들의 세트와,

- 실시간 실행을 제어하기 위한 타이머들의 세트를 포함한다.

각각의 프로세서 상에서 쓰레드들의 작은 세트를 사용하는 것은, 프로세서에 의해 처리되는 다른 계류중인 태스크들과 함께 통신 혹은 입력/출력이 진행할 수 있도록 사용될 수 있으며, 그리고 일부 쓰레드들이 계속될 수 있는 반면에 다른 쓰레드들은 원격 인터페이스 프로세서들로의 혹은 원격 인터페이스 프로세서로부터의 통신 중 중지됨으로써 상호접속에서의 대기시간 숨김(latency hiding)이 가능하도록 사용될 수 있다.

도 3은 본 발명의 일 실시예에 따른 인터페이스 프로세서(14)의 예시적인 아키텍처를 도식적으로 나타낸다. 프로세서(14)는 쓰레드 스케쥴러(18)의 제어 하에서 명령들의 쓰레드들을 실행하는 실행 유닛(16)을 포함한다. 프로세서(14)는 또한, 버스(13)와, 프로그램 코드 및 다른 데이터를 보유하기 위한 RAM(Random Access Memory)(24)과, 그리고 부트 코드(boot code)와 같은 영구적 정보를 저장하기 위한 ROM(Read Only Memory)(미도시)을 포함한다.

쓰레드 스케쥴러(18)는, 실행 유닛(16)이 어떤 쓰레드를 실행시켜야 하는지를 동적으로 선택한다. 종래에, 쓰레드 스케쥴러의 기능은 단지 프로세서가 완전히 사용되도록 하기 위해 프로그램 메모리로부터 쓰레드들을 스케쥴링하는 것이다. 그러나, 본 발명에 따르면, 쓰레드 스케쥴러(18)에 의한 스케쥴링은 또한 포트들(22)에서의 동작과 관련되어 있다. 이러한 점에 있어서, 유의할 것으로, 쓰레드 스케쥴러는, 포트에서의 입력 혹은 출력 동작의 결과로서 쓰레드가 실행가능하게 될 때 지연을 최소화시키기 위해 포트들(22)에 직접 연결될 수 있다.

쓰레드 스케쥴러(18)에 의해 고려되는 m 개의 쓰레드들 각각은, 쓰레드 스케 쥴러(18)가 액세스하는 레지스터들의 뱅크(20)에서의 쓰레드 레지스터들(20₁ ... 20_m)의 각각의 세트로 나타내진다. 명령 버퍼(Instruction buffers, INSTR)(19)가 또한, 메모리(24)로부터 페치된 명령들을, 실행 유닛(16)에 후속적으로 발행되기 이전에, 일시적으로 보유하기 위해 제공된다. 이러한 레지스터들 및 버퍼들의 세부적인 것은 이후 설명된다.

m 개의 쓰레드들 중에서, 쓰레드 스케쥴러(18)는 실행가능한 쓰레드들의 세트를 유지하고, 상기 세트는 "실행(run)"으로 명명되고, 이로부터, 교대로, 바람직하게는 라운드 로빈 방식으로 명령을 취한다. 쓰레드가 계속될 수 없을 때, 실행 세트로부터 쓰레드를 제거함으로써, 쓰레드는 중지된다. 예를 들어, 그 이유는 쓰레드가, 하나 또는 그 이상의 다음과 같은 동작 타입을 기다리고 있기 때문이다.

- 쓰레드의 레지스터들은 쓰레드가 실행될 수 있기 이전에 초기화된다.

- 준비되지 않은 혹은 가용한 데이터를 가지지 않은 포트로부터의 입력을 시도한다.

- 준비되지 않은 혹은 데이터를 위한 공간이 없는 포트로의 출력을 시도한다.

- 포트가 입력에 대해 준비될 때 발생될 수 있는 하나 또는 그 이상의 이벤트를 쓰레드가 기다리도록 하는 명령을 실행한다.

유의할 것으로, 본 명세서 사용되는 용어 "이벤트(event)"는 특정 동작 타입을 말하며, 이것은 기본적인 입력-출력 동작과는 약간 다르다. 차이는 도 4와 도 5 를 참조하여 아래에서 설명된다.

프로세서는 또한, 제 1 클럭 신호(ck1)의 형태로 제 1 타이밍 신호를 출력하는 제 1 클럭 발생기(17₁)와, 각각 제 2 클럭 신호(ck2, ck2' 및 ck2")의 형태로 각각의 제 2 타이밍 신호를 출력하는 복수의 제 2 클럭 발생기(17₂)와, 그리고 제 3 클럭 신호(ck3)의 형태로 제 3 타이밍 신호를 출력하는 제 3 클럭 발생기(17₃)를 포함한다. 용어 사용상 편의를 위해, 포트(22) 및 제 2 클럭(ck2, ck2' 및 ck2")은 프로세서의 인터페이스 부분으로서 도시적으로 고려될 수 있고, 그리고 실행 유닛(16), 쓰레드 스케쥴러(18), 제 1 클럭(17₁), 제 3 클럭(17₃), 그리고 버스(13) 및 메모리(24)와 같은 다른 컴포넌트들은 프로세서의 내부 환경으로서 도시적으로 고려될 수 있다. 프로세서와 상호작용하는 외부 디바이스, 엔티티, 혹은 자극은 외부 환경의 부분으로서 고려될 수 있다.

제 1 클럭 발생기(17₁) 및 제 3 클럭 발생기(17₃)는 바람직하게는 클럭 소스이다. 제 2 클럭 발생기들(17₂) 각각은, 제 1 클럭 신호(ck1), 제 3 클럭 신호(ck3), 및 일-비트 포트를 통해 수신된 외부 클럭 신호 중 어느 하나로부터 그 각각의 클럭 신호들(ck2, ck2' 및 ck2")을 유도하도록 구성된다. 제 2 클럭 발생기들(17₂) 각각은 또한 선택에 따라서는 수신된 클럭 신호를 특정 인자로 분할하기 위한 팔-비트 분할기를 가진다. 수신된 클럭 신호를 선택하기 위해, 각각의 클럭 발생기(17₂)는 해당 발생기에 의해 사용될 각각의 클럭 소스의 식별자를 저장하는 소 스 레지스터(SID)를 포함한다. 스위치 박스(56)는 제 1 클럭 신호(ck1) 또는 외부 클럭 신호를 각각의 제 2 클럭 발생기들(17₂)에 접속되도록 구성된다. 따라서, 제 2 클럭 발생기들(17₂) 각각은 서로 다른 클럭 소스 및/또는 분할 인자를 가질 수 있다.

실행 유닛(16) 및 쓰레드 스케쥴러(18)는 제 1 클럭 신호(ck1)에 의해 클럭킹 된다. 이것이 의미하는 것은 쓰레드가 제 1 클럭 신호(ck1)를 사용하여 시간에 맞춰 실행 세트로부터 또한 스케쥴링된다는 것이고, 그리고 이러한 쓰레드들의 명령들은 메모리(24)로부터 페치되고, 실행 유닛(16)에 발생되고, 그리고 제 1 클럭 신호(ck1)를 사용하여 시간에 맞춰 실행된다는 것을 의미한다. 이러한 명령들 중 일부는 입력 및 출력 명령을 포함하여, 내부 부분과 포트 간의 데이터 전달이 제 1 클럭 신호(ck1)를 사용하여 시간에 맞춰 수행된다. 즉, 이러한 태스크들은 제 1 클럭 신호(ck1)의 에지에 의해 트리거링된다.

만약 클럭킹 모드에 있다면, 각각의 포트(22)는 선택된 제 2 클럭 신호에 의해 클럭킹된다. 제 2 신호들(ck2, ck2' 및 ck2") 중 어느 하나가 스위치 박스(52)에 의해 포트들(22) 중 어느 하나로의 출력을 위해 선택될 수 있다. 선택을 용이하게 하기 위해, 각각의 포트(22)는 대응하는 레지스터(CKID)(54)와 관련되어 있는 데, 상기 대응하는 레지스터(CKID)(54)는 제 2 클럭 발생기들(17₂) 중 하나의 식별자를 저장한다. 스위치 박스(52)는 식별된 클럭 발생기로부터 대응하는 포트에 제 2 클럭 신호를 공급하도록 구성된다. 다음의 설명을 위해, 제 2 클럭 신호(ck2)는 포트(22)를 클럭킹하기 위해 선택된다고 가정한다. 이것이 의미하는 것은 데이터가 제 2 클럭 신호(ck2)를 사용하여 시간에 맞춰 포트(22)와 외부 환경 사이에서 전달된다는 것이고, 그리고 입력을 위한 데이터의 이용가능도 및 출력을 위한 데이터의 이용가능도가 제 2 클럭 신호(ck2)를 사용하여 시간에 맞춰 시그널링된다는 것이다. 즉, 이러한 태스크들은 제 2 클럭 신호(ck2)의 에지에 의해 트리거링된다. 포트들(22)의 동작은 도 4를 참조하여 아래에서 더 상세히 설명된다.

유의할 것으로, 클럭 도메인들 간의 데이터 전달시, 준안정성(metastability)을 피하기 위해 어떤 종류의 동기화가 요구될 수 있는데, 여기서 준안정성은 데이터 신호가 상태를 변경시키는 동안 데이터가 비의도적으로 판독되는 경우 일어나는 문제이다. 준안정성을 피하기 위한 동기화 기술은 종래 기술에 공지되어 있고, 따라서 본 명세서에서는 더 설명되지 않는다.

클럭 발생기들(17₂)에 추가하여, 프로세서(14)는 제 1 클럭 신호(ck1)에 의해 클럭킹되는 카운터(57)를 포함한다. 간단히 온(on) 및 오프(off)로 오실레이팅하는 클럭 신호와 달리, 카운터에 의해 출력되는 값은 제 1 클럭 신호(ck1)의 복수의 싸이클을 통해 누적되어 증분된다. 따라서, 이러한 카운터(57)에 의해 출력되는 값은 현재 시스템 시간(tm)을 나타내고, 이것은 카운터가 마지막으로 재설정된 이후 경과한 시간의 양의 정도를 나타낸다.

이러한 시스템과 함께, 시간 카운터(57)에는 다수의 타이머들(58)이 제공된다. 타이머들(58)은 자체적으로 시간 값을 카운팅하지 않지만, 대신에 각각의 타이 머(58)는 (도시되지는 않은 접속에 의해) 카운터(57)로부터 실행 유닛(16)에 시간 값을 전달하도록 동작가능하다. 만약 타이머가 비조건부 모드에 있다면, 실행 유닛은 간단히 타이머(58)를 통해 현재 시간 값(tm)을 판독할 수 있다. 만약 타이머(58)가 조건부 모드에 있다면, 실행 유닛은 단지 타이머(58)로부터 시간 값(tm)을 판독하는데, 이것은 이러한 시간 값이 해당 타이머와 관련된 레지스터 TIME(59)에 저장된 트리거 시간 값 이후에 존재하는 경우 일어난다. 대응하는 쓰레드는 트리거 시간 값이 현재 시간 값과 정합할 때까지 일시중지될 수 있다. 타이머들은 또한 도 6과 관련하여 아래에서 설명되는 바와 같이 이벤트들을 생성하는데 사용될 수 있다.

또한, 타이머 카운터(57)는 포트들(22)을 통한 데이터의 입력 및 출력의 타이밍을 제어하는데 사용될 수 있다. 만약 타이밍 모드에 있다면, 포트(22)는, 제 2 클럭 신호(ck2)의 에지에 의해서 트리거링되는 대신에, 특정 시간의 검출에 의해 트리거링된다. 유리하게는, 이것은 외부 디바이스와의 상호작용시 응답 시간의 정밀 제어를 가능하게 한다. 개별적인 각각의 TIME 레지스터(55)는 트리거 시간 값을 저장하기 위해 각각의 포트(22)와 관련된다. 각각의 포트(22)는 카운터(57)로부터 현재 시스템 시간 값(tm)을 수신하고, 아울러 임의의 포트가 클럭킹 모드가 아닌 타이밍 모드에 있는 경우, 현재 시간 값(tm)이 각각의 TIME 레지스터(55)에 저장된 트리거 시간 값과 정합할 때에만 데이터가 포트와 외부 환경 간에 전달되도록 구성된 비교 로직을 포함한다. 즉, 정합이 검출될 때, 입력 데이터는 외부 환경으로부터 포트에 샘플링되거나, 또는 출력 데이터는 포트로부터 외부 환경에 제공된다. 포트와 외부 환경 간의 이러한 전달은 또한 정합이 검출될 때 단지 시그널링된다. 이것은 전달 및 시그널링이 제 2 클럭 신호(ck2)의 에지에 의해 트리거링되는 것 대신이다.

더욱이, 시간 카운터(57)와의 접속은 포트들 각각이 들어오는 데이터를 입력의 시간을 사용하여 타임스탬프하게 할 수 있게 하고, 그리고 이러한 타임스탬프가 쓰레드에 대해 가용하게 할 수 있다.

유리한 것으로, 빠른 응답 시간을 위해, 다이렉트 하드와이어링 접속(direct hardwired connection)(28)이 쓰레드 스케쥴러(18)와 실행 유닛(16) 사이에 제공되어, 쓰레드 스케쥴러(18)로 하여금 실행 유닛(16)이 어떤 쓰레드 혹은 쓰레드들을 페치 및 실행해야만 할지를 제어할 수 있게 한다. 다이렉트 하드와이어링 경로(30a, 30b, 30c)는 또한 쓰레드 스케쥴러(18)와 각각의 포트들(22) 사이에 제공되고, 그리고 다이렉트 하드와이어링 경로(29₁ ... 29_m)는 쓰레드 스케쥴러(18)와 각각의 레지스터(20) 사이에 제공된다. 이러한 다이렉트 경로는 바람직하게는, 쓰레드 스케쥴러로 하여금 각각의 쓰레드를 하나 또는 그 이상의 포트들(22)과 관련시키고, 특히 어떤 동작이 발생했을 때 포트들로부터 준비 표시를 반환하게 할 수 있는 제어 경로를 제공하여, 프로세서로 하여금 포트(22)에서 발생하는 동작 혹은 자극에 빠르게 응답할 수 있게 한다. 포트들과 관련된 쓰레드 스케쥴러의 동작은 도 4 및 도 6과 관련하여 아래에서 설명된다.

실행 유닛(16)은 또한, 다이렉트 접속(27 및 31)을 통해 각각의 포트들(22a- 22c) 및 각각의 레지스터(20₁-20_m)에 액세스하고, 따라서 코어 프로세서와 레지스터와 외부 환경 사이에 다이렉트 링크를 제공한다. 바람직하게는, 이러한 다이렉트 경로는 실행 유닛으로 하여금 조건들을 포트들에 전달할 수 있게 하는 또 다른 제어 경로들을 제공한다. 이것은 도 4에 대해서 아래에서 더 상세히 설명된다. 다이렉트 경로(27 및 31)는 또한 데이터가 쓰레드 레지스터(20)와 포트(22) 사이에서 직접적으로 입력 및 출력될 수 있게 하여 쓰레드들이 외부 환경과 직접적으로 통신할 수 있게 할 수 있다. 예를 들어, 데이터는, 메모리(24)에 기입된 다음 후속적으로 페치되기보다는, 오히려 외부 디바이스로부터 쓰레드의 오퍼랜드 레지스터(operand register)들 중 하나에 직접 기입될 수 있다. 역으로, 동작 이후, 실행 유닛(16)에 의해 오퍼랜드 레지스터로부터 데이터가 선택될 수 있고, 포트(22)로부터 직접 전송될 수 있다. 이것은 반응 시간을 크게 개선한다.

유의할 것으로, "다이렉트 접속" 혹은 "다이렉트 경로"가 의미하는 것은, 실행 유닛과 프로그램 메모리(24) 간의 접속으로부터 분리된 접속을 의미한다. 따라서, 예를 들어, 쓰레드 스케쥴러(18)와 실행 유닛(16)은, 데이터가 저장된 다음 후속적으로 메모리(24)로부터 페치됨이 없이 포트들(22)로부터 입력된 데이터에 액세스한다. 특히, 만약 실행 유닛(16)과 메모리(24) 간의 접속이 버스(3)를 통한 접속이라면, "다이렉트" 접속 혹은 경로는 버스로부터 분리된 것을 의미한다. 따라서, 포트들(22)과 레지스터들(20)과 쓰레드 스케쥴러(18)와 실행 유닛(16) 간의 다양한 통신은 모두 버스 중재를 필요로 하지 않으면서 일어날 수 있고, 이것은 반응 시간 을 개선한다. 포트(22)에는 또한 버스(13)를 사용하여 추가적인 접속(미도시)이 제공될 수 있다.

본 명세서에서 사용되는 용어 "포트"는 "핀 포트" 또는 "데이터 포트"를 말할 수 있다. 핀 포트는 단일 핀에 대한 중간 인터페이스이다. 각각의 논리적 전이, 즉 프로세서 칩의 물리적 경계에서의 핀에서 일어나는 신호의 상승 에지 및 하강 에지를 검출하는 것은 로직이다. 데이터 포트들은, 이들이 하나 또는 그 이상의 비트들(이것은 전형적으로 I/O 버퍼에 축적되고, 그리고 전형적으로 워드와 같은 데이터의 부분을 채움)을 처리할 수 있다는 점에서, "더 높은 레벨"이다. 상승 에지 및 하강 에지를 검출하는 대신에, 데이터 포트는 특정 순간에서의 비트 혹은 비트들의 상태 혹은 로직 레벨을 처리한다. 데이터 포트는 온/오프 칩일 수 있고, 또는 이것은 동일한 칩 상에 임베드된 또 다른 프로세서에 대한 포트일 수 있다.

도 4는 본 발명의 바람직한 실시예에 따른 포트(22)를 도식적으로 나타낸 것이다. 포트(22)는 입력 및 출력 데이터를 프로세서(14)에 그리고 프로세서(14)로부터 전달하기 위한 I/O 버퍼(32)를 포함한다. 추가적으로, 각각의 포트(22)는 포트에서 일어나는 동작을 모니터링하고, 아울러 적어도 하나의 준비 비트 혹은 플래그(37)를 사용하여 어떤 동작의 발생을 시그널링하기 위한 동작 핸들링 로직(36)을 포함한다. 준비 플래그(37)는 바람직하게는 다이렉트 경로(30)를 통해 쓰레드 스케쥴러에 시그널링되고, 그리고 또한 다이렉트 접속(31)을 사용하여 실행 유닛에 의해 제어될 수 있다. 유의할 것으로 다이렉트 접속(31)은 바람직하게는, 도 4에 도시된 바와 같이, 다수의 접속들을 포함한다. 포트가 검출할 수 있는 잠재적인 동작 은 다음을 포함할 수 있다.

- 데이터가 포트에 입력되었음,

- 어떤 특정 데이터가 포트에 입력되었음,

- 포트는 출력에 대해 가용하게 되었음, 그리고/또는

- 특정 시간에 도달했음.

이러한 동작의 검출을 용이하게 하기 위해, 포트(22)에는 레지스터들(38)의 세트가 제공된다. 이러한 것들에는, 관련 쓰레드의 식별부를 저장하기 위한 쓰레드 식별자(thread identifier, TID) 레지스터, 하나 또는 그 이상의 조건을 저장하기 위한 제어(control, CTRL) 레지스터, 실행이 중지된 프로그램에서의 위치를 저장하기 위한 연속 포인트 벡터(VECTOR) 레지스터, 및 조건과 관련된 임의의 데이터를 저장하기 위한 데이터(DATA) 레지스터가 있다. TID 값이 다이렉트 경로(30)(이것은 도 3에서 30a, 30b, 30c일 수 있음)를 통해 쓰레드 스케쥴러(18)에 의해 레지스터(38)에 기입되고, 그리고 VECTOR, CTRL 및 DATA 값이 다이렉트 경로(31)를 통해 실행 유닛(16)에 의해 기입된다. TID는, 요구된 동작의 검출시, 관련 쓰레드를 식별하기 위해, 쓰레드 스케쥴러(18)에 반환된다. 레지스터들(38)은 또한, 포트에 대한 클럭 발생기(17₂)를 식별하는 클럭 발생기 식별자 레지스터(CKID)(54)와, 특정 시간 값을 저장하는 트리거 시간 레지스터(TIME)(55)와, 그리고 타임스탬프 레지스터(TSTAMP)를 포함한다. 동작 로직은 또한 아래에서 더 상세히 설명되는 인에이블 플래그(39)를 포함한다.

유의할 것으로, 비록 레지스터(38)가 포트(22) 내에 포함되는 것으로 도 4에서 도시되었지만, 이들은 사실, 프로세서(14) 내의 다른 위치에 있을 수 있고, 간단히 포트(22)와 관련될 수 있다.

I/O 버퍼의 콘텐츠는 외부 환경에 대해 가시적이다. 즉, 만약 포트가 오프-칩 포트인 경우 I/O 버퍼(32) 내의 데이터는 핀들 상에 나타날 것이고, 그리고 만약 포트가 또 다른 프로세서에 대해 온-칩 포트인 경우, I/O 버퍼 내의 데이터는 프로세서들 간의 상호접속(204) 상에 나타날 것이다. I/O 버퍼 내의 데이터는 또한 버스(13)에 대한 버스 드라이버의 입력에서 나타날 것이고, 더욱이 31과 같은 다이렉트 접속을 통해 실행 유닛(16)에 의해 액세스가능하다.

실행 유닛(16), 쓰레드 스케쥴러(18), 및 버스(13)는 제 1 클럭 신호(ck1)에 의해 클럭킹된다. 만약 포트(22)가 클럭킹 모드에 있다면, I/O 버퍼(32) 및 동작 로직(36)은 다음과 같이, 선택된 제 2 클럭 신호(ck2)에 의해 클럭킹된다.

입력을 수행할 때, 데이터는 제 2 클럭 신호(ck2)의 에지 상에서 외부 환경(예를 들어, 핀들)으로부터 I/O 버퍼에 캡처된다. 동작 로직(36)은 또한, 제 2 클럭 신호의 에지 상에서 준비 비트(37)를 어써팅한다. 준비 비트(37)는, 다이렉트 접속(30)을 통해, 제 1 클럭 신호(ck1)의 에지 상에서 쓰레드 스케쥴러에 의해 검출된다. 어써팅된 준비 비트를 검출함으로써, 쓰레드 스케쥴러는 관련 쓰레드가 실행 세트에 있다는 것을 보증한다. 그 다음에, 해당 쓰레드의 입력 명령의 실행을 완료함으로써, 또는 실행 유닛의 레지스터들 중 하나 또는 그 이상의 레지스터(잠재적으로는 쓰레드 레지스터들(20)을 포함함)에 혹은 버스(13) 상에 데이터를 위치 시킴으로써, 제 1 클럭 신호(ck1)를 사용하여 시간에 맞춰 실행 유닛이 입력 데이터에 따라 동작한다. 입력이 완료되면, 실행 유닛(16)은 다이렉트 경로(31)에 의해 제 1 클럭(ck1) 신호의 에지 상에서 준비 비트(37)를 디어써팅한다.

또한 유의할 것으로, 만약 조건이 CTRL 및 DATA 레지스터들(38) 내에 설정된다면, 제 1 클럭(ck1)의 에지 상에서 캡처된 데이터는 상기 조건과 비교되고, 그리고 조건이 충족된 것으로 동작 로직(36)에 의해 발견될 때에만 단지 준비 비트(37)가 설정된다.

출력을 수행하기 위해, 준비 비트(37)는, I/O 버퍼(32)가 입력에 현재 관련되어있지 있고 또한 이전 출력에 관련되어 있지 않음을 표시하기 위해 디어써팅되어야만 한다. 준비 비트(37)가 디어써팅되었다고 가정하면, 이것은 다이렉트 경로(30)를 통해 제 1 클럭 신호(ck1)의 에지 상에서 쓰레드 스케쥴러에 의해 검출된다. 디어써팅된 준비 비트를 검출함으로써, 쓰레드 스케쥴러는 관련 쓰레드가 실행 세트에 있다는 것을 보증한다. 그 다음에, 실행 유닛(16)은, 제 1 클럭 신호(ck1)를 사용하여 시간에 맞춰 해당 쓰레드의 출력 명령의 실행을 완료함으로써, 또는 실행 유닛의 레지스터들(잠재적으로는 쓰레드 레지스터들(20)을 포함함) 중 하나 또는 그 이상의 레지스터로부터 데이터를 제공함으로써 혹은 버스(13)로부터 가용하게 함으로써, I/O 버퍼(32)에 대해 출력 데이터가 이용가능하게 한다. 출력 명령을 실행할 때, 실행 유닛(16)은 또한 다이렉트 경로(31)을 통해 준비 비트(37)를 어써팅하며, 이것은 현재 I/O 버퍼(32)가 출력과 관련되어 있고 아울러 다른 후속적 출력에 대해 아직 가용하지 않음을 표시한다. 그 다음에 출력 데이터가 제 2 클 럭 신호(ck2)의 에지 상에서 I/O 버퍼(32)에 클럭킹되고, 이것은 외부 환경에 대해 가시적이게 된다. 동작 로직(36)은 또한 다시 제 2 클럭 신호(ck2)의 에지 상에서 준비 비트(37)를 디어써팅시켜 출력이 외부 환경에 제공되고 있음을 표시한다.

반면에, 만약 포트(22)가 타이밍 모드에 있다면, I/O 버퍼(32) 및 동작 로직(36)은 다음과 같이 특정 시간에 의해 트리거링된다.

입력을 수행할 경우, 시스템 타이머 카운터(57)로부터 수신된 현재 시스템 시간 값(tm)이 TIME 레지스터(55)에 저장된 트리거 시간 값과 정합함이 동작(36)에 의해 검출될 때, 데이터는 외부 환경(예를 들어, 핀들)로부터 I/O 버퍼에 캡처된다. 동작 로직(36)은 또한 이러한 정합 검출시 준비 비트(37)를 어써팅한다. 준비 비트(37)가 다이렉트 접속(30)을 통해 제 1 클럭 신호(ck1)의 에지 상에서 쓰레드 스케쥴러에 의해 검출된다. 어써팅된 준비 비트를 검출함으로써, 쓰레드 스케쥴러는 관련 쓰레드가 실행 세트에 있음을 보증한다. 그 다음에, 입력 데이터는, 해당 쓰레드의 입력 명령의 실행을 완료함으로써, 또는 실행 유닛의 레지스터들(잠재적으로는 쓰레드 스케쥴러들(20)을 포함함) 중 하나 또는 그 이상의 레지스터에 데이터를 위치시키거나 혹은 버스(13) 상에 위치시킴으로써, 제 1 클럭 신호(ck1)를 사용하여 시간에 맞춰 실행 유닛을 입력에 따라 동작한다. 입력이 완료되면, 실행 유닛(16)은 다이렉트 경로(31)에 의해 제 1 클럭(ck1) 신호의 에지 상에서 준비 비트(37)를 디어써팅한다.

출력을 수행하기 위해, 앞서 언급된 바와 같이, 준비 비트(37)는, 현재 I/O 버퍼(32)가 입력과 관련되어 있지 않으며 아울러 이전 출력과도 관련되어 있지 않 음을 표시하기 위해 디어써팅되어야만 한다. 준비 비트(37)가 디어써팅되었다고 가정하면, 이것은 다이렉트 경로(30)를 통해 제 1 클럭 신호(ck1)의 에지 상에서 쓰레드 스케쥴러에 의해 검출된다. 디어써팅된 준비 비트를 검출함으로써, 쓰레드 스케쥴러는 관련 쓰레드가 실행 세트에 있음을 보증한다.

또다시, 실행 유닛(16)은, 제 1 클럭 신호(ck1)를 사용하여 시간에 맞춰 해당 쓰레드의 출력 명령의 실행을 완료함으로써, 실행 유닛의 레지스터들(잠재적으로 쓰레드 레지스터들(20)을 포함함) 중 하나 또는 그 이상의 레지스터로부터 데이터를 제공하거나 혹은 버스(13)로부터 가용하도록 함으로써, 출력 데이터가 I/O 버퍼(32)에 대해 가용하게 한다. 출력 명령 실행 시, 실행 유닛(16)은 또한 다이렉트 경로(31)를 통해 준비 비트(37)를 어써팅시키고, 이것은 I/O 버퍼(32)가 현재 출력과 관련되어 있으며 아울러 아직 다른 후속적 출력에 대해서는 가용하지 않음을 표시한다. 동작 로직(36)은, 시스템 시간 카운터(57)로부터 수신된 현재 시스템 시간(tm)이 TIME 레지스터(55)에 저장된 트리거 시간과 정합한다고 검출할 때, 동작 로직(36)은 I/O 버퍼(32)를 트리거링시켜 내부 환경으로부터 출력 데이터를 취하도록 하고, 따라서 데이터가 외부 환경에 대해 가시적이게 한다. 동작 로직(36)은 또한 이러한 정합 검출시 준비 비트(37)를 디어써팅시켜, 출력이 외부 환경에 제공되고 있음을 표시한다.

포트가 타이밍 모드에 있을 때, CTRL 및 DATA 레지스터에서의 임의의 조건들은 무시된다.

포트(22)는 또한 타임스탬프 모드를 가지며, 그럼으로써 동작 로직(36)은, 외부 환경으로부터 I/O 버퍼(32)에 입력되는 데이터가 캡처되는 순간에서의 시스템 시간 값(tm)을 기록한다. 이러한 타임스탬프는 포트와 관련된 타임스탬프 레지스터(TSTAMP)에 저장된다. 실행 유닛(16)은 TSTAMP 레지스터로부터 타임스탬프를 판독하고 아울러 이러한 타임스탬프를 입력을 처리하는 쓰레드의 오퍼랜드 레지스터들(OP)(아래 참조) 중 하나에 저장하도록 동작가능하다. 만약 포트가 타임스탬프 모드에 있다면, 준비 비트(37)는 TSTAMP 레지스터가 판독될 때까지 클리어(clear)되지 않는다.

따라서, 각각의 쓰레드에 대한 레지스터들의 세트와 함께 이러한 타임스탬프 특징은 유리하게는 입력이 포트에서 타임스탬프되도록 하고 그 다음에 이러한 타임스탬프가 해당 입력을 담당하는 쓰레드의 레지스터에 전달되도록 한다.

본 발명의 실시예에서 특히 유리한 것으로, 특정 쓰레드에 의해 처리되는 입력과 출력 간의 상대적 타이밍을 정밀하게 제어하기 위해, 타임스탬프된 입력이 타이밍 출력과 함께 사용될 수 있다. 즉, 본 발명은 쓰레드가 입력 이후에 일정 횟수의 싸이클 동안 출력을 수행할 수 있게 할 수 있다. 이러한 경우에, 쓰레드는 포트(22)의 TSTAMP 레지스터로부터 타임스탬프를 판독하고, 그 다음에 (동일 포트 혹은 또 다른 포트의) TIME 레지스터(55)에서의 트리거 시간 값을, 타임스탬프와 상기 일정 횟수의 싸이클을 합한 값으로 설정한다.

도 5는 쓰레드들을 나타내기 위해 사용되는 쓰레드 레지스터들(20)의 예시적 뱅크를 나타낸다. 뱅크(20)는 쓰레드 스케쥴러(18)에 의해 현재 고려 중인 각각의 쓰레드(T₁ 내지 T_m)에 대응하는 레지스터들의 복수의 세트를 포함한다. 이러한 바람직한 예에서, 각각의 쓰레드의 상태는 열여덟 개의 레지스터들로 나타내지는데, 즉, 두 개의 제어 레지스터, 네 개의 액세스 레지스터, 열두 개의 오퍼랜드 레지스터로 나타내진다. 이러한 것들은 다음과 같다.

제어 레지스터들:

- PC는 프로그램 카운터(Program Counter)

- SR은 상태 레지스터(Status Register)

액세스 레지스터들:

- GP는 글로벌 풀 포인터(Global pool Pointer)

- DP는 데이터 포인터(Data Pointer)

- SP는 스택 포인터(Stack Pointer)

- LR은 링크 레지스터(Link Register)

오퍼랜드 레지스터: OP1 ... OP12

제어 레지스터는 쓰레드의 상태에 관한 정보 및 쓰레드의 실행을 제어하는데 사용하기 위한 정보를 저장한다. 특히, 이벤트 혹은 인터럽트를 수용하는 쓰레드의 능력은 쓰레드 상태 레지스터(SR)에 보유된 정보에 의해 제어된다. 액세스 레지스터는 프로시져의 로컬 변수를 위해 사용되는 스택 포인터와, 프로시져들 간에 공유된 데이터를 위해 보통 사용되는 데이터 포인터와, 그리고 커다란 상수 및 프로시져 엔트리 포인트들에 액세스하기 위해 사용되는 상수 풀 포인터를 포함한다. 오퍼 랜드 레지스터(OP1 ... OP12)는 산술 및 로직 동작을 수행하고, 데이터 구조에 액세스하고, 그리고 서브루틴을 호출하는 명령들에 의해 사용된다. 또한, 타임스탬프된 입력을 사용할 때, 쓰레드는 쓰레드의 오퍼랜드 레지스터들(OP) 중 하나에 타임스탬프를 판독한다.

다수의 명령 버퍼(instruction buffers)(INSTR)(19)가 또한 쓰레드의 실제 명령을 일시적으로 저장하기 위해 제공된다. 각각의 명령 버퍼는 바람직하게는 육십네 개의 비트 길이를 가지고 있고, 각각의 명령은 바람직하게는 십육 비트의 길이를 가지고 있어, 버퍼 당 4개의 명령이 가능하다. 쓰레드 스케쥴러(18)의 제어 하에서, 프로그램 메모리(24)로부터 명령이 페치되고 그리고 명령 버퍼(19)에 일시적으로 놓인다.

실행 유닛은 레지스터들(20) 및 버퍼들(19) 각각에 액세스한다. 더욱이, 쓰레드 스케쥴러(18)는 적어도 각각의 쓰레드에 대한 상태 레지스터(SR)에 액세스한다.

앞서 언급된 바와 같이, 본 명세서에서 사용되는 용어 "이벤트"는 특정 동작 타입을 말하거나 혹은 그 특정 동작 타입에 대응하는 동작을 말한다. 이벤트 기반의 동작은 기본적인 입력-출력 동작과는 약간 다르고, 다음과 같이 동작한다. 먼저, 실행 유닛(16)으로부터의 연속 포인트 벡터 및 쓰레드 스케쥴러(18)로부터의 쓰레드 식별자를, 바람직하게는 다이렉트 경로(31 및 30)를 통해, 포트(22)와 관련된 VECTOR 및 TID 레지스터(38)에 전송함으로써, 쓰레드에 대한 이벤트가 설정된다. 관련 조건 및 조건 데이터는 또한 포트(22)의 CTRL 및 DATA 레지스터(38)에 기 입될 수 있다. 따라서 이벤트는 포트에서 설정되며 반드시 인에이블되는 것은 아니다. 포트가 이벤트의 표시를 발생시킬 수 있도록, 포트의 인에이블 플래그(39)는 또한, 바람직하게는 다이렉트 경로(30)를 통해 쓰레드 스케쥴러(18)에 의해 어써팅되어야만 한다. 더욱이, 이벤트를 수용하도록 쓰레드 자체를 인에이블시키기 위해, 쓰레드에 대한 각각의 상태 레지스터(SR)에서의 쓰레드의 이벤트 인에이블(Event Enable, EE) 플래그는 이벤트 인에이블된 것으로 설정되어야만 한다. 따라서, 이벤트가 설정되고 인에이블되면, 쓰레드는 쓰레드 스케쥴러(18) 상에서 동작하는 이벤트 기반의 대기 명령을 사용하여 이벤트를 기다리면서 중지하고 있을 수 있다. 이러한 포인트에서, 현재 계류중인 명령은 관련 명령 버퍼(19)로부터 버려질 수 있다. 이벤트가 발생할 때, 예를 들어, 어떤 데이터가 포트에 입력될 때, 그 발생은, 포트(22)로부터 쓰레드 스케쥴러(18) 및 실행 유닛(16)으로, 쓰레드 식별자 및 연속 포인트 벡터의 반환에 의해 시그널링되어, 연속 포인트 벡터에서의 명령이 프로그램 메모리(24)로부터 명령 버퍼(19)에 페치될 수 있고, 코드 내의 적절한 포인트에서 실행이 재개될 수 있다.

이벤트가 발생할 때, 각각의 상태 레지스터(SR)에서의 쓰레드의 EE 플래그는, 발생 직후 쓰레드가 이벤트에 반응하는 것을 막기 위해 이벤트 디스에이블된 것으로 설정될 수 있다. 인에이블 플래그(39)는 이벤트 발생시 쓰레드가 명령을 실행한 결과로 인해 디어써팅될 수 있다.

인에이블 플래그(39)는 어써팅될 수 있고, 반면에 포트들 중 하나 또는 그 이상으로부터 이벤트를 기다리는 것에 대한 준비로 포트의 개수를 설정할 수 있다. 쓰레드의 EE 플래그는 또한 포트 인에이블 플래그들의 세트를 인에이블하기 전에 이벤트 인에이블된 것으로 설정될 수 있고, 그리고 이러한 경우에 준비되어 인에이블될 제 1 포트는, 현재 명령이 버려지도록 하고 아울러 연속 포인트 벡터에서의 명령을 즉시 페치하여 실행시킴으로써 실행이 진행하도록 하는 이벤트를 발생시킨다.

포트의 인에이블 플래그(39)와 상태 레지스터 EE 플래그의 장점은, 대기 명령에 의해 이벤트의 설정과 쓰레드의 중지 양쪽 모두로부터 이벤트의 인에이블링 및 디스에이블링이 분리되어 있어, 서로 다른 입력 및 출력 조건이 특정 쓰레드에 대해 그리고/또는 서로 다른 다양한 쓰레드에 대해 쉽게 온 오프 토글될 수 있다는 것이다. 예를 들어, 이벤트는, 비록 이벤트가 디스에이블될 지라도 포트(22)에서 설정된 것으로 남아있을 수 있다. 따라서, 이벤트는 쓰레드에 의해 다시 사용될 수 있는데, 왜냐하면, 비록 이벤트가 이미 한번 발생했을지라도, 쓰레드 식별자, 연속 포인트 벡터, 및 조건은 여전히 포트(22)의 TID, VECTOR, CTRL 및 DATA 레지스터(38)에 저장되어 있기 때문이다. 만약 쓰레드가 이벤트를 다시 사용할 필요가 있다면, 포트의 레지스터(38)는 재기입될 필요가 없지만, 대신에 포트의 인에이블 플래그(39)는 간단히 다시 어써팅될 수 있고, 그리고/또는 쓰레드에 대한 상태 레지스터(SR)에서의 EE 플래그는 이벤트 인에이블된 것으로 재설정될 수 있다. 그 다음에 또 다른 대기 명령이 동일 이벤트의 재발생까지 쓰레드를 중지시킨다.

더욱이, 연속 포인트 벡터의 사용으로 인해, 쓰레드 당 복수의 이벤트들이 인에이블될 수 있다. 즉, 소정의 쓰레드가 하나의 포트(22a)에서 연속 포인트 벡터 를 그 포트에 전송함으로써 하나의 이벤트를 설정할 수 있고, 서로 다른 연속 포인트 벡터를 다른 포트에 전송함으로써 또 다른 포트(22b)에서의 또 다른 이벤트를 설정할 수 있는 등이다. 쓰레드는 또한 각각의 포트에 대해 서로 다른 인에이블 플래그들(39)을 따로따로 어써팅 혹은 디어써팅함으로써 다양한 이벤트들을 개별적으로 인에이블 및 디스에이블할 수 있다. 그 다음에, 대기 명령은 쓰레드가 임의의 인에이블된 이벤트를 대기하면서 중지되게 한다.

이벤트와는 대조적으로, 기본 I/O 동작을 사용하여, 쓰레드 스케쥴러(18)는 연속 포인트 벡터를 VECTOR 레지스터에 전송하지 못하고, 그리고 상태 레지스터(SR) 내의 EE 플래그 혹은 포트의 인에이블 플래그(39)를 사용하지 못한다. 대신에, 계류중인 명령은 단지 명령 버퍼(19)에 남아있게 되고, 그리고 만약 필요하다면, 준비 플래그(37)에 의해 표시된 바와 같이 실행은 입력까지 혹은 출력을 위한 포트의 이용가능까지 단지 일시정지된다. 실시예들에서, TID 레지스터만이 기본 I/O에 따른 스케쥴링을 위해 요구될 수 있다. 기본 I/O는 CTRL 및 DATA 레지스터에서의 조건을 사용할 수 있거나 사용하지 않을 수 있다. 만약 이러한 조건이 사용되지 않는다면, I/O는 단지 포트가 준비되면 바로 완료된다.

또한 유의할 것으로, 쓰레드의 실행이 이벤트 이후 재개되면 후속적으로 기본 I/O 동작이 당연히 수행될 수 있다. 반대로 쓰레드가 기본 I/O 이후 재개되면 후속적으로 이벤트 동작이 포함될 수 있다. 이벤트 및 I/O의 임의의 이러한 체인은 쓰레드에 포함될 수 있다. 예를 들어, 기본 I/O 동작은 두 개의 이벤트 기반의 대기 동작들 사이에 놓일 수 있고, 반면에 이벤트는 디스에이블되지만(즉, 포트의 인 에이블 플래그(39) 및/또는 상태 레지스터의 EE 플래그가 디어써팅됨), 이벤트 벡터 및 조건은 여전히 레지스터(38)에 설정된 채로 남아있게 된다. 즉, 이벤트는 제1의 이벤트 기반의 대기 동작의 완료 이후 디스에이블될 수 있고, 기본 I/O가 후속적으로 동일 포트를 사용하여 수행될 수 있고, 그리고 그 다음에 동일 이벤트가 제2의 이벤트 기반의 대기 동작에서의 사용을 위해 다시 인에이블될 수 있다. 앞서 설명된 바와 같이, 기본 I/O 동작은 쓰레드를 일시정지시키고 일시정지를 해제하지만, 상태 레지스터에서의 EE 플래그 혹은 포트의 인에이블 플래그(39)에 영향을 미치지 않으며 이벤트 벡터에 대한 전달 제어에도 영향을 미치지 않는다.

타이머들(58)은 또한 이벤트들을 발생시키기 위해 사용될 수 있다. 예시적인 타이머(58)가 도 6에 도시된다. 앞서 설명된 바와 같이, 타이머(58)가 타이머 값(tm)을 자체적으로 만들지 않지만, 대신에 시스템 시간 카운터(57)로부터 이것을 수신한다. 타이머(58)는 현재 시스템 시간 값(tm)이 TIME 레지스터(59)에 저장된 트리거 시간 값과 정합할 때마다 임의의 표시를 발생시키는 알람 클럭과 같은 것으로 고려될 수 있다.

포트들(22)과 유사하게, 각각의 타이머(58)는 준비 플래그(37') 및 타이머 이벤트 인에이블 플래그(39')를 구비한 동작 로직(36')을 포함한다. 각각의 타이머(58)는 또한 포트들(22)에서와 같이, CTRL, TID, 및 VECTOR 레지스터를 포함하는 임의의 레지스터(38)를 포함한다. 레지스터들(38)은 또한 TIME 레지스터(59)를 포함하는데, 이것은 조건 데이터가 트리거 시간이라는 점에서 볼 때 포트들(22)의 DATA 레지스터에 대응한다.

쓰레드의 타이머 이벤트를 설정하기 위해, 타이머에 대한 타이머 이벤트 인에이블 플래그(39')를 설정한다. 실행 유닛은 또한, 타이머 출력이 트리거 시간에 따름을 표시하도록 제어 레지스터(CTRL)를 구성하고, 트리거 시간을 TIME 레지스터(59)에 저장하고, 그리고 VECTOR 레지스터에 쓰레드에 대한 연속 포인트 벡터를 저장한다. 쓰레드 스케쥴러(18)는 쓰레드 식별자를 TID 레지스터에 저장한다. 마지막으로, 실행 유닛(16)은 대기 명령을 실행한 결과로서 쓰레드의 상태 레지스터(SR)에 쓰레드 이벤트 인에이블 플래그(EE)를 설정한다. 동작 로직(36')이, 시간 카운터(57)로부터 수신된 현재 시스템 시간(tm)이 TIME 레지스터(59)에 저장된 트리거 시간과 정합한다고 검출할 때, 동작 로직(36')은 준비 플래그(37')를 어써팅하고, 쓰레드 식별자를 TID 레지스터로부터 쓰레드 스케쥴러(18)로 반환하고, 그리고 연속 포인트 벡터를 VECTOR 레지스터로부터 실행 유닛(16)으로 반환한다. 그 다음에, 실행 유닛은, 쓰레드 스케쥴러(18)의 제어 하에서, 해당 쓰레드에 대한 연속 포인트 벡터에 의해 특정된 코드 내의 포인트에서, 쓰레드의 실행을 계속한다.

따라서, 아날로그 방식으로 포트들(22)에 이벤트들을 발생시키기 위해 타이머들(58)이 어떻게 사용될 수 있는지를 알 수 있다. 이러한 타이머 이벤트들은 예를 들어, 특정 시간 주기 당 한번, 예를 들어 매 밀리초 마다 한번 쓰레드를 깨우기 위해 사용될 수 있다.

만약 타이머 이벤트 인에이블 플래그(39')가 타이머(59)에 대해 설정되지 않았다면, TIME 레지스터(59)는, 도 3과 관련하여 앞서 설명된 바와 같이, 간단히 시간(이 시간 이후 실행 유닛은 타이머(58)로부터 시스템 시간(tm)을 판독할 수 있 음)을 결정하기 위해 사용된다. 이것은 타이머를 판독하려는 쓰레드가, 만약 현재 시간이 그 시간 이전에 있다면, 일시정지하도록 한다.

타이밍 포트(22)를 사용하는 예시적 데이터 전달이 도 7의 흐름도를 참조하여 이제 설명된다. 단계(100)에서, 실행 유닛(16)은 쓰레드 스케쥴러(18)의 제어 하에서 쓰레드의 실행을 시작한다. 단계(102)에서, 실행 유닛(16)은 트리거 시간 값을 포트(22)의 TIME 레지스터(55)에 전송한다. 단계(104)에서, 실행 유닛은 포트(22)를 타이밍 모드에 설정한다. 단계(106)에서, 실행 유닛은 쓰레드 내의 입력 혹은 출력 명령과 만나고, 출력 명령의 경우에, 실행 유닛은 출력 데이터가 I/O 버퍼(32)에 대해 가용하게 함으로써 출력 명령을 부분적으로 완료한다. 트리거 시간에 아직 도달하지 않았다고 한다면, 포트(22)의 준비 비트(37)는 설정되지 않는다. 쓰레드 스케쥴러(18)는 이것을 검출하고 실행 세트로부터 이것을 제거하여 쓰레드를 일시정지시킨다. 쓰레드 스케쥴러(18)가 아닌, 포트(22)가 이제 쓰레드를 담당한다. 단계(108)에서, 포트(22)의 동작 로직(36)은 시스템 타이머 카운터(57)로부터 현재 시스템 시간 값(tm)을 수신한다. 단계(110)에서, 동작 로직(36)은 현재 시스템 시간 값(tm)이 TIME 레지스터(55)에 저장된 트리거 시간 값과 정합하는지 여부를 결정한다. 만약 그렇지 않다면, 본 방법은 단계(108)로 되돌아 가고, 여기서 포트는 카운터(57)를 계속 판독하고 동시에 현재 시간 값(tm)은 증분된다.

그러나, 만약 현재 시간이 트리거 시간과 정합한다면, 본 방법은 단계(114)로 분기하고, 여기서 입력의 경우 데이터가 외부 환경으로부터 I/O 버퍼(32)에 캡처되어 내부 환경에 대해 가용하게 되고, 그리고 출력의 경우 데이터가 내부 환경 으로부터 I/O 버퍼(32)에 캡처되어 외부 환경에 대해 가시적이게 된다. 단계(116)에서, 동작 로직(36)은 이러한 전달을 표시하기 위해 준비 비트(37)를 어써팅한다. 단계(118)에서, 쓰레드 스케쥴러는 준비 비트(37)를 검출하고, 그리고 쓰레드를 실행 세트에 반환하여, 실행 유닛(16)이 쓰레드의 실행을 재개하도록 한다. 입력의 경우, 재개된 실행은, I/O 버퍼(32)로부터 내부 환경으로, 예를 들어 쓰레드의 오퍼랜드 레지스터들(OP) 중 하나로 데이터를 입력하는 입력 명령을 완료하는 것을 포함한다.

이벤트를 발생시키기 위한 타이머(58)의 예시적 사용이 이제 도 8를 참조하여 설명된다. 단계(120)에서, 실행 유닛(16)은 쓰레드 스케쥴러(18)의 제어 하에서 쓰레드의 실행을 시작한다. 단계(122)에서, 실행 유닛(16)과 쓰레드 스케쥴러(18)는, 연속 포인트 벡터, 조건, 및 트리거 시간을 실행 유닛(16)으로부터 VECTOR, CTRL 및 TIME 레지스터(38')로 전송함으로써, 그리고 입력에 대한 관련 쓰레드의 쓰레드 식별자를 쓰레드 스케쥴러(18)로부터 TID 레지스터(38')에 전송함으로써, 타이머(58)에 대한 이벤트를 설정한다. 단계(122)는 또한 쓰레드의 상태 레지스터(SR) 내의 쓰레드 이벤트 인에이블 플래그를 설정하는 것과, 그리고 (만약 앞서 설정되지 않았다면) 타이머 이벤트 인에이블 플래그(39')를 설정하는 것을 포함한다. 단계(124)에서, 실행 유닛(16)은 쓰레드 스케쥴러로 하여금 쓰레드를 실행 세트로부터 제거함으로써 쓰레드의 실행을 중지하도록 하는 대기 명령을 실행한다. 이제, 쓰레드 스케쥴러(18)가 아닌 타이머(58)가 쓰레드를 담당한다. 단계(126)에서, 타이머(58)의 동작 로직(36')은 시스템 타이머 카운터(57)로부터 현재 시스템 시간 값(tm)을 수신한다. 단계(128)에서, 동작 로직(36')은 현재 시스템 시간 값(tm)이 TIME 레지스터(59)에 저장된 트리거 시간 값과 정합하는지 여부를 결정한다. 만약 그렇지 않다면, 본 방법은 단계(126)로 되돌아가고, 여기서 타이머(58)는 카운터(57)를 판독하기 시작하고, 동시에 현재 시간 값(tm)이 증분된다.

그러나, 만약 현재 시간이 트리거 시간과 정합한다면, 본 방법은 단계(132)로 분기하고, 여기서 동작 로직(36')은 준비 비트(37')를 어써팅하여 이러한 전달을 표시한다. 단계(134)에서, 동작 로직(36')은 연속 벡터를 VECTOR 레지스터로부터 실행 유닛(16)에 반환하고 그리고 쓰레드 식별자를 TID 레지스터로부터 쓰레드 스케쥴러로 반환한다. 유의할 것으로, 단계(136 및 134)는 실질적으로 동시에 수행될 수 있다. 단계(136)에서, 쓰레드 스케쥴러(18)는 쓰레드를 실행 세트에 반환하여, 실행 유닛으로 하여금 쓰레드의 실행을 계속하도록 한다.

인터페이스 프로세서는, 쓰레드 기반의 구조로 인해, 몇 가지 프로그래밍 방법을 지원할 수 있다. 이것은 표준 입력 및 출력을 수행하는 단일의 종래 프로세서로서 취급될 수 있거나 혹은 수백 개의 통신 컴포넌트들의 병렬 어레이의 일부로서 프로그래밍될 수 있다. 이러한 옵션을 지원하는 명령 세트가 제공된다. 이러한 명령 세트는 초기화, 종료, 시작 및 정지 쓰레드들을 지원하고 아울러 입력/출력 통신을 제공하는 특별한 명령들을 포함한다. 입력 및 출력 명령은 외부 디바이스와의 매우 빠른 통신을 가능하게 한다. 이들은 속도가 높고, 대기 시간이 낮은 입력 및 출력 그리고 높은 레벨의 동시 프로그래밍 기술을 지원한다. 포트 동작 핸들링에 대한 본 명세서에서의 그 애플리케이션이 다음에서 더 완전히 설명되며, 이것은 본 발명을 구현하기 위해 사용될 수 있는 예시적 명령들을 설명한다.

포트들은 입력 또는 출력 모드에서 사용될 수 있다. 입력 모드에서, 쓰레드에 전달된 데이터를 필터링하기 위해 임의의 조건이 사용될 수 있다. 아래에서 설명되는 바와 같이 데이터가 이용가능하게 될 때, 포트는 이벤트 혹은 인터럽트를 발생시키기 위해 사용될 수 있다. 이것은 쓰레드가 수 개의 포트들을 모니터링할 수 있게 하고, 단지 준비된 것에만 서비스를 제공한다. 입력 및 출력 명령(IN 및 OUT)이, 준비된 경우, 포트로 데이터를 전송하고 포트로부터 데이터를 전송하기 위해 사용될 수 있다. 이러한 경우에, IN 명령은 n 비트 포트로부터 n 최하위 비트(least significant bits)를 입력 및 제로 확장하고, 그리고 OUT 명령은 n 최하위 비트를 출력한다.

두 개의 또 다른 명령들(INSHR 및 OUTSHR)은 데이터의 전달을 최적화한다. INSHR 명령은 오퍼랜드 레지스터와 같은 레지스터의 콘텐츠를 오른쪽으로 n 비트만큼 시프트시키고, 가장 왼쪽에 있는 n 비트를 n 비트 포트로부터 입력된 데이터로 채운다. OUTSHR 명령은 데이터의 n 최하위 비트를 n-비트 포트에 출력하고, 레지스터의 콘텐츠를 오른쪽으로 n 비트만큼 시프트시킨다.

OUTSHR port, s port ◁ s[bits 0 for width(port)]; 포트로부터 출력

s ← s >> width(port) 및 시프트

INSHR port, s s ← s >> width(d); 시프트 및 포트로부터 입력

port ▷ s[bits(bitsperword - width(d)) for width(d)]

여기서, "▷"은 조건부 입력을 나타내고, "◁"은 조건부 출력을 나타낸다.

INSHR 명령은 포트의 폭만큼 데이터를 시프트시키기 위해 사용될 수 있다. 이것은 하나의 포트로부터 입력된 데이터가 시프트될 수 있게 하고, 그 다음에 동일 레지스터에서 또 다른 포트로부터 입력된 데이터와 연결될 수 있게 한다.

포트는 사용될 수 있기 이전에 구성되어야만 한다. 포트는 포트의 수 개의 독립 설정을 정의하기 위해 사용되는 SETC 명령을 사용하여 구성된다. 이러한 것들 각각은 디폴트 모드(default mode)를 가지며, 만약 다른 모드가 필요하다면 단지 구성될 필요가 있다.

SETC port, mode port[ctrl] ← mode 포드 제어 설정

SETC 모드 설정의 결과가 아래에서 설명된다. 각각의 설정에서의 첫 번째 엔트리가 디폴트 모드이다.

모드 ( Mode ) 결과( Effect )

OFF 포트가 활성화 안 됨; 핀(들)은 고 임피던스

ON 활성화

IN 포트는 입력

OUT 포트는 출력(하지만 입력은 현재 핀 값을 반환)

RAW 데이터가 핀들에 그리고 핀들로부터 직접 전달됨

CLOCKED 데이터 전달이 클럭과 동기화됨

TIMED 테이터 전달의 타이밍이 맞음

EVENT 포트가 이벤트들을 일으킬 것임

INTERRUPT 포트가 인터럽트들을 일으킬 것임

DRIVE 핀들이 하이 상태 및 로우 상태로 양쪽으로 구동됨

PULLDOWN 핀들이 0 비트에 대해 풀다운 됨, 그렇지 않다면 고임피던스임

PULLUP 핀들이 1 비트에 대해 풀업 됨, 그렇지 않다면 고임피던스임

RISING 포트의 클럭의 상승 에지가 1차 (캡처) 에지임

FALLING 포트의 클럭의 하강 에지가 1차 (캡처) 에지임

DATAPORT 포트가 정상적으로 동작함

CLOCKPORT 포트의 클럭이 그 출력에 직접 묶임

NOSTAMP 타임스탬프가 수행되지 않음d

STAMPED 타임스탬프가 인에이블됨

UNCOND 포트가 언제나 준비됨, 입력이 바로 완료됨

EQUAL 포트의 값이 포트의 DATA 값과 같아질 때 포트가 준비됨

NE 포트의 값이 포트의 DATA 값과 다를 때 포트가 준비됨

TRANSITION 포트의 값이 포트의 DATA 값으로 향해 변할 때 포트가 준비됨

GR 포트의 값이 포트의 DATA 값보다 더 클 때 포트가 준비됨

LS 포트의 값이 포트의 DATA 값보다 더 작을 때 포트가 준비됨

포트 방향이 OUT일 때, DRIVE, PULLDOWN 및 PULLUP 모드가 단지 관련된다. TRANSITION 조건은 단지 1 비트 포트에 대해 관련되고, GR 및 LS 조건은 단지 일 비트 이상을 가진 포트에 대해 관련된다.

각각의 포트는, 포트를 통해 데이터의 흐름을 제어하는데 사용되고 아울러 포트가 입력 및 출력 명령을 완료할 수 있는지 여부를 정의하는 준비 비트(37)를 가진다. 준비 비트는 포트 구성에 따라 다른 방식으로 설정된다. 준비 비트는, SETC, SETD 혹은 SETV 명령들 중 어느 하나가 실행될 때 클리어된다.

입력 모드에서의 포트는 조건부 입력을 수행하도록 구성될 수 있다. 조건은 입력 데이터를 필터링하여 조건을 만족시키는 데이터만이 프로그램에 반환되도록 한다. 조건이 설정될 때, IN 명령 및 INSHR 명령은 포트가 준비된 경우에 단지 완료된다. 앞서 언급된 바와 같이, 준비되지 않은 포트 상에서의 입력 명령을 실행하는 것은 쓰레드를 일시정지시킨다. 준비된 경우, 포트는 그 준비 비트를 설정하고, 이것은 쓰레드 스케쥴러에 시그널링된다. 쓰레드는 재개하여 입력 명령을 다시 실행시킨다. 포트가 준비되는 때에, 데이터는 반환되고 준비 비트(37)는 클리어된다.

포트 준비 비트가 설정되면, 조건을 충족시키는 데이터 값이 캡쳐되어 소프트웨어는 비록 포트 상의 값이 후속적으로 변할지라도 조건을 만족시키는 값을 얻는다. IN 혹은 INSHR 명령이 실행되고 준비 비트가 설정되는 경우, 데이터는 반환 되고 그리고 준비 비트는 클리어된다. 만약 준비 비트가 설정되지 않는다면, 쓰레드는 준비 비트가 설정될 때까지 일시정지된다. 만약 조건이 설정되면 데이터는 이러한 조건과 비교되고, 그리고 준비 비트는 이러한 조건이 충족될 때 단지 설정된다.

OUT 혹은 OUTSHR 명령이 실행될 때, 만약 준비 비트가 클리어된다면, 데이터가 포트에 의해 취해지고, 그리고 준비 비트가 설정된다. 만약 준비 비트가 설정된다면 포트에 의해 준비 비트가 클리어될 때까지 쓰레드는 중지된다.

이벤트와 인터럽트는 포트들이 자동으로 제어를 사전에 정의된 이벤트 핸들러에 전달하게 할 수 있다. 이벤트 혹은 인터럽트를 수용하는 쓰레드의 능력은 쓰레드 상태 레지스터(SR)(도 4 참조)에 보유된 정보에 의해 제어되고, 그리고 TSE 및 TSD 명령을 사용하여 명확하게 제어될 수 있다. 이러한 정보는 이벤트 인에이블 플래그(EE) 및 인터럽트 인에이블 플래그(IE)를 포함한다.

TSE s SR ← SR ∨ s 쓰레드 상태 인에이블

TSD s SR ← SR ∧ ￢s 쓰레드 상태 디스에이블

이러한 명령들의 오퍼랜드는 다음 중 하나이어야 한다.

EE 이벤트를 인에블이블 혹은 디스에이블

IE 인터럽트를 인에이블 혹은 디스에이블

이벤트들은 이들이 설정된 범위와 동일한 범위에서 처리된다. 따라서, 이벤트 상에서 쓰레드의 상태 모두는 유효하고, 이것은 쓰레드가 이벤트에 빠르게 응답하게 할 수 있다. 쓰레드는 이벤트를 일으키는 포트를 사용하여 입력 및 출력 동작 을 수행할 수 있고, 반면에 이벤트 정보 중 일부 혹은 모두가 변하지 않도록 놓아 둘 수 있다. 이것은 쓰레드가 이벤트 처리를 완료하고 또 다른 유사한 이벤트를 바로 대기할 수 있도록 한다.

이벤트 핸들러의 프로그램 위치는 SETV 명령을 사용하여 이벤트를 인에이블시키기 전에 설정되어야만 한다. 포트들은 이들이 언제 이벤트를 발생시킬지를 결정하는 조건을 가지고 있고, 이것은 SETC 명령 및 SETD 명령을 사용하여 설정된다.

특정 포트에 의한 이벤트 발생은 이벤트 인에이블 비조건부(Event Enable Unconditional, EEU) 명령을 사용하여 인에이블될 수 있고, 그리고 이벤트 디스에이블 비조건부(Event Disable Unconditional, EDU) 명령을 사용하여 디스에이블될 수 있다. 이벤트 인에이블 참(Event Enable True, EET) 명령은 만약 그 조건 오퍼랜드가 참이면 이벤트를 인에이블시키고, 만약 그렇지 않으면 디스에이블시키며, 역으로, 이벤트 인에이블 거짓(Event Enable False, EEF) 명령은 만약 그 조건 오퍼랜드가 거짓이면 이벤트를 인에이블시키고, 만약 그렇지 않으면 디스에이블시킨다. 이러한 명령은 보호받는 입력의 구현을 최적화하기 위해 사용된다. 아래의 것은 포트 상에서의 이벤트를 구성하기 위한 일부 예시적 명령 포맷이다.

SETV port, v port[vector]←v 이벤트 벡터 설정

SETD port, d port[data]←d 이벤트 데이터 설정

SETC port, c port[ctrl]←c 이벤트 제어 설정

EET port, b port[enable]←b; port[tid]←thread 이벤트 인에이블 참

EEF port, b port[enable]←￢b;port[tid]←thread 이벤트 인에이블 거짓

EDU port port[enable]←false;port[tid]←thread 이벤트 디스에이블

EEU port port[enable]←true;port[tid]←thread 이벤트 인에이블

하나 또는 그 이상의 포트들 상에서 이벤트가 인에이블되면, 쓰레드는 적어도 하나의 이벤트를 기다리기 위해 WAITEU 명령을 사용할 수 있다. 이로 인해, 이벤트는 즉시 발생할 수 있고, 제어는 대응하는 이벤트 벡터에 의해 특정된 이벤트 핸들러에 전달되며, 이벤트는 EE(Event Enable) 플래그를 클리어함으로써 디스에이블된다. 대안적으로, 쓰레드는 이벤트가 일어날 때까지 중지될 수 있고, 이 경우 EE 플래그는 이벤트가 발생할 때 클리어되며, 그리고 쓰레드는 실행을 다시 시작한다.

WAITET b if b then SR[EE]←true 참이면 이벤트 대기

WAITEF b if ￢b then SR[EE]←true 거짓이면 이벤트 대기

WAITEU SR[EE]←true 이벤트 대기

CLRE SR[EE]←false; 모든 이벤트 디스에이블

forall port 모든 쓰레드에 대해

if port[tid]=thread then port[enable]← false

조건이 발생할 때까지 하나 또는 그 이상의 이벤트들을 반복적으로 대기하는 일반적인 경우를 최적화하기 위해, 이벤트 대기 명령의 조건부 형태가 제공된다. WAITET 명령은 단지 그 조건 오퍼랜드가 참인 경우에만 대기하고, WAITEF는 단지 그 조건 오퍼랜드가 거짓인 경우에만 대기한다.

쓰레드에 의해 인에이블된 이벤트들 모두는 단일 CLRE 명령을 사용하여 디스에이블될 수 있다. 이것은 쓰레드에 의해 인에이블된 이벤트들을 가진 포트들 모두에서의 이벤트 발생을 디스에이블시킨다. CLRE 명령은 또한 쓰레드의 상태 레지스터에서의 이벤트 인에이블 상태를 클리어한다.

우선도가 높은 포트들에 대한 쓰레드의 반응도를 최적화하기 위해, TSE EE 명령이, 쓰레드 상의 이벤트들을 인에이블시키기 위해 먼저, 후속적으로 포트를 인에이블시키기 시작하기 전에 그리고 이벤트 대기 명령들 중 하나를 사용하기 전에, 사용될 수 있다. 이러한 방식으로, 프로세서는 우선 순위로 포트들 전체를 스캔할 수 있다. 이로 인해 이벤트는 인에이블 되자마자 즉시 처리될 수 있다.

이벤트와 대조적으로, 인터럽트는 현재 범위 내에서 처리되지 않고, 그래서 현재 PC 및 SR(그리고 잠재적으로는 다른 레지스터들 중 일부 또는 모두)이 인터럽트 핸들러의 실행 이전에 저장되어야 한다. 포트(r)에 의해 발생된 인터럽트에 관해, 다음과 같은 것이 자동으로 일어난다.

SAVEPC←PC;

SAVESR←SR;

SR[EE]←false;

SR[IE]←false;

PC←r[vector]

핸들러가 완료될 때, 인터럽트된 쓰레드의 실행은 RFINT 명령에 의해 수행될 수 있다.

RFINT PC←SAVEPC; 인터럽트로부터 반환

SR←SAVESR

각각의 프로세서는 바람직하게는 100 MHz에서 동작하는 클럭(제 3 클럭(17₃))을 구비한다. 이러한 내부적으로 발생된 클럭 혹은 외부적으로 공급된 클럭을 사용하여 입력 및 출력 동작을 동기화시키는 것이 가능하다. 클럭 발생기들(17₂)의 세트가 이러한 것을 하기 위해 제공되고, 이들 각각은 클럭(17₃), 클럭(17₁), 또는 그 클럭 소스로서 외부-일 비트 클럭 중 어느 하나를 사용할 수 있다.

각각의 클럭 발생기는 또한 팔-비트 분할기를 갖는다. 이것이 제로(0)에 설정될 때, 소스 신호는 그 출력으로 바로 진행한다. 소스 클럭의 상승 에지가 분할을 수행하기 위해 사용된다. 따라서, 1로 설정됨으로써 입력의 각각의 상승 에지를 변경시키는 클럭 발생기로부터의 출력은 입력 주파수(f)를 반으로 나누며, i로의 설정은 출력 주파수(f/2i)를 만들어 낸다.

프로세서는 클럭 발생기, 타이머 및 포트와 같은 쓰레드에 대한 가용한 리소스들의 세트를 유지하고 있다. 리소스들은 GETR 명령을 사용하여 쓰레드에 의한 사용을 위해 할당된다. 클럭 발생기들(17₂)의 세트가 이러한 것을 하기 위해 제공되고, 그리고 이들 각각은 프로세서 클럭(17₁), 또 다른 내부 클럭(17₃), 또는 그 클럭 소스로서 외부 일-비트 클럭 중 어느 하나를 사용할 수 있다.

클럭 발생기(17₂)의 소스는 SETCLK 명령을 사용하여 설정된다. 만약 오퍼랜 드가 일-비트 포트를 특정한다면 그 포트는 클럭 입력으로서 사용된다. 만약 오퍼랜드가 타이머 ID를 특정한다면, 클럭 입력은 타이머로부터 입력을 수신하도록 설정된다. 분할 인자는 SETD 명령을 사용하여 설정된다. 오퍼랜드의 가장 낮은 팔 비트가 사용되고 나머지는 무시된다.

SETCLK generator, s generator[sid]←s 클럭 발생기의 소스 설정

클럭 발생기가 구성되었다면, 상기 클럭 발생기로부터 클럭킹되어야 하는 입력 포트는 상기 클럭 발생기에 부착될 필요가 있다. 이것은 또한 부착을 위해 포트 상에서 SETCLK 명령을 사용하여 수행되고, 클럭 발생기 ID를 다른 오퍼랜드로서 특정한다.

SETCLK port, s port[ckid]←s 포트의 클럭 발생기 설정

출력 포트(22)가 클럭 발생기(17₂)로부터 구동될 때, 핀(들) 상의 데이터는 대응하는 클럭 신호(예를 들어, ck2)의 에지와 동시에 상태를 바꾼다. 만약 몇몇 출력 포트가 동일한 클럭 신호에 의해 클럭킹된다면, 이들은 비록 프로세서가 서로 다른 시간에 이들에게 데이터를 공급하고 있을지라도, 단일 출력 포트로서 동작하는 것처럼 보인다. 유사하게, 만약 입력 포트(22)가 클럭 발생기(17₂)로부터 구동된다면, 데이터는 대응하는 클럭 신호의 에지와 동시에 샘플링될 수 있고, 그리고 만약 몇몇 입력 포트들이 동일한 클럭 신호에 의해 클럭킹된다면, 이들은 비록 프로세서가 서로 다른 시간에 이러한 포트들로부터 데이터를 취할 수 있을지라도 단일 입력 포트로서 동작하는 것처럼 보인다. 대안적으로, 각각의 포트는 서로 다른 제 2 클럭 신호(ck2, ck2', ck2" 등)에 의해 클럭킹될 수 있다. 예를 들어, 각각은 서로 다른 외부 클럭 소스로부터 발생된 클럭 신호에 의해 클럭킹될 수 있다.

따라서, 클럭킹된 포트의 사용은, 입력 및 출력 프로그램 실행의 내부 타이밍을 입력 및 출력 인터페이스들의 동기화 동작으로부터 분리시킨다.

포트가 클럭킹 모드로 설정될 때 포트는 클럭킹된다. 클럭 입력은 클럭 발생기로부터 나오고, 그리고 클럭 발생기 ID를 갖는 SETCLK 명령을 오퍼랜드로서 사용하여 설정된다.

클럭 에지(이러한 클럭 에지 상에서 데이터가 캡쳐되고 출력에서 제공됨)는, EDGE 설정에 의해 결정되는, 상승 및 하강 모드를 설정함으로써 설정된다. 모드가 상승으로서 구성될 때, 상승 에지는 1차 에지가 되고, 하강 에지는 2차 에지가 된다. 모드가 하강으로서 구성될 때, 하강 에지는 1차 에지가 되고, 상승 에지는 2차 에지가 된다.

입력 데이터는 1차 에지 상에서 핀들로부터 캡처된다. 이러한 에지 상에서 준비 비트가 또한 설정된다. IN 또는 INSHR 명령이 실행되고 준비 비트가 설정될 때, 데이터는 반환되고 준비 비트는 클리어된다. 만약 준비 비트가 설정되지 않는 다면, 쓰레드는 준비 비트가 설정될 때까지 일시정지된다.

만약 조건이 설정되면 클럭 에지 상에서 캡처된 데이터는 이러한 조건과 비교되고, 준비 비트는 조건이 충족될 때에만 설정된다.

출력 데이터가 2차 에지 상에서 전송된다. 이러한 에지는 또한 준비 비트를 클리어 한다. OUT 또는 OUTSHR 명령이 실행될 때, 만약 준비 비트가 클러어되면 데 이터가 등록되고 준비 비트가 설정되며, 그리고 만약 준비 비트가 설정되면 쓰레드는 준비 비트가 클리어될 때까지 일시중지된다.

만약 클럭 발생기가 외부 클럭 소스로부터 제 2 클럭 신호를 발생시키도록 설정된다면, 일시중지된 입력 및 출력은 외부 클럭 기준에 따라 해방될 수 있다. 이것은 외부 자극에 대한 빠른 응답 시간을 용이하게 한다.

포트의 CLOCKPORT 모드는 데이터가 아닌 선택된 제 2 클럭 신호(ck2)가 대응하는 포트로부터 출력되도록 한다. 이러한 모드는 프로세서와 프로세서가 접속된 외부 디바이스 사이의 인터페이스를 동기화시키기 위해 사용될 수 있다. 예를 들어, 이러한 특징은 도 2A에 도시된 바와 같이 어레이 내의 두 개의 인터페이스 프로세서들(14)의 제 2 클럭 신호들을 동기화시키기 위해 사용될 수 있어, 이들 간의 인터페이스는 공통의 제 2 클럭 신호에 의해 클럭킹되며, 하지만 각각의 프로세서(14)는 그 자신의 각각의 제 1 클럭에 따라 내부적으로 실행된다. DATAPORT 모드에서, 포트는 단지 데이터를 입력하거나 또는 출력한다.

프로세서는 또한 현재 시간을 판독하거나 혹은 특정 시간까지 기다리기 위해 쓰레드에 의해 사용될 수 있는 타이머들(58)의 세트를 가진다.

타이머는 GETR TIMER 명령을 사용하여 할당된다. 이것은 SETC 명령을 사용하여 구성될 수 있고, 그리고 구성될 수 있는 단지 두 개의 모드는 다음과 같다.

UNCOND 타이머 항상 준비됨 - 시간이 타이머로부터 즉시 판독됨.

AFTER 시간이 타이머의 TIME 값 이후에 있을 때 타이머 준비됨.

UNCOND(unconditional(비조건부)) 모드에서, IN 명령은 타이머의 현재 값을 판독한다. AFTER 모드에서, IN 명령은 시스템 시간 카운터(57)의 값이 타이머의 TIME 레지스터에서의 값 이후에 있을 때(보다 더 늦을 때)까지 기다린다. 타이머의 TIME 레지스터에서의 값은 SETD 명령을 사용하여 설정될 수 있다.

타이밍 포트는 클럭킹된 포트와 유사한데, 단지 클럭 입력을 사용하는 대신 시스템 시간 카운터(57)로부터의 입력이 사용된다는 점이 다르다. 시간 값은 SETPTlME(set port time(포트 시간 설정)) 명령을 사용하여 설정된다. 타이밍 포트는 종종 타임스탬프된 포트와 함께 사용되는데, 왜냐하면 이것은 응답 시간의 정밀 제어를 가능하게 하기 때문이다. 타임스탬프는 GETTSTMP 명령을 사용하여 판독된다.

SETPTIME port, s port[time]←s 포트 시간 설정

GETTSTMP port, d d←port[tstamp] 타임스탬프 획득

입력 모드에서, 데이터는 외부 환경(예를 들어, 핀들)로부터 캡처되고, 그리고 저장된 시간 값이 현재 시간과 정합할 때 준비 비트가 설정되고, 조건들은 무시된다. IN 또는 INSHR 명령이 실행되고 준비 비트가 설정되는 경우, 캡처된 데이터가 반환되고 준비 비트가 클리어된다. 만약 준비 비트가 설정되지 않는다면, 쓰레드는 준비 비트가 설정될 때까지 일시중지된다. 입력 모드에서, SETPTIME 명령은 결코 일시중지되지 않는다.

출력 모드에서, 등록된 데이터는 외부 환경에 대해 가시적이게 되고(예를 들어, 핀들 상에 놓여짐), 그리고 준비 비트는 저장된 시간 값과 현재 시간이 정합될 때 설정된다. OUT 혹은 OUTSHR 명령이 실행될 때, 만약 준비 비트가 클리어된다면, 데이터는 등록되고 준비 비트가 설정된다. 만약 준비 비트가 설정되면, 쓰레드는 준비 비트가 클리어될 때까지 일시중지된다.

출력 모드에서, 만약 준비 비트가 설정되면, SETTSTMP 명령은 준비 비트가 클리어될 때까지 일시중지한다. 이것은 포트의 저장된 시간이 계류중인 출력이 완료될 때까지 변하지 않음을 보장한다.

포트가 타임스탬프 모드에 있을 때, 데이터가 외부 환경으로부터 캡처되는 시간은 타임스탬프 레지스터에 기록된다. 타임스탬프 레지스터는 GETTSTMP 명령을 사용하여 판독된다. 타임스탬프 모드에서 IN 및 INSHR 명령이 준비 비트를 클리어하지 않는 경우, 단지 GETTSTMP 명령만이 준비 비트를 클리어한다.

타이밍 포트 및 타임스탬프의 다음의 예에서, 출력 포트(outport)는 입력 포트(inport)가 상태를 바꾼 이후 타이머 싸이클의 일정 구간 동안 상태를 바꾼다.

IN inport, v

SETC inport, STAMPED

SETC inport, NE

SETD inport, v

SETC outport, TIMED

loop:

IN inport, v

GETTSTMP inport, t

ADD t, t, interval

SETTIME outport, t

OUT outport, v

BBU loop // 분기

다음은 타이밍 포트 및 타임스탬프의 사용을 나타내는 또 다른 예이다. 룩업 데이블에서 대응하는 출력 값에 액세스하기 위해 사용되는 데이터가 inport로부터 취해지고, 그 다음에 그 값이 outport를 통해 출력된다. 외부 포트(ckport)가 하이가 될 때 데이터가 취해진다. inport 포트가 ckport 포트로부터 클럭킹되고 그리고 ckport의 상태의 변경이 타임스탬프되어, inport로부터 취해진 데이터는 이러한 타임스탬프에 대응한다. 마지막으로, 데이터는 특정 횟수의 타이머 싸이클 이후에 타이밍 포트 outport를 통해 출력된다.

GETR ck, CLOCK

SETC ckport, STAMPED

SETC ckport, TRANSITION

SETD ckport, 1

SETCLK ck, ckport

SETC inport, CLOCKED

SETCLK inport, ck

SETC outport, TIMED

loop:

IN ckport, d

GETTSTMP ckport, t

IN inport, d

LDW q, lookup, d // 룩-업 테이블로부터 레지스터에 로딩

ADD t, t, interval

SETTIME outport, t

OUT outport, d

BBU loop

앞서의 설명 및 예들로부터, 본 발명을 통해 쓰레드의 실행, 관리 및 스케쥴링에서의 정밀 타이밍이 어떻게 가능한지 알 수 있고, 따라서 이러한 쓰레드들이 처리하는 입력 및 출력 동작에 대한 응답 시간의 정밀 제어가 어떻게 제공되는지를 알 수 있다.

이해해야만 하는 것으로 앞서의 실시예들은 단지 예시적 목적으로 설명되었다. 클럭 신호들에 대한 대안으로서, ck1, ck2, ck2', ck2" 등 중 하나 또는 그 이상은 비규칙적인 타이밍 신호 또는 스트로브 신호로 대체될 수 있다. 프로세서의 내부 혹은 외부에 있는 현재 시간의 다른 소소들이 또한 포트 및/또는 타이머의 타이밍을 위해 사용될 수 있다. 타임스탬프가 단지 입력과 관련하여 설명되었지만, 이러한 원리는 또한 출력 동작을 타임스탬프하는 것에도 적용될 수 있다. 다른 실시예들에서, 레지스터 및 명령들의 다른 세트가 칩의 요구된 사양에 따라 제공될 수 있다. 일부 예시적 실시예에서, 쓰레드 식별자는 포트에 전송될 필요가 없고, 쓰레드 스케쥴러가 책임지고 있거나 혹은 다른 장소에 저장될 수 있다. 대안적으 로, 각각의 쓰레드는 포트에서의 개별 준비 플래그에 주어질 수 있고, 그래서 쓰레드 식별자는 올바른 준비 신호를 선택하기 위해 포트에 전해지지만, 쓰레드 식별자는 동작 검출시 쓰레드 스케쥴러에 반환될 필요가 없다. 더욱이, 조건들 및/또는 조건 데이터는 포트들에 전송될 필요가 없다. 대신에 조건들은 포트들에서 사전에 구성될 수 있고, 그리고/또는 조건들은 쓰레드 스케쥴러 혹은 다른 곳에서 평가될 수 있다. 쓰레드들은 포트들 및 타이머들과는 다른 소스로부터의 동작에 근거하여 스케쥴링될 수 있다. 프로세서의 다양한 컴포넌트들 간의 서로 다른 상호접속이 제공될 수 있다. 또한, 본 발명은 모바일 애플리케이션 프로세서를 가진 모바일 단말기에서의 사용에만 특정된 것이 아니다. 다른 애플리케이션 및 구성이 본 발명의 기술분야에서 숙련된 자들에게는 명백할 것이다. 본 발명의 범위는 설명된 실시예들에만 한정되는 것이 아니며, 단지 다음의 특허청구범위에 의해서만 한정된다.

Claims

인터페이스 부분과 내부 환경을 구비한 프로세서로서,

상기 인터페이스 부분은,

현재 시간 값을 수신하는 적어도 하나의 포트와;

상기 포트와 관련되고 아울러 트리거 시간 값을 저장하는 제 1 레지스터와; 그리고

상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트와 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 비교 로직을 포함하고,

상기 내부 환경은,

상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 유닛과; 그리고

상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴러를 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 프로세서는 상기 현재 시간 값을 출력하는 카운터를 포함하고, 상기 적어도 하나의 포트는 상기 카운터로부터 상기 현재 시간 값을 수신하는 것을 특징으로 하는 프로세서.
제2항에 있어서,

상기 프로세서는 복수의 포트들 및 복수의 제 1 레지스터들을 포함하고, 각각의 제 1 레지스터는 각각의 포트와 관련되고 아울러 각각의 트리거 시간 값을 저장하며, 여기서 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 전달은 입력 동작을 포함하여 데이터가 상기 외부 환경으로부터 상기 적어도 하나의 포트에 캡처되고, 그리고 상기 변경은 상기 내부 환경으로의 입력을 위한 상기 데이터의 이용가능도를 표시하는 제 1 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 전달은 출력 동작을 포함하여 데이터가 상기 적어도 하나의 포트들 각각으로부터 상기 외부 환경에 제공되고, 그리고 상기 변경은 상기 내부 환경과의 데이터의 또 다른 전달을 위한 상기 적어도 하나의 포트의 이용가능도를 표시하는 제 2 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함하는 것을 특징으로 하는 프로세서.
제4항에 있어서,

상기 실행 유닛은 만약 상기 준비 신호 또는 신호들 중 각각의 하나가 상기 제 1 상태에 있다면, 포트로부터 상기 내부 환경으로 데이터를 입력하는 입력 명령을 실행하고, 상기 입력 명령은 상기 하나 또는 그 이상의 쓰레드들의 시퀀스의 구성 명령인 것을 특징으로 하는 프로세서.
제5항에 있어서,

상기 실행 유닛은 만약 상기 준비 신호 또는 신호들 중 각각의 하나가 상기 제 2 상태에 있다면, 상기 내부 환경으로부터 포트로 데이터를 출력하는 출력 명령을 실행하고, 상기 출력 명령은 상기 하나 또는 그 이상의 쓰레드들의 시퀀스의 구성 명령인 것을 특징으로 하는 프로세서.
제6항에 있어서,

상기 전달은 또한, 출력 동작을 포함하여 데이터가 상기 적어도 하나의 포트들 각각으로부터 상기 외부 환경에 제공되고, 그리고 상기 변경은 또한, 상기 내부 환경과의 데이터의 또 다른 전달을 위한 상기 적어도 하나의 포트의 이용가능도를 표시하는 제 2 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함하며,

상기 실행 유닛은 상기 입력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 2 상태에 설정하는 것을 특징으로 하는 프로세서.
제7항에 있어서,

상기 전달은 또한, 입력 동작을 포함하여 데이터가 상기 외부 환경으로부터 상기 적어도 하나의 포트에 캡처되고, 그리고 상기 변경은 또한, 상기 내부 환경으로의 입력을 위한 상기 데이터의 이용가능도를 표시하는 제 1 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함하며,

상기 실행 유닛은 상기 출력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 1 상태에 설정하는 것을 특징으로 하는 프로세서.
제6항에 있어서,

상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 각각의 준비 신호가 상기 제 1 상태에 설정될 때까지 상기 입력 명령의 쓰레드의 실행을 중지하는 것을 포함하는 것을 특징으로 하는 프로세서.
제7항에 있어서,

상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 각각의 준비 신호가 상기 제 2 상태에 설정될 때까지 상기 출력 명령의 쓰레드의 실행을 중지하는 것을 포함하는 것을 특징으로 하는 프로세서.
제8항에 있어서,

상기 실행 유닛은 출력 명령을 실행하고, 상기 실행 유닛은 상기 출력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 1 상태에 설정하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 실행 유닛은 상기 제 1 레지스터 또는 레지스터들 중 하나에 상기 트리 거 시간 값을 저장하는 트리거 시간 설정 명령을 실행하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 외부 환경은 집적 회로의 적어도 하나의 핀을 포함하고, 상기 집적 회로 내에는 상기 프로세서가 수용되어 있는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 외부 환경은 집적 회로 상의 또 다른 프로세서를 포함하고, 상기 집적 회로 내에는 상기 프로세서가 수용되어 있는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 내부 환경과 포트 간의 데이터의 전달은 상기 실행 유닛과 상기 포트 간의 전달을 포함하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 내부 환경은 버스를 포함하고 그리고 상기 내부 부분과 포트 간의 데이터 전달은 상기 버스와 상기 포트 간의 전달을 포함하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 내부 부분은 제 2 레지스터들의 복수의 세트들을 포함하고, 각각의 세트는 상기 복수의 쓰레드들 중 각각의 하나에 관한 정보를 저장하고, 그리고 상기 내부 환경과 포트 간의 전달은 상기 제 2 레지스터들 중 하나와 상기 포트 간의 전달을 포함하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 쓰레드 스케쥴러는 실행가능한 쓰레드들의 세트를 유지하고, 그리고 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 세트로부터 쓰레드들을 제거함으로써 쓰레드를 중지하는 것을 포함하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 적어도 하나의 포트는 타임스탬프 모드에서 동작가능하여, 상기 포트가 타임스탬프를 상기 포트와 상기 외부 환경 간의 데이터의 전달과 관련시키는 것을 특징으로 하는 프로세서.
제20항에 있어서,

상기 인터페이스 부분은 상기 적어도 하나의 포트와 관련된 제 3 레지스터를 포함하고, 상기 타임스탬프를 관련시키는 것은 타임스탬프된 전달을 수행할 때 상기 제 3 레지스터에 상기 현재 시간 값을 저장하는 것을 포함하는 것을 특징으로 하는 프로세서.
제18항에 있어서,

상기 적어도 하나의 포트는 타임스탬프 모드에서 동작가능하여, 상기 포트가 타임스탬프를 상기 포트와 상기 외부 환경 간의 데이터의 전달과 관련시키며,

상기 인터페이스 부분은 상기 적어도 하나의 포트와 관련된 제 3 레지스터를 포함하고, 상기 타임스탬프를 관련시키는 것은 타임스탬프된 전달을 수행할 때 상기 제 3 레지스터에 상기 현재 시간 값을 저장하며,

상기 실행 유닛은 상기 타임스탬프를 상기 제 3 레지스터로부터 상기 타임스탬프된 전달과 관련된 쓰레드의 상기 제 2 레지스터들 중 하나로 전달하는 것을 특징으로 하는 프로세서.
제20항에 있어서,

상기 실행 유닛은 상기 포트로부터의 데이터의 입력과 관련된 타임스탬프를 판독하고 아울러 상기 트리거 시간 값을 상기 타임스탬프와 특정 시간 구간의 합에 설정하여, 상기 구간이 경과한 이후 상기 포트로부터 상기 외부 환경으로 데이터의 출력을 트리거링하는 것을 특징으로 하는 프로세서.
제1항에 있어서,

상기 프로세서는 상기 현재 시간 값을 상기 실행 유닛으로 전달하는 적어도 하나의 타이머를 포함하는 것을 특징으로 하는 프로세서.
제24항에 있어서,

상기 타이머는 웨이크-업 시간 값(wake-up time value)을 저장하는 제 4 레지스터와, 그리고 상기 현재 시간 값이 상기 웨이크-업 시간 값과 정합한다면 임의 의 표시를 발생시키는 비교 로직을 포함하고, 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 표시를 수신할 때까지 타이밍 쓰레드의 실행을 중지하도록 스케쥴링하는 것을 포함하는 것을 특징으로 하는 프로세서.
제25항에 있어서,

상기 실행 유닛은 상기 표시에 응답하여 상기 타이머로부터 상기 현재 시간 값을 판독하는 것을 특징으로 하는 프로세서.
제25항에 있어서,

상기 표시는 상기 쓰레드 스케쥴러에 전송된 쓰레드 식별자를 포함하고, 상기 쓰레드 식별자는 상기 타이밍 쓰레드를 식별하는 것을 특징으로 하는 프로세서.
제25항에 있어서,

상기 표시는 상기 실행 유닛에 전송된 연속 포인트 벡터를 포함하고, 상기 연속 포인트 벡터는 실행이 재개되어야 하는 상기 타이밍 쓰레드에서의 임의의 포인트를 특정하는 것을 특징으로 하는 프로세서.
제28항에 있어서,

상기 실행 유닛은 상기 연속 포인트 벡터를 설정하는 벡터 설정 명령을 실행하는 것을 특징으로 하는 프로세서.
인터페이스 부분과 내부 환경을 구비한 프로세서에서 쓰레드들을 스케쥴링하는 방법으로서, 상기 인터페이스 부분은 적어도 하나의 포트와, 그리고 상기 포트와 관련된 제 1 레지스터를 포함하고, 상기 내부 환경은 실행 유닛 및 쓰레드 스케쥴러를 포함하고, 상기 방법은,

상기 포트에서 현재 시간 값을 수신하는 단계와;

상기 제 1 레지스터에 트리거 시간 값을 저장하는 단계와;

상기 현재 시간 값을 상기 트리거 시간 값과 비교하여 상기 현재 시간 값이 상기 트리거 시간 값과 정합하는지 여부를 검출하는 단계와;

만약 상기 정합이 검출되면 상기 포트와 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 단계와;

상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하도록 상기 쓰레드 스케쥴러를 동작시키는 단계와, 여기서 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하고; 그리고

상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 프로세서는 상기 현재 시간 값을 출력하는 카운터를 포함하고, 상기 방법은 상기 현재 시간 값을 상기 카운터로부터 상기 적어도 하나의 포트에 제공하는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제31항에 있어서,

상기 프로세서는 복수의 포트들 및 복수의 제 1 레지스터들을 포함하고, 각각의 제 1 레지스터는 각각의 포트와 관련되고, 상기 방법은, 각각의 제 1 레지스터에 각각의 트리거 시간 값을 저장하는 단계를 포함하며, 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 전달은 입력 동작을 포함하여 데이터가 상기 외부 환경으로부터 상기 적어도 하나의 포트에 캡처되며, 그리고 상기 변경은 상기 내부 환경으로의 입력을 위한 상기 데이터의 이용가능도를 표시하는 제 1 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 전달은 출력 동작을 포함하여 데이터가 상기 적어도 하나의 포트들 각각으로부터 상기 외부 환경에 제공되고, 그리고 상기 변경은 상기 내부 환경과의 데이터의 또 다른 전달을 위한 상기 적어도 하나의 포트의 이용가능도를 표시하는 제 2 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제33항에 있어서,

만약 상기 준비 신호 또는 신호들 중 각각의 하나가 상기 제 1 상태에 있다면, 포트로부터 상기 내부 환경으로 데이터를 입력하는 입력 명령을 실행하도록 상기 실행 유닛을 동작시키는 단계를 포함하고, 상기 입력 명령은 상기 하나 또는 그 이상의 쓰레드들의 시퀀스의 구성 명령인 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제34항에 있어서,

만약 상기 준비 신호 또는 신호들 중 각각의 하나가 상기 제 2 상태에 있다면, 상기 내부 환경으로부터 포트로 데이터를 출력하는 출력 명령을 실행하도록 상기 실행 유닛을 동작시키는 단계를 포함하고, 상기 출력 명령은 상기 하나 또는 그 이상의 쓰레드들의 시퀀스의 구성 명령인 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제35항에 있어서,

상기 전달은 또한, 출력 동작을 포함하여 데이터가 상기 적어도 하나의 포트들 각각으로부터 상기 외부 환경에 제공되고, 그리고 상기 변경은 또한, 상기 내부 환경과의 데이터의 또 다른 전달을 위한 상기 적어도 하나의 포트의 이용가능도를 표시하는 제 2 상태로 상기 준비 신호 또는 신호들을 설정하며,

상기 방법은 상기 입력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 2 상태에 설정하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제36항에 있어서,

상기 전달은 또한, 입력 동작을 포함하여 데이터가 상기 외부 환경으로부터 상기 적어도 하나의 포트에 캡처되며, 그리고 상기 변경은 또한, 상기 내부 환경으로의 입력을 위한 상기 데이터의 이용가능도를 표시하는 제 1 상태로 상기 준비 신호 또는 신호들을 설정하는 것을 포함하고,

상기 방법은 상기 출력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 1 상태에 설정하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제35항에 있어서,

상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 각각의 준비 신호가 상기 제 1 상태에 설정될 때까지 상기 입력 명령의 쓰레드의 실행을 중지하는 것을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제36항에 있어서,

상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 각각의 준비 신호가 상기 제 2 상태에 설정될 때까지 상기 출력 명령의 쓰레드의 실행을 중지하는 것을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제37항에 있어서,

상기 방법은 출력 명령을 실행하도록 상기 실행 유닛을 동작시키고 상기 출력 명령의 완료 시 상기 각각의 준비 신호를 상기 제 1 상태에 설정하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 실행 유닛은 상기 제 1 레지스터 또는 레지스터들 중 하나에 상기 트리거 시간 값을 저장하는 트리거 시간 설정 명령을 실행하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 외부 환경은 집적 회로의 적어도 하나의 핀을 포함하고, 상기 집적 회로 내에는 상기 프로세서가 수용되어 있는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 외부 환경은 집적 회로 상의 또 다른 프로세서를 포함하고, 상기 집적 회로 내에는 상기 프로세서가 수용되어 있는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 내부 환경과 포트 간의 데이터의 전달은 상기 실행 유닛과 상기 포트 간의 전달을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 내부 환경은 버스를 포함하고 그리고 상기 내부 부분과 포트 간의 데이터 전달은 상기 버스와 상기 포트 간의 전달을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 내부 부분은 제 2 레지스터들의 복수의 세트들을 포함하고, 각각의 세트는 상기 복수의 쓰레드들 중 각각의 하나에 관한 정보를 저장하고, 그리고 상기 내부 환경과 포트 간의 전달은 상기 제 2 레지스터들 중 하나와 상기 포트 간의 전달을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

실행가능한 쓰레드들의 세트를 유지하도록 상기 쓰레드 스케쥴러를 동작시키는 단계를 포함하고, 그리고 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 세트로부터 쓰레드들을 제거함으로써 쓰레드를 중지하는 것을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

타임스탬프를 상기 포트와 상기 외부 환경 간의 데이터의 전달과 관련시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제49항에 있어서,

상기 인터페이스 부분은 상기 적어도 하나의 포트와 관련된 제 3 레지스터를 포함하고, 상기 타임스탬프를 관련시키는 것은 타임스탬프된 전달을 수행할 때 상기 제 3 레지스터에 상기 현재 시간 값을 저장하는 것을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제47항에 있어서,

상기 방법은 타임스탬프를 상기 포트와 상기 외부 환경 간의 데이터의 전달과 관련시키는 단계를 포함하며,

상기 인터페이스 부분은 상기 적어도 하나의 포트와 관련된 제 3 레지스터를 포함하고, 상기 타임스탬프를 관련시키는 것은 타임스탬프된 전달을 수행할 때 상기 제 3 레지스터에 상기 현재 시간 값을 저장하는 것을 포함하며,

상기 방법은 상기 타임스탬프를 상기 제 3 레지스터로부터 상기 타임스탬프된 전달과 관련된 쓰레드의 상기 제 2 레지스터들 중 하나로 전달하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제49항에 있어서,

상기 포트로부터의 데이터의 입력과 관련된 타임스탬프를 판독하고 아울러 상기 트리거 시간 값을 상기 타임스탬프와 특정 시간 구간의 합에 설정하여, 상기 구간이 경과한 이후 상기 포트로부터 상기 외부 환경으로 데이터의 출력을 트리거링하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제30항에 있어서,

상기 프로세서는 적어도 하나의 타이머를 포함하고, 그리고 상기 방법은 상기 현재 시간 값을 상기 타이머로부터 상기 실행 유닛으로 전달하는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제53항에 있어서,

상기 타이머는 제 4 레지스터를 포함하고, 그리고 상기 방법은,

상기 제 4 레지스터에 웨이크-업 시간 값을 저장하는 단계와;

상기 현재 시간 값을 상기 웨이크-업 시간 값과 비교하여 상기 현재 시간 값이 상기 웨이크-업 시간 값과 정합하는지 여부를 검출하는 단계와; 그리고

상기 정합이 검출된다면 임의의 표시를 발생시키는 단계를 포함하고,

여기서, 상기 쓰레드 스케쥴러에 의한 스케쥴링은 상기 표시를 수신할 때까지 타이밍 쓰레드의 실행을 중지하는 것을 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제54항에 있어서,

상기 표시에 응답하여 상기 타이머로부터 상기 현재 시간 값을 판독하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제54항에 있어서,

상기 표시를 발생시키는 단계는 쓰레드 식별자를 상기 쓰레드 스케쥴러에 전송하는 것을 포함하고, 상기 쓰레드 식별자는 상기 타이밍 쓰레드를 식별하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제54항에 있어서,

상기 표시를 발생시키는 단계는 연속 포인트 벡터를 상기 실행 유닛에 전송하는 것을 포함하고, 상기 연속 포인트 벡터는 실행이 재개되어야 하는 상기 타이밍 쓰레드에서의 임의의 포인트를 특정하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
제57항에 있어서,

상기 연속 포인트 벡터를 설정하는 벡터 설정 명령을 실행하도록 상기 실행 유닛을 동작시키는 단계를 포함하는 것을 특징으로 하는 쓰레드 스케쥴링 방법.
모바일 애플리케이션 프로세서와, 적어도 하나의 주변 디바이스와, 그리고 상기 모바일 애플리케이션 프로세서와 상기 주변 디바이스 사이에 접속된 인터페이스 프로세서를 구비한 모바일 단말기로서, 상기 인터페이스 프로세서는 인터페이스 부분과 내부 환경을 구비하고,

상기 인터페이스 부분은,

현재 시간 값을 수신하는 적어도 하나의 포트와;

상기 포트와 관련되고 아울러 트리거 시간 값을 저장하는 제 1 레지스터와; 그리고

상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트와 상기 모바일 애플리케이션 프로세서 혹은 주변 디바이스 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 비교 로직을 포함하고,

상기 내부 환경은,

상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 유닛과; 그리고

상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴러를 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하는 것을 특징으로 하는 모바일 단말기.
상호접속된 프로세서들의 어레이로서, 상기 프로세서들 중 적어도 하나는 인터페이스 부분과 내부 환경을 구비하고,

상기 인터페이스 부분은,

현재 시간 값을 수신하는 적어도 하나의 포트와;

상기 포트와 관련되고 아울러 트리거 시간 값을 저장하는 제 1 레지스터와; 그리고

상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트와 상기 어레이 내의 또 다른 프로세서 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 비교 로직을 포함하고,

상기 내부 환경은,

상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 실행 유닛과; 그리고

상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴러를 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하는 것을 특징으로 하는 프로세서들의 어레이.
인터페이스 부분과 내부 환경을 구비한 프로세서로서,

상기 인터페이스 부분은,

현재 시간 값을 수신하는 포트 수단과;

상기 포트 수단과 관련되어 트리거 시간 값을 저장하는 레지스터 수단과; 그리고

상기 현재 시간 값과 상기 트리거 시간 값이 정합하는지 여부를 검출하고, 만약 상기 정합이 검출되면 상기 포트 수단과 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 비교 수단을 포함하고,

상기 내부 환경은,

상기 포트 수단과 상기 내부 환경 사이에서 데이터를 전달하는 실행 수단과; 그리고

상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하는 쓰레드 스케쥴링 수단을 포함하고, 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하는 것을 특징으로 하는 프로세서.
인터페이스 부분과 내부 환경을 구비한 프로세서에서 쓰레드들을 스케쥴링하는 컴퓨터 프로그램이 기록되어 있는 컴퓨터 판독가능 매체로서, 상기 인터페이스 부분은 적어도 하나의 포트와, 그리고 상기 포트와 관련된 제 1 레지스터를 포함하고, 상기 내부 환경은 실행 유닛 및 쓰레드 스케쥴러를 포함하고, 상기 프로그램은, 컴퓨터 상에서 실행될 때,

상기 포트에서 현재 시간 값을 수신하는 단계와;

상기 제 1 레지스터에 트리거 시간 값을 저장하는 단계와;

상기 현재 시간 값을 상기 트리거 시간 값과 비교하여 상기 현재 시간 값이 상기 트리거 시간 값과 정합하는지 여부를 검출하는 단계와;

만약 상기 정합이 검출되면 상기 포트와 외부 환경 사이에서 데이터를 전달하고, 그리고 상기 전달을 표시하기 위해 준비 신호를 변경하는 단계와;

상기 실행 유닛에 의한 실행을 위해 복수의 쓰레드들을 스케쥴링하도록 상기 쓰레드 스케쥴러를 동작시키는 단계와, 여기서 각각의 쓰레드는 명령들의 시퀀스를 포함하고, 상기 스케쥴링은 상기 준비 신호에 따라 실행을 위해 상기 쓰레드들 중 하나 또는 그 이상을 스케쥴링하는 것을 포함하고; 그리고

상기 적어도 하나의 포트와 상기 내부 환경 사이에서 데이터를 전달하는 단계를 수행하는 코드를 포함하는 것을 특징으로 하는 컴퓨터 판독가능 매체.