JP2000040056A - Ｊｔａｇポ―トを介したメモリユニットの入出力処理の制御のための方法及び装置 - Google Patents

Ｊｔａｇポ―トを介したメモリユニットの入出力処理の制御のための方法及び装置

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JP2000040056A JP11156724A JP15672499A JP2000040056A JP 2000040056 A JP2000040056 A JP 2000040056A JP 11156724 A JP11156724 A JP 11156724A JP 15672499 A JP15672499 A JP 15672499A JP 2000040056 A JP2000040056 A JP 2000040056A
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Abstract

(57)【要約】 【課題】 ＪＴＡＧポートを介したオンチップメモリ
ユニットの入出力処理に必要な時間を短縮する入出力制
御のための新規な方法及び装置を提供する。 【解決手段】 メモリユニットが入出力処理可能状態
（レディ状態）又は入出力処理不可能状態（ビジー状
態）の何れにあるかを表示する信号を受け取り、表示が
レディ状態になるとメモリユニットの次の入出力処理
（読み出し、プログラム等のデータの書き込み、消去、
ベリファイ等）を行う命令を発することによってオンチ
ップメモリユニットの入出力処理を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にＪＴＡＧ（Jo
int Text Action Group）ポートに関するものであり、
特にそれを用いたメモリユニットの入出力制御方法に関
するものである。
【０００２】
【従来の技術】メモリユニットは、多くの異なるタイプ
の製品において共通に用いられているものである。多く
のメモリユニットはプログラム可能であるが、メモリユ
ニットは、格納されたデータの消去が行えるか否か、及
びどのように消去されるかについて異なるタイプが存在
する。読み出し専用メモリ（ＲＯＭ）ユニットは消去可
能ではなく、それにプログラムされた情報を変更しなけ
ればならない場合は取り替える必要がある。消去可能な
プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）ユニ
ットは電気信号を用いてプログラム等のデータの書き込
みが行えるが、消去するために紫外線が必要であり、紫
外線によってチップ全体が一度に消去される。電気的に
消去可能なプログラム可能読み出し専用メモリ（ＥＥＰ
ＲＯＭ）ユニット及びフラッシュＥＥＰＲＯＭユニット
は、電気信号を用いて消去及びプログラム等のデータの
書き込みを行うことができる。従って、必要ならば単一
ビット又は単一ワードを変更することができる。
【０００３】用語「メモリユニット」には、メモリユニ
ットのようにデータを格納する代わりに論理式を格納す
るプログラマブルロジックデバイス（ＰＬＤ）が含まれ
る。ＰＬＤは、任意のメモリユニットのタイプに基づく
ものであり得る。
【０００４】プログラム可能メモリユニットにプログラ
ム等のデータを書き込みなおすためには、そのユニット
を適切な方式で消去し、次にユニットへのプログラム等
のデータの書き込みを電気的に行うプログラミング装置
に装着しなければならない。ソケットによって回路基板
に接続されたチップ上に形成されたメモリユニットの場
合は、通常ユニットがソケットから取り外し可能である
ため、これは問題にはならない。
【０００５】しかし、回路基板に直接はんだ付けされた
ユニット及び多機能チップ内に形成されたユニットはプ
ログラミング装置に装着するために取り外すことができ
ない。このようなユニットの場合は、パラレルポートを
介して入出力処理（即ち読み出し、プログラム書き込
み、消去、ベリファイ等）を行うことができる。
【０００６】インシステムプログラミング（ＩＳＰ）
は、オンチップメモリユニット若しくは任意の取り外し
可能でないメモリユニットの入出力制御のための手段と
なる。ＩＥＥＥ１１４９．１勧告は、「ＪＴＡＧポー
ト」として知られる、インシステム入出力制御をシリア
ルチャネルを用いて行うことができるテストアクセスポ
ートを規定している。図１及び図２を参照すると、ＪＴ
ＡＧポート及びその動作が示されている。図１には、Ｊ
ＴＡＧポート１４を備えたチップ１２を制御するパラレ
ルポート１１を備えたパーソナルコンピュータ（ＰＣ）
１０が示されており、図２は、ステートマシンを利用し
たＪＴＡＧポート１４を介した入出力制御方法を示して
いる。
【０００７】ＪＴＡＧポートを利用して入出力制御を行
うために、チップ１２は、ポートを通して転送されたシ
リアルデータを、パラレルバス２０を介して符号１８で
示されたメモリユニットにアクセスするために必要なパ
ラレル形式に変換するＪＴＡＧコントローラ１６も備え
ていなければならない。このバスは、データ及びアドレ
ス信号用の単一バスであるか、或いはデータ信号用及び
アドレス信号用の２つのバスからなるものであり得る。
更に、ＪＴＡＧコントローラ１６は、送られた命令を、
メモリユニット１８の入出力制御を行うための制御信号
にデコードする。これらの制御信号は制御バス２９を介
してメモリユニット１８に供給される。
【０００８】ＪＴＡＧポート１４は４つのピンを有し、
それぞれクロック信号ＴＣＫ用、制御信号ＴＭＳ用、デ
ータ入力信号ＴＤＩ及びデータ出力信号ＴＤＯ用であ
る。またＪＴＡＧコントローラ１６は、ステートマシン
２２、データシフトレジスタ２４、命令シフトレジスタ
２７、及び命令デコーダ２８を有している。
【０００９】データ入力信号ＴＤＩは、メモリユニット
１８に供給されるデータ及びアドレス情報、及びメモリ
ユニット１８に対する命令のシリアル表現である。この
データ及びアドレス情報はデータシフトレジスタ２４に
供給され、このデータシフトレジスタ２４は、信号ＴＤ
Ｉによって供給されたシリアルデータをシフトする。従
ってデータシフトレジスタ２４は、データ（典型的には
８ビット）及びアドレス（典型的には１６ビット）の双
方を保持するだけの十分な記憶容量を有している。命令
は命令シフトレジスタ２７に供給される。
【００１０】ＰＣ１０は、パラレルポート１１を介して
クロック信号ＴＣＫ及び制御信号ＴＭＳをステートマシ
ン２２に供給し、このステートマシン２２はＪＴＡＧコ
ントローラ１６の動作を制御する。従って、ＰＣ１０は
データ入力信号ＴＤＩを供給し、且つデータ出力信号Ｔ
ＤＯをモニタする。制御信号ＴＭＳを構成する種々の命
令は図２に示されている。ＪＴＡＧコントローラ１６の
動作はＩＥＥＥ１１４９．１勧告において完全に規定さ
れているため、以下の説明ではこの動作の一部を重点的
に説明する。
【００１１】初めに、バス２０上のあらゆる情報が収集
され（状態３２）、データシフトレジスタ２４に置かれ
る。次にデータ入力信号ＴＤＩのデータ及びアドレス情
報はデータシフトレジスタ２４にシフトされ（状態３
４）、これによって収集されたデータがデータ出力信号
ＴＤＯとしてシフトアウトされることになる。ひとたび
全てのデータ及びアドレス情報の組がデータシフトレジ
スタ２４にシフトされると、ステートマシン２２は、デ
ータシフトレジスタ２４に指示して（状態４２）、デー
タをパラレルバス２０に供給させる。次にステートマシ
ン２２は命令デコーダ２８に指示して（状態４４）、命
令を制御バス２９を介してメモリユニット１８に供給
し、そのアドレスに対して所望の入出力処理（読み出
し、プログラム書き込み、消去、ベリファイ等）が行わ
れる。
【００１２】次に、ＰＣ１０は、次のデータ及びアドレ
スビット列を転送する前にそれぞれの入出力処理のタイ
プに対して規定された所定の時間Ｔだけ待機する。この
待機時間は、次のデータセットがシフトインされる前に
所望の処理が必ず終了しているように設定されたもので
ある。
【００１３】図３には符号ＢＹＴＥ０及びＢＹＴＥ１を
付された２つのバイトデータについてのタイミング図が
示されている。データ入力信号ＴＤＩによって指示され
たときＢＹＴＥ０についてのシフト処理が初めに行わ
れ、その間に２４のデータ及びアドレスビットがデータ
シフトレジスタ２４の中にシフトされ、２４のブランク
（BLANK）ビットがデータ出力信号ＴＤＯにシフトアウ
トされる。ひとたびデータがレジスタ２４の中にシフト
されると、ステートマシン２２はアップデート（UPDAT
E）状態４２に移行し、その後このステートマシンはラ
ンテスト／アイドル（Run-Test/Idle）状態４４に移
り、この状態ではランテスト／アイドル（Ｒ−Ｔ−Ｉ）
パルス４５が生成される。次に、オペレーション（OPER
ATION）信号によって指示されると、メモリユニット１
８の入出力処理が行われる。図に示すように、オペレー
ション信号はそれに割り当てられた長さＴの時間内でそ
の非アクティブ状態に戻る。ＢＹＴＥ１についても、こ
のプロセスが次のシフト処理で反復され、その間にＢＹ
ＴＥ０のデータはデータ出力信号ＴＤＯにシフトアウト
される。
【００１４】メモリユニットの入出力制御のためにＪＴ
ＡＧポート１４を用いることは、データがシリアル転送
されるため、また各バイトについて処理が終了するまで
に長い時間待機しなければならないために、時間がかか
るという問題があった。
【００１５】
【発明が解決しようとする課題】従って本発明の目的
は、ＪＴＡＧポートを介したオンチップメモリユニット
の入出力処理に必要な時間を短縮する入出力制御のため
の新規な方法及び装置を提供することである。
【００１６】
【課題を解決するための手段】従って、本発明の好適実
施例によれば、オンチップメモリユニットの入出力処理
を制御する方法であって、少なくとも前記メモリユニッ
トの入出力処理可能状態（レディ状態）又は入出力処理
不可能状態（ビジー状態）の表示を受け取る受信過程
と、ひとたび前記表示がレディ状態になったときにメモ
リユニットの次の入出力処理を行う命令を発する過程と
を含むことを特徴とするオンチップメモリユニットの入
出力処理の制御方法が提供される。
【００１７】本発明の好適実施例によれば、前記受信過
程が、前記表示及び前記メモリユニットに供給された前
のバイトの前記データ及びアドレス情報を収集する収集
過程と、シフトレジスタを通して次のバイトのデータ及
びアドレス情報と１以上の追加ビットをシフトインする
とともに、前記表示が前記シフトレジスタからＪＴＡＧ
ポートのデータ出力ピンにシフトアウトされるようにす
るシフト過程と、前記収集過程及び前記シフト過程を反
復する過程とを含む。前記収集過程及びシフト過程の反
復が、前記表示がレディ状態になるまで行われる。
【００１８】更に、本発明の好適実施例によれば、前記
方法が、前記メモリユニットの前記入出力処理が行われ
ている間に、前記メモリユニットに供給されるべき次の
バイトのデータ及びアドレス情報をシフトレジスタの中
にシフトする過程を更に含む。
【００１９】更に本発明の好適実施例によれば、前記受
信過程が、前記表示を非ＪＴＡＧポートから外部プロセ
ッサの受信ポート上のピンに供給する過程を含む。
【００２０】更に本発明の好適実施例によれば、前記受
信過程が、表示がレディ状態になるまで待機する待機過
程を含む。この待機過程は、受信ポートをポーリングす
ることにより、又は前記表示のラインを外部プロセッサ
の割り込みポートに接続することによって実施され得
る。
【００２１】また、本発明の好適実施例によれば、入出
力処理可能状態（レディ状態）又は入出力処理不可能状
態（ビジー状態）を表示するレディ／ビジー出力ライン
を備えたメモリユニットと、ＪＴＡＧ入力及びＪＴＡＧ
出力ラインを備えた、外部プロセッサと通信するための
ＪＴＡＧポートと、前記ＪＴＡＧポートを介して受け取
った前記外部プロセッサからの命令に従って前記メモリ
ユニットの入出力処理を制御するためのＪＴＡＧコント
ローラとを有するメモリチップが提供される。このコン
トローラは、シフトレジスタ、バッファ、及びステート
マシンを備えている。シフトレジスタはＪＴＡＧ入力及
び出力ラインに接続され、複数の記憶素子を有してい
る。複数の記憶素子の１つはレディ／ビジー出力ライン
に接続され、複数の記憶素子のなかの複数がＪＴＡＧ入
力ラインから１バイトのメモリユニットのデータ及びア
ドレス情報を受信するために使用できる。バッファは、
シフトレジスタからデータ及びアドレス情報を受けとっ
てその情報をメモリユニットに供給し、ステートマシン
はシフトレジスタ及びバッファの動作を制御し、ひとた
びレディ／ビジー出力ラインがレディ状態を表示する
と、メモリユニットの次の入出力処理を行う命令を発す
る。
【００２２】別形態として、本発明の好適実施例によれ
ば、メモリチップであって、入出力処理可能状態（レデ
ィ状態）又は入出力処理不可能状態（ビジー状態）を表
示するレディ／ビジー出力ラインを備えたメモリユニッ
トと、前記レディ／ビジー出力ラインに接続され、外部
プロセッサに少なくとも前記レディ／ビジー出力ライン
の表示を供給するための非ＪＴＡＧポートと、前記ＪＴ
ＡＧポートを介して受け取った前記外部プロセッサから
の命令に従って前記メモリユニットの入出力処理を制御
するためのＪＴＡＧコントローラとを有することを特徴
とするメモリチップが提供される。
【００２３】また、本発明の好適実施例によれば、非Ｊ
ＴＡＧポートはオープンドレイン出力を有する。
【００２４】
【発明の実施の形態】メモリユニットは、典型的には、
それが所望の動作モードにあるか否かを表示する“実行
終了（end-of execution）”又は“レディ／ビジー（re
ady/busy）”（ＲＤＹ／ＢＳＹ）信号を有する。本発明
は、この信号を利用して、ＪＴＡＧポートを用いたオン
チップメモリユニットの入出力処理に必要な時間を短縮
するものである。
【００２５】更に、本発明は、メモリユニットの所望の
入出力処理を行っている間に、次のビットに対するデー
タ及びアドレスビットにシフトインする。この二重バッ
ファリングにより、本発明による処理速度の高速化が更
に促進される。
【００２６】図４には本発明のシステムが示されてい
る。チップ５０は、本発明の好適実施例により構成され
動作するメモリユニット１８、ＪＴＡＧコントローラ５
２、及びＪＴＡＧポート１４を備えている。更に図４に
は、メモリユニット１８の「レディ／ビジー」（ＲＤＹ
／ＢＳＹ）出力ライン５９が示されている。
【００２７】図４はＰＣ１０を用いた入出力制御を示
す。以下に説明する入出力制御は、一例としてここでは
ＰＣ１０である、外部プロセッサを用いて行われ得るこ
とが理解されよう。他のタイプのプロセッサには、例え
ばプログラミング装置や自動テスタ装置がある。
【００２８】本発明の好適実施例によれば、ＪＴＡＧコ
ントローラ５２は、ステートマシン２２、バッファ５
７、及びデータシフトレジスタ５６を備えている。デー
タシフトレジスタ５６は、典型的にはデータ及びアドレ
スビットを格納するために必要な記憶ユニットの数より
多い１以上の追加的記憶ユニット５８を有する。追加的
記憶ユニット５８は、ＲＤＹ／ＢＳＹライン５８に接続
されており、従ってＲＤＹ／ＢＳＹ信号の現在状態デー
タを受け取ることができる。ここでは、追加的記憶ユニ
ット５８がただ１つ存在すると仮定して説明する。チッ
プ５０の内部ブロックからの他の情報を収集するために
別の追加的記憶ユニットを設けることができるというこ
とは理解されよう。
【００２９】アドレス及びデータ情報の入力のための各
サイクルにおいて、ＪＴＡＧコントローラ５２は、初め
にＲＤＹ／ＢＳＹライン５９の現在値及びバス２０上の
現在のデータ及びアドレスビットを収集し（図２の状態
３２）、収集した情報をデータシフトレジスタ５６内に
入れる。次にＪＴＡＧコントローラ５２は、ＴＤＩ信号
におけるデータの次のバイトをデータシフトレジスタ５
６内にシフトする（図２の状態３４）。このシフト処理
によって、追加的記憶ユニット５８（図４）の値を含む
収集されたデータが、ＴＤＯデータ出力信号としてシフ
トアウトされる。図４には、データシフトレジスタ５６
の最後の記憶ユニットとしての追加的記憶ユニット５８
が示されている。しかし、追加的記憶ユニット５８は、
データシフトレジスタ５６内の任意の位置に配置するこ
とができる。
【００３０】データシフトのために、ＲＤＹ／ＢＳＹ信
号の値は周期的にＰＣ１０に戻される。ＲＤＹ／ＢＳＹ
信号の値が戻される時間的間隔は、全てのデータ及びア
ドレスビットをシフトし、バッファ５７を新たにシフト
インされたデータに更新する（状態４２）のにかかる時
間の関数である。しかしＲＤＹ／ＢＳＹ信号は、バッフ
ァ５７には供給されない。
【００３１】ＴＤＯデータ出力信号として、メモリユニ
ット１８の所望の入出力処理が終了したことを表示する
ＲＤＹ／ＢＳＹ信号をひとたび受け取ると、ＰＣ１０
は、その後の任意の時間に次の所望の入出力制御を開始
することができる。
【００３２】このタイミングは図５に示されている。初
めに、ＲＤＹ／ＢＳＹ信号の現在値及びパラレルバス２
０上のデータ及びアドレスビットの現在値が収集され、
その後信号ＴＤＩのデータが、ＢＹＴＥ０のデータ及び
アドレスビット及び追加ビットをデータシフトレジスタ
５６の中にシフトする。Ｘ＋１個のビットが転送される
が、ここでＸはデータ及びアドレスビットの数であり、
追加ビットは追加的記憶レジスタ５８に格納されたＲＤ
Ｙ／ＢＳＹ値をプッシュアウトするのに必要である。Ｎ
個の追加的記憶レジスタ５８が存在する場合、Ｘ＋Ｎ個
のビットが転送される。ＢＹＴＥ０については、データ
出力信号ＴＤＯは、Ｘ個のブランクビット及びＲＤＹ／
ＢＳＹ信号のＲＤＹ値である。
【００３３】ひとたび全てのデータがシフトインされ、
ＲＤＹ／ＢＳＹ値を含む収集されたデータがシフトアウ
トされると、データ及びアドレスビットはアップデート
（UPDATE）状態４２においてバッファ５７に転送され
る。シフト処理の間（状態３４）、ＰＣ１０は、ＲＤＹ
／ＢＳＹ信号の値をチェックする。メモリユニット１８
は入出力処理の準備ができた状態にあることから、ＲＤ
Ｙ／ＢＳＹ信号はＲＤＹ状態にあり、従ってＰＣ１０は
ランテスト／アイドル（Run-Test/Idle）状態４４に移
行する。これに応じて、ＪＴＡＧコントローラ５２は、
ランテストアイドル（Ｒ−Ｔ−Ｉ）パルス４５を発生す
る。ここで所望の処理が開始され、ＲＤＹ／ＢＳＹ信号
はビジー（ＢＳＹ）状態となる（例えば図５のようにＲ
ＤＹ／ＢＳＹ信号がローレベルになる）。
【００３４】本発明の好適実施例によれば、所望の処理
が行われている間、ＰＣ１０は、ＲＤＹ／ＢＳＹステー
タスを受けとるために連続的に処理を行う。これを行う
ことによって、ＰＣ１０は、初めにＪＴＡＧコントロー
ラ５２に対してＲＤＹ／ＢＳＹ値及び現在パラレルバス
２０上にあるデータ及びアドレス値をデータシフトレジ
スタ２４の中に収集することを指示する。次にＰＣ１０
は、前のバイトＢＹＴＥ０及びＲＤＹ／ＢＳＹ信号の現
在状態をシフトアウトするために、次のバイトＢＹＴＥ
１及び追加ビットをシフトインする。図５は、データ入
力信号ＴＤＩにおけるＢＹＴＥ１及び追加ビットの反復
的シフトイン処理と、データ入力信号ＴＤＯにおけるＢ
ＹＴＥ０及びＲＤＹ又はＢＳＹ状態の反復的なシフトア
ウト処理を示している。メモリユニットの入出力処理が
行われている間に、使用される次のデータをダウンロー
ドすることは、「ダブルバッファリング」として知られ
ている。
【００３５】各シフトインの後に、ＰＣ１０はバッファ
１７が更新され、ＲＤＹ／ＢＳＹ信号の値をチェックす
る命令を発する。図５の例では、ＲＤＹ／ＢＳＹ信号が
次のバイトＢＹＴＥ１の５番目のシフトインの間にレデ
ィ状態となる。ＲＤＹ／ＢＳＹ信号がシフトインの前に
収集されることから、５回目のシフトインの後のＲＤＹ
／ＢＳＹ信号の値はＢＳＹ（ビジー）となる。しかし、
データの６度目のシフトインの後、ＲＤＹ／ＢＳＹ信号
はＲＤＹ（レディ）となり、ＰＣ１０はランテスト／ア
イドル（Run-Test/Idel）状態４４に移行して、新たな
所望の処理を開始することができる。
【００３６】本発明では、次のデータ及びアドレス情報
にシフトインする前に、所定の時間Ｔだけ待機すること
は行われない。待機するのでなく、ＲＤＹ信号がＪＴＡ
Ｇポートから出力された直後に次のランテストアイドル
（Ｒ−Ｔ−Ｉ）パルス４５が発せられる。これによっ
て、かなり時間が短縮される。時間Ｔが、メモリ１８の
バイトをプログラム又は消去するのにかかる最長時間と
して定義されており、最も必要な処理を行うのに、設定
された最長時間よりもかなり短い時間しかかからないか
らである。
【００３７】また、データ、アドレス、及びＲＤＹ／Ｂ
ＳＹ信号を収集及びシフトする前に、ランテスト／アイ
ドル（Run-Test/Idle）状態４４においてＴＣＫ信号の
Ｑ個のクロックパルス分だけ待機することによって本発
明を実施することもできる。Ｑ個のクロックパルスは、
所定の時間Ｔよりかなり短い時間で発生する。この実施
例では、メモリ１８の所望の入出力処理が行われる前
に、ＲＤＹ／ＢＳＹ信号がレディ状態になっていること
を表示するまでＰＣ１０が待機する。
【００３８】図６及び図７には本発明の別の実施例が示
されており、この実施例では、ＲＤＹ／ＢＳＹ信号が非
ＪＴＡＧポート７２にも供給される。図６はＰＣ１０及
びチップ７０の詳細を示し、図７は、図６のシステムの
処理のタイミング図である。図面では類似の要素には類
似の符号を付して示してある。
【００３９】従来技術の場合のように、ＪＴＡＧコント
ローラ７４は、ステートマシン２２、バッファ５７、及
びデータシフトレジスタ２４を有し、シフトレジスタは
追加的記憶ユニットを有していない。しかしこの実施例
では、ＲＤＹ／ＢＳＹ信号が、非ＪＴＡＧポート７２の
１個のピンに供給され、このピンはパラレルポート１１
を介してＰＣ１０に接続されている。必要ならば、ＲＤ
Ｙ／ＢＳＹ信号をＰＣ１０の割り込みポートに供給する
ことができる。
【００４０】前の実施例の場合のように、図７に示され
た第１バイトＢＹＴＥ０のデータ及びアドレスは、初め
にシフトレジスタ２４の中にシフトされ、その後バッフ
ァ５７の内容の更新に用いられ、次にランテストアイド
ル（Ｒ−Ｔ−Ｉ）パルス４５が発行されて、これにより
ＲＤＹ／ＢＳＹ信号がＢＳＹとなる。
【００４１】本発明の実施例によれば、次のバイトＢＹ
ＴＥ１のデータ及びアドレスが、データシフトレジスタ
２４を通してシフトされ、これによりこの実施例の場合
にもダブルバッファリングが行われることになる。ＰＣ
１０はステートマシン２２をポーズ（PAUSE）状態３８
（図２）に移行させ、この状態は、ポート７２を通して
直接受け取りが行われてＲＤＹ／ＢＳＹ信号がＲＤＹ状
態に変わるまで続く。ＲＤＹ／ＢＳＹ信号がＰＣ１０の
割り込みポートに供給される場合には、ＲＤＹ／ＢＳＹ
信号が状態を変えるとすぐに、ＰＣ１０がステートマシ
ン２２をポーズ状態３８から別の状態に移行させる。
【００４２】次のバイトＢＹＴＥ１のデータ及びアドレ
スが、既にデータシフトレジスタ２４の中にシフトされ
ていることから、ＰＣ１０は、ステートマシン２２をポ
ーズ（PAUSE）状態３８から出口２（EXIT2）状態４０、
更にはアップデート（UPDATE）状態４２に移行させるこ
とができる。これは、図７においてもＴＤＩ信号の一部
として示されている。ひとたび更新（UPDATE）終了する
と（即ちデータ及びアドレスビットがバッファ５７に一
度転送されると）、ＰＣ１０はランテスト／アイドル
（Run-Test/Idle）状態４４に移り、ＪＴＡＧコントロ
ーラ７４がランテストアイドル（Ｒ−Ｔ−Ｉ）パルス４
５を発生する。図７に見ることができるように、またダ
ブルバッファリングのために、メモリユニット１８がＲ
ＤＹ状態にあるのは極僅かな時間となる。
【００４３】２、３のデバイスについて、パラレルにプ
ログラム等のデータ書き込みや消去が行われる場合に
は、ピン７２をオープンドレインで構成することがで
き、また全てのデバイスのＲＤＹ／ＢＳＹラインをピン
７２に接続することができる。従って、ピン７２は全て
のデバイスがレディ状態にあるときにのみＲＤＹ信号を
発生する。
【００４４】本発明が、ここに開示された特定の実施例
に限定されないことを当業者は理解されよう。本発明の
真の範囲は、特許請求の範囲の請求項によって定義され
る。
【００４５】
【発明の効果】以上のように、本発明により、ＪＴＡＧ
ポートを介したオンチップメモリユニットの入出力処理
に必要な時間を短縮する入出力制御のための新規な方法
及び装置が提供される。
【図面の簡単な説明】
【図１】従来型のメモリチップ及びＰＣの模式図であ
る。
【図２】従来のＪＴＡＧコントローラにおいて使用でき
るステートマシンの模式図である。
【図３】ＪＴＡＧポートを通した入出力制御のタイミン
グを示すタイミング図である。
【図４】本発明の好適実施例に基づいて構成され動作す
るメモリチップ及びパーソナルコンピュータの模式図で
ある。
【図５】図４のメモリチップの入出力処理のタイミング
を示すタイミング図である。
【図６】本発明の別の好適実施例に基づいて構成され動
作するメモリチップ及びパーソナルコンピュータを示す
模式図である。
【図７】図６のメモリチップの入出力処理のタイミング
を示すタイミング図である。
【符号の説明】
１０ パーソナルコンピュータ（ＰＣ） １１ パラレルポート １２ メモリチップ １４ ＪＴＡＧポート １６ ＪＴＡＧコントローラ １８ メモリユニット ２０ パラレルバス ２２ ステートマシン ２４ データシフトレジスタ ２７ 命令シフトレジスタ ２８ 命令デコーダ ２９ 制御バス ５０ メモリチップ ５２ ＪＴＡＧコントローラ ５６ データシフトレジスタ ５７ バッファ ５８ 追加的記憶ユニット ５９ レディ／ビジー（ＲＤＹ／ＢＳＹ）出力ライン ７０ メモリチップ ７２ 非ＪＴＡＧポート（ピン） ７４ ＪＴＡＧコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨーラム・シーダー アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・ストークスアベニュー 10481 (72)発明者 イーラン・ウィーナー イスラエル国ヘルツリア46308・ハザフザ ホットストリート 25

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 オンチップメモリユニットの入出力処
    理を制御する方法であって、 少なくとも前記メモリユニットの入出力処理可能状態
    （レディ状態）又は入出力処理不可能状態（ビジー状
    態）を示す前記メモリユニットの状態の表示を受け取る
    受信過程と、 ひとたび前記表示がレディ状態になると前記メモリユニ
    ットの次の入出力処理を行う命令を発する過程とを含む
    ことを特徴とするオンチップメモリユニットの入出力処
    理の制御方法。
  2. 【請求項２】 前記受信過程が、前記表示及び前記メ
    モリユニットに供給された前のバイトの前記データ及び
    アドレス情報を収集する収集過程と、 シフトレジスタを通して次のバイトのデータ及びアドレ
    ス情報と１以上の追加ビットをシフトインするととも
    に、前記表示が前記シフトレジスタからＪＴＡＧポート
    のデータ出力ピンにシフトアウトされるようにするシフ
    ト過程と、 前記収集過程及び前記シフト過程を反復する過程とを含
    むことを特徴とし、 前記収集過程及びシフト過程の反復が、前記表示がレデ
    ィ状態になるまで行われることを特徴とする請求項１に
    記載の方法。
  3. 【請求項３】 前記メモリユニットの前記入出力処理
    が行われている間に、前記メモリユニットに供給される
    べき次のバイトのデータ及びアドレス情報をシフトレジ
    スタの中にシフトする過程を更に含むことを特徴とする
    請求項１に記載の方法。
  4. 【請求項４】 前記受信過程が、前記表示を前記チッ
    プの非ＪＴＡＧポートから外部プロセッサの受信ポート
    上のピンに供給する過程を含むことを特徴とする請求項
    １に記載の方法。
  5. 【請求項５】 前記受信過程が、前記表示がレディ状
    態になるまで待機する待機過程を含むことを特徴とする
    請求項４に記載の方法。
  6. 【請求項６】 前記待機過程が、前記受信ポートをポ
    ーリングする過程を含むことを特徴とする請求項５に記
    載の方法。
  7. 【請求項７】 前記待機過程が、ひとたび前記表示が
    レディ状態になると、その表示を前記外部プロセッサの
    割り込みポートに供給する過程を含むことを特徴とする
    請求項５に記載の方法。
  8. 【請求項８】 メモリチップであって、 入出力処理可能状態（レディ状態）又は入出力処理不可
    能状態（ビジー状態）を表示するレディ／ビジー出力ラ
    インを備えたメモリユニットと、 ＪＴＡＧ入力及びＪＴＡＧ出力ラインを備えた、外部プ
    ロセッサと通信するためのＪＴＡＧポートと、 前記ＪＴＡＧポートを介して受け取った前記外部プロセ
    ッサからの命令に従って前記メモリユニットの入出力処
    理を制御するためのＪＴＡＧコントローラとを有するこ
    とを特徴とし、 前記コントローラが、 前記ＪＴＡＧ入力ラインへの入力及び前記ＪＴＡＧ出力
    ラインへの出力に接続され、複数の記憶素子を備えたシ
    フトレジスタであって、前記複数の記憶素子の１つは前
    記レディ／ビジー出力ラインに接続され、前記複数の記
    憶素子のなかの複数が前記ＪＴＡＧ入力ラインから前記
    メモリユニットの１バイトのデータ及びアドレス情報を
    受け取るために利用できる、該シフトレジスタと、 前記シフトレジスタから前記データ及びアドレス情報を
    受け取り、それを前記メモリユニットに供給するための
    バッファと、 前記外部プロセッサからの命令に従って前記シフトレジ
    スタ及びバッファの動作を制御し、ひとたび前記レディ
    ／ビジー出力ラインがレディ状態を表示したときに次の
    前記メモリユニットの入出力処理を行う命令を発するス
    テートマシンとを有することを特徴とするメモリチッ
    プ。
  9. 【請求項９】 メモリチップであって、 入出力処理可能状態（レディ状態）又は入出力処理不可
    能状態（ビジー状態）を表示するレディ／ビジー出力ラ
    インを備えたメモリユニットと、 前記レディ／ビジー出力ラインに接続され、外部プロセ
    ッサに少なくとも前記レディ／ビジー出力ラインの表示
    を供給するための非ＪＴＡＧポートと、 前記ＪＴＡＧポートを介して受け取った前記外部プロセ
    ッサからの命令に従って前記メモリユニットの入出力処
    理を制御するためのＪＴＡＧコントローラとを有するこ
    とを特徴とするメモリチップ。
  10. 【請求項１０】 前記ＪＴＡＧポートが、ＪＴＡＧ入
    力ラインとＪＴＡＧ出力ラインとを有することを特徴と
    し、 前記ＪＴＡＧコントローラが、 その入力部において前記ＪＴＡＧ入力ラインに接続さ
    れ、その出力部において前記ＪＴＡＧ出力インに接続さ
    れており、前記ＪＴＡＧ入力ラインからの前記メモリユ
    ニットの１バイトのデータ及びアドレス情報を受け取る
    ために利用できる複数の記憶素子を備えたシフトレジス
    タと、 前記シフトレジスタからの前記データ及びアドレス情報
    を受け取り、それを前記メモリユニットに供給するため
    のバッファと、 前記外部プロセッサからの命令に従って前記シフトレジ
    スタ及びバッファの動作を制御し、前記メモリユニット
    の次の入出力処理を行う命令を発するステートマシンと
    を有することを特徴とする請求項９に記載のメモリチッ
    プ。
  11. 【請求項１１】 パラレルポートを備えたプロセッサ
    と、 メモリチップとを有するシステムであって、 前記メモリチップが、 レディ／ビジー出力ラインを有するメモリユニットと、 前記プロセッサと通信するためのＪＴＡＧポートと、 前記レディ／ビジー出力ライン、及び前記プロセッサの
    前記パラレルポートに接続された非ＪＴＡＧポートと、 前記ＪＴＡＧポートを介して受け取った前記プロセッサ
    からの命令に従って前記メモリユニットの入出力処理を
    制御するためのＪＴＡＧコントローラとを有することを
    特徴とするシステム。
  12. 【請求項１２】 前記プロセッサが、前記パラレルポ
    ートを介して前記レディ／ビジーラインの状態を検知
    し、前記レディ／ビジー出力ラインが前記メモリユニッ
    トがレディ状態であることを表示しているときに前記Ｊ
    ＴＡＧコントローラを作動させるための検知手段を有す
    ることを特徴とする請求項１１に記載のシステム。
  13. 【請求項１３】 前記検知手段が、割り込みポートへ
    接続するための手段であることを特徴とする請求項１２
    に記載のシステム。
  14. 【請求項１４】 前記検知手段が、前記パラレルポー
    トをポーリングするための手段を含むことを特徴とする
    請求項１２に記載のシステム。
  15. 【請求項１５】 前記非ＪＴＡＧポートが、オープン
    ドレイン出力であることを特徴とする請求項１１に記載
    のシステム。
  16. 【請求項１６】 前記ＪＴＡＧポートが、ＪＴＡＧ入
    力ライン及びＪＴＡＧ出力ラインを含むことを特徴と
    し、 前記ＪＴＡＧコントローラが、 その入力部において前記ＪＴＡＧ入力ラインと接続さ
    れ、その出力部において前記ＪＴＡＧ出力ラインと接続
    された、前記ＪＴＡＧ入力ラインから前記メモリユニッ
    トの１バイトのデータ及びアドレス情報を受け取るため
    に利用できる複数の記憶素子を備えたシフトレジスタ
    と、 前記シフトレジスタから前記データ及びアドレス情報を
    受け取り、それを前記メモリユニットに供給するための
    バッファと、 前記シフトレジスタ及びバッファの動作を制御し、前記
    プロセッサからの命令に従って、前記メモリユニットの
    次の入出力処理を行う命令を発するステートマシンとを
    有することを特徴とする請求項１１に記載のシステム。
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