JPH10326254A - マイクロコントローラ・システムおよびインタフェース論理回路と通信するための方法 - Google Patents

マイクロコントローラ・システムおよびインタフェース論理回路と通信するための方法

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JPH10326254A
JPH10326254A JP10091248A JP9124898A JPH10326254A JP H10326254 A JPH10326254 A JP H10326254A JP 10091248 A JP10091248 A JP 10091248A JP 9124898 A JP9124898 A JP 9124898A JP H10326254 A JPH10326254 A JP H10326254A
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JP10091248A
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Yi-Ming Ku
イー・ミン・ク
Thang Q Nguyen
タン・キュー・グエン
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International Business Machines Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
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  • Information Transfer Systems (AREA)
  • Microcomputers (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 マイクロコントローラのシリアル・ポートと
パラレル・バス・デバイスとのインタフェースを取るた
めのシリアル／パラレル・インタフェースと、そのイン
タフェースと通信するためのプロトコルとを提供するこ
と。 【解決手段】 このインタフェースは、最小限の初期接
続手順でスループットを最大限にするように動作する。
バス・デバイスがマイクロコントローラ・システムのオ
ペレーティング・ソフトウェアを含む不揮発性メモリで
ある場合、このインタフェースは、オペレーティング・
プログラムの動的更新に対応する。また、このインタフ
ェースは、マイクロコントローラ上で使用可能な入出力
ピンの数が限られているためにマイクロコントローラ・
システムにアクセス可能なバス・デバイスの数に課せら
れた制約を軽減するものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に埋込み型コ
ントローラ・システムに関し、より具体的には埋込み型
コントローラ・システム内のシリアル・バス／パラレル
・バス・インタフェースに関する。
【０００２】
【従来の技術】埋込み型マイクロコントローラを使用す
るシステムでは、使用可能な入出力ピンおよびオンデバ
イス・メモリに関するマイクロコントローラの限界によ
って、不当な設計上の制約がシステムに課せられる可能
性がある。使用可能な入出力ピンの数は、マイクロコン
トローラがアクセス可能なアドレス空間のサイズを抑制
する。このため、そのアドレス空間内に存在するバス・
デバイスのサイズと数が制限される。これは、ソフトウ
ェアおよびデータに使用可能なメモリのサイズを制限す
る必要があるだけでなく、マイクロコントローラがアク
セス可能な周辺装置も制限することができる。さらに、
オンデバイスの不揮発性メモリは、通常、そのサイズが
非常に小さく、外部メモリ空間内にオペレーティング・
ソフトウェアを格納することが不可欠になっている。し
かも、マイクロコントローラは、ワンタイム・プログラ
ム可能（「ＯＴＰ」）デバイスである場合が多いので、
ソフトウェアがオンチップの不揮発性メモリに「焼き付
け」られると、そのソフトウェアは修正できなくなる。
システム・ソフトウェアは、マイクロコントローラ・チ
ップ自体を交換せずに更新することはできない。
【０００３】したがって、外部メモリ空間内に存在する
不揮発性プログラム可能メモリにシステム・ソフトウェ
アを格納することが望ましい可能性がある。システム・
ソフトウェアの更新は、新しいソフトウェアを不揮発性
メモリにダウンロードすることにより行うことができ
る。しかし、オンチップのみではなく、外部メモリ空間
内にシステム・プログラムを存在させると、入出力ピン
の数が制限されるという問題が悪化する。
【０００４】
【発明が解決しようとする課題】したがって、当技術分
野では、マイクロコントローラのピン・カウントを超え
ずに新しいソフトウェアを不揮発性メモリ内にダウンロ
ードすることによりそのオペレーティング・ソフトウェ
アを容易に更新できるように、そのオペレーティング・
ソフトウェアを含む不揮発性メモリとマイクロコントロ
ーラとのインタフェースを取るための方法および回路の
必要性が存在する。
【０００５】
【課題を解決するための手段】前述の必要性は本発明に
よって達成される。本発明は、シリアル／パラレル両方
向バス・インタフェース（以下シリアル／パラレル・イ
ンタフェースという）に関連してマイクロコントローラ
上で使用可能なシリアル・ポートを利用することによ
り、上記の必要性を満足する。シリアル／パラレル・イ
ンタフェースは、マイクロコントローラからのシリアル
・サイクルを受け入れ、パラレル・バス・デバイスであ
る不揮発性メモリによって認識可能なサイクルにそれを
変換する。ダウンロードすべきコードを表すデータは、
マイクロコントローラのシリアル・ポートからシリアル
／パラレル・インタフェースにクロックアウトされる。
シリアル／パラレル・インタフェースはこのデータをそ
のパラレル・データ・バス上に提示し、シリアル／パラ
レル・インタフェースのアドレス空間上に存在する不揮
発性メモリ内にそのデータを読み込めるようにする。シ
リアル／パラレル・インタフェースに関連してマイクロ
コントローラ上のシリアル・ポートを使用すると、マイ
クロコントローラ上で使用可能な限定された数の入出力
ピンが、マイクロコントローラによるリアルタイム・ア
クセスを必要とするランダム・アクセス・メモリ（「Ｒ
ＡＭ」）デバイスを含む、パラレル・バス・デバイスで
使用可能になるという点で有利である。
【０００６】本発明のもう１つの利点は、システム・ソ
フトウェアを動的に更新できるようにすることである。
使用時にマイクロコントローラは、マイクロコントロー
ラの入出力ポートの１つのアドレス空間内に存在するＲ
ＡＭ内に位置するそのシステム・ソフトウェアの制御下
で動作する。オペレーティング・コードは、シリアル／
パラレル・インタフェースおよびマイクロコントローラ
・シリアル・ポートを介して不揮発性メモリから始動時
にＲＡＭにアップロードされる。更新されたソフトウェ
アはマイクロコントローラ・シリアル・ポートおよびシ
リアル／パラレル・インタフェースを介して不揮発性メ
モリにダウンロードすることができ、マイクロコントロ
ーラはＲＡＭ内に常駐するソフトウェア・コードの制御
下で動作する。このようにして、本発明の他の目的が達
成される。
【０００７】マイクロコントローラ・シリアル・ポート
と不揮発性メモリとのデータ・スループットを最大化す
るためには、マイクロコントローラとシリアル／パラレ
ル・インタフェースとの初期接続手順を最小限にするこ
とが望ましい。これは、本発明では、データの流れを制
御するためにシリアル／パラレル・インタフェースその
ものの内部に論理回路を組み込むことにより達成され
る。
【０００８】本発明およびその利点をより完全に理解す
るため、添付図面に関連して以下の説明を参照する。
【０００９】
【発明の実施の形態】以下の説明では、本発明を完全に
理解するために多数の具体的な詳細を記載する。しか
し、このような具体的な詳細がなくても本発明を実施で
きることは、当業者には明白になるだろう。他の例で
は、不必要なほど詳細に示して本発明を不明確にしない
ために、周知の回路はブロック図形式で示されている。
ほとんどの部分では、タイミング上の考慮事項などに関
する詳細は、本発明を完全に理解するためにこのような
詳細が不要であり、関連技術の当業者の技能の範囲内で
ある限り、省略されている。本発明の実施態様の詳細な
説明では、「アサート」および「否定」という用語なら
びにその様々な文法形式を使用して、「アクティブ・ハ
イ」および「アクティブ・ロー」という論理信号の混合
を処理する際の混乱を回避する。「アサート」は、論理
信号またはレジスタ・ビットをその活動状態または論理
的に真の状態にすることを指すために使用する。「否
定」は、論理信号またはレジスタ・ビットをその非活動
状態または論理的に偽の状態にすることを指すために使
用する。
【００１０】次に添付図面を参照するが、図示の要素は
必ずしも一定の縮尺で示されているわけではなく、同一
または同様の要素は複数の図面にわたって同じ参照番号
で示されている。
【００１１】マイクロコントローラ・システム内のピン
アウト問題を緩和し、オペレーティング・ソフトウェア
の動的更新を取り入れる発明について、以下に詳述す
る。図１を参照すると、同図には、本発明の一実施例に
よるマイクロコントローラ・システム１００が示されて
いる。マイクロコントローラ１０１は、リセット１１
１、シリアル・クロック１１２、Ｒｘ／ＴｘＤ１１３と
いう３つの信号線によりシリアル／パラレル・インタフ
ェース１０２と通信する。パラレル・バス・デバイス１
０３にデータをダウンロードするかまたはパラレル・バ
ス・デバイス１０３からデータをアップロードできる動
作は、リセット線１１１上の信号によって開始される。
シリアル・データは、動作に応じて、マイクロコントロ
ーラ１０１のシリアル・ポートからクロックアウトされ
るかまたはマイクロコントローラ１０１のシリアル・ポ
ートにクロックインされる。シリアル・データは、両方
向シリアル・データ線であるＲｘ／ＴｘＤ線１１３上で
マイクロコントローラ１０１の両方向シリアル・ポート
とシリアル／パラレル・インタフェース１０２との間で
通信される。マイクロコントローラ１０１のシリアル・
クロックは、シリアル・クロック線１１２を介してシリ
アル／パラレル・インタフェース１０２に送信される。
ダウンロードまたは書込み動作では、シリアル・データ
はシリアル／パラレル・インタフェース１０２によって
受信され、パラレル両方向データ・バス１２２に供給さ
れる。データ・バス１２２はｍビットのパラレル・デー
タ線であり、ｍは所定の整数のビット数である。これに
対して、アップロードまたは読取り動作では、バス・デ
バイス１０３は両方向データ・バス１２２上でマイクロ
コントローラ１０１に送信するデータをセットアップす
るが、そのバス上でデータはシリアル／パラレル・イン
タフェース１０２によって受信される。次にデータは線
Ｒｘ／ＴｘＤ１１３上でシリアル／パラレル・インタフ
ェース１０２によってクロックアウトされるが、その線
上でデータはマイクロコントローラ１０１のシリアル・
ポートで受信される。そこでデータが書き込まれるかま
たは読み取られるアドレスは、そのアドレス線１２１上
でシリアル／パラレル・インタフェース１０２によって
供給される。アドレス線１２１はｎビットのアドレス・
バスであり、ｎは所定の整数のビット数である。シリア
ル／パラレル・インタフェース１０２は、読取り／書込
み（「Ｒ／Ｗ」）制御バス１２３を使用して読取りまた
は書込み動作が実行されるときにバス・デバイス１０３
に通知する。シリアル／パラレル・インタフェース１０
２は、複数のバス・デバイスにアクセスすることができ
る。このような実施例では、Ｒ／Ｗ制御バス１２３は、
その線の１つでチップ選択信号を実現するはずである。
チップ選択動作および回路については、当業者に理解さ
れるものである。バス・デバイス１０３は、本発明の一
実施例では、不揮発性メモリを含むメモリまたは周辺バ
ス・デバイスとして実現することができる。さらに、バ
ス・デバイス１０３はパラレル・バスを介して通信する
データ処理システム内の任意のデバイスにすることがで
きることに留意されたい。
【００１２】マイクロコントローラ・システム１００
は、マイクロコントローラ１０１のアドレス空間内に存
在するバス・デバイス１０４などの他のバス・デバイス
も含むことができる。データはパラレル・データ・バス
１４２上でバス・デバイス１０４に送信されるかまたは
バス・デバイス１０４から受信され、読取りまたは書込
み動作が行われるアドレスはマイクロコントローラ１０
１のアドレス・バス１４１によって供給される。マイク
ロコントローラ１０１は、読取り／書込みバス１４３を
アサートすることにより、読取りまたは書込み動作につ
いてバス・デバイス１０４に通知する。シリアル／パラ
レル・インタフェース１０２の実施例のブロック図を示
す図２を参照することにより、本発明をより詳細に理解
することができる。
【００１３】動作は、マイクロコントローラ１０１（図
２には図示せず）がリセット線１１１をアサートするこ
とによって初期設定される。リセット線１１１上の信号
に応答して、制御論理回路２０７は、インタフェース・
リセット線２７２をアサートすることにより、アドレス
論理回路２０３およびクロック順序付け論理回路２０１
をリセットする。マイクロコントローラ１０１は、アド
レス線１２１上でアサートすべき初期ｎビット・アドレ
スをクロックアウトする。初期ｎビット・アドレスは、
アップロードまたはダウンロードすべきデータの第１の
ブロックの位置に対応する。このアドレスは、クロック
順序付け論理回路２０１によって生成されるレジスタ・
クロック２１１によってシフト・レジスタ２０２にクロ
ックインされる。クロック順序付け論理回路２０１は、
シリアル・クロック１１２上でマイクロコントローラ１
０１からシリアル・クロックを受信する。レジスタ・ク
ロック２１１はシリアル・クロック１１２と同期化され
る。マイクロコントローラ１０１は、初期アドレスを１
バイトずつ送信することができる。このような実施例の
マイクロコントローラ１０１は、アドレスのｎビットを
すべて送信してしまうまでアドレスのバイトを順次送信
する。クロック順序付け論理回路２０１はシリアル・ク
ロック・サイクルを蓄積する。ｎビットをすべて受信し
た後、クロック順序付け論理回路２０１は、アドレス・
ラッチ２１２をアサートすることにより、シフト・レジ
スタ２０２のパラレル・バス２２１上に現れるアドレス
をアドレス論理回路２０３にラッチする。パラレル・バ
ス２２１は長さがＺビットであり、Ｚは所定の整数値で
ある。
【００１４】初期アドレスが送信された後、マイクロコ
ントローラ１０１はコマンド・バイトを送信する。制御
論理回路２０７は、シリアル・クロック線１１２上でマ
イクロコントローラ１０１からシリアル・クロックを受
信する。これは、コマンド・バイトの８つのビットがク
ロックインされるまでクロック・サイクルを蓄積する。
次にこれは、それがシフト・レジスタ２０２のパラレル
・バス２２１上で受信するコマンド・バイトをラッチす
る。コマンド・バイトの第１のビットの状態は、実行す
べき動作が読取りかまたは書込みかを決定する。次に制
御論理回路２０７は、Ｒ／Ｗイネーブル２７１の状態を
確立するためにこれを使用する。入力データ・バッファ
２０５および出力データ・バッファ２０６は、Ｒ／Ｗイ
ネーブル線２７１の状態に応じてイネーブルになるかま
たはディスエーブルになる。
【００１５】読取り動作は、マイクロコントローラ１０
１がそのシリアル・ポートに読取りコマンドを発行した
ときに開始される。シリアル・クロック信号１１２は、
データ・クロック線２１３を介してクロック順序付け論
理回路２０１によって出力データ・バッファ２０６に渡
される。出力データ・バッファ２０６は、Ｒ／Ｗイネー
ブル線２７１上の信号によってイネーブルになってい
る。また、読取り状態は、読取りが行われることをバス
・デバイス１０３（図２には図示せず）に通知するＲ／
Ｗ制御バス１２３上でアサートされる。ｍビットのデー
タはシリアルに読み出され、制御論理回路２０７はアド
レス・カウント増分信号２７３をアサートし、アドレス
論理回路２０３が次のｍビットのデータ・ブロックをア
ドレス指定する。ｍビットのデータがマイクロコントロ
ーラ１０１に供給された後、クロック順序付け論理回路
２０１は出力データ・バッファ２０６にクロック信号を
発行するのを停止する。この動作を繰り返すことによ
り、ｍビット単位のデータ・ブロックがマイクロコント
ローラ１０１によって順次受信される。マイクロコント
ローラ１０１がリセット１１１をアサートし、次の動作
を見越してシリアル／パラレル・インタフェース１０２
をリセットすべきであることを示すと、読取り動作が終
了する。
【００１６】書込み動作は、ソフトウェア・コード内の
命令に応答してマイクロコントローラ１０１がそのシリ
アル・ポートにデータを書き込んだときに開始される。
これについてはここに図示しないが、当業者であれば十
分理解できるだろう。入力データ・バッファ２０５はシ
フト・レジスタ２０２のパラレル・バス２２１上でｍビ
ットのデータ・ブロックを受信する。データは、データ
・クロック２１３に応答して入力データ・バッファ２０
５にラッチされる。制御論理回路２０７は、入力データ
・バッファ制御線２７４を介して入力データ・バッファ
２０５へのデータのラッチを制御することができる。代
替実施例では、代替手段を使用して入力データ・バッフ
ァ２０５にデータをラッチすることができる。このよう
な手段は当技術分野では周知のものである。また、制御
論理回路２０７はデータ・クロック２１３も受信する。
それに応答して、制御論理回路２０７はＲ／Ｗ制御バス
１２３上で書込み状態をアサートし、その結果、バス・
デバイス１０３はデータ・バス１２２上でデータにアク
セスする。制御論理回路２０７はアドレス・カウント増
分２７３もアサートし、その結果、アドレス論理回路２
０３はアドレス・カウンタを増分する。次のｎビットの
データ・ブロックがダウンロードされる位置のアドレス
は、アドレス論理回路２０３によってアドレス・バス１
２１上で供給される。書込み動作は、ダウンロードすべ
きすべてのデータが送信されるまで、これらのステップ
を実行し続ける。次に、マイクロコントローラ１０１
は、リセット線１１１をアサートすることにより書込み
動作の終わりを知らせ、次の動作を見越してリセットす
るようシリアル／パラレル・インタフェース１０２に通
知する。
【００１７】データは、インタリーブ方式で１バイトず
つダウンロードすることができる。このような実施例で
は、書込み動作が企図されている場合、コマンド・バイ
トのうちの最後の４ビットは第１の出力バイトの下位４
ビット（「下位ニブル」）を含む。読取り動作が企図さ
れている場合、コマンド・バイトのビット１〜７の値は
無視される。制御論理回路２０７は、コマンド・バイト
の第１のビットをデコードし、書込み動作を検出する
と、その４ビットをラッチするよう入力データ・バッフ
ァ２０５に指示する。その場合、マイクロコントローラ
１０１によって送信された第１の出力バイトの下位ニブ
ルは第１のデータ・バイトの上位４ビット（「上位ニブ
ル」）を含み、第１の出力バイトの上位ニブルはダウン
ロードすべき次のデータ・バイトの下位ニブルを含む。
制御論理回路２０７は、入力バッファ制御バス２７４を
介して、入力データ・バッファ２０５の内部レジスタ
（図示せず）への出力バイトのラッチをステアリングす
る。このステアリングは、インタリーブ方式で伝送され
た２つのニブルを全データ・バイトにアセンブリするこ
とに影響する。この方法を使用するデータ・バイトの通
信が、データ表現のモードが最下位ビット（「ＬＳ
Ｂ」）優先であるか最上位ビット（「ＭＳＢ」）優先で
あるかとは無関係であることは、当業者には十分理解さ
れるだろう。制御論理回路２０７は、ｍビットのデータ
がすべてアセンブルされるまで、入力データを１バイト
ずつ蓄積し続ける。次にこの回路は入力データ・バッフ
ァ２０５にデータをロードし、上記のように動作が継続
する。本発明の他の実施例のブロック図を示す図３を参
照することにより、本発明の動作をさらに理解すること
ができる。
【００１８】図３では、マイクロコントローラ１０１
（図３には図示せず）がリセット１１１をアサートし、
読取り／書込み状態マシン３０７、行・列カウント状態
マシン３０８、コマンド論理回路３０９をリセットさせ
ることから動作が開始される。次にマイクロコントロー
ラ１０１は、そこでダウンロードまたはアップロード動
作が始まるアドレス・バス１２１上の初期アドレスのダ
ウンロードを開始する。マイクロコントローラ１０１
は、Ｒｘ／ＴｘＤ線１１３上でそのシリアル・ポートか
らアドレスをクロックアウトすることにより、ｎビット
のアドレスを送信する。このアドレスはシリアル／パラ
レル・インタフェース１０２上でシフト・レジスタ２０
２にクロックインされ、アドレス転送は１バイトずつ行
うことができる。また、マイクロコントローラ１０１
は、シリアル・クロック線１１２上でそのシリアル・ク
ロックを出力する。クロック・ジェネレータ３０１は、
シリアル・クロック１１２を受信し、インタフェース・
クロック線３１１上でインタフェース・シリアル・クロ
ック・パルスを出力する。インタフェース・クロックは
シリアル・クロック１１２と同期化される。クロック・
ジェネレータ３０１は、シリアル・クロック１１２の立
上りエッジと立下りエッジのそれぞれでインタフェース
・クロック・パルスを出力することができる。シフト・
レジスタ２０２のクロックは、インタフェース・クロッ
ク線３１１上の信号によって制御される。
【００１９】初期アドレスは３０４−０乃至３０４−Ｘ
と呼ばれるＸ個の複数のラッチ付きマルチプレクサによ
って格納されるが、Ｘは所定の数のラッチ付きマルチプ
レクサの個数に等しい整数値である。初期アドレスは、
１バイトずつ格納することができる。ラッチ付きマルチ
プレクサ３０４−１乃至ラッチ付きマルチプレクサ３０
４−Ｘは、シフト・レジスタ３０２のパラレル・バス３
２１に結合される。送信中のｍビットのアドレスの現行
ブロックを格納するラッチ付きマルチプレクサは、行・
列カウント状態マシン３０８の出力バス３８１上で供給
される行・列カウント信号をデコードすることによって
選択される。ｎビットのアドレスの１つのブロックは、
１バイトの長さにすることができる。現行ブロックがマ
イクロコントローラ１０１からクロックアウトされ、シ
フト・レジスタ２０２にクロックインされた後、アドレ
スは、線３１１上のインタフェース・クロック・パルス
によってラッチ付きマルチプレクサ３０４−０乃至ラッ
チ付きマルチプレクサ３０４−Ｘのうちの指定の１つに
ラッチされる。アドレスのｎビットのすべてが送信され
た後、アドレスはアドレス・カウンタ３０３にロードさ
れる。
【００２０】行および列選択信号は、行・列カウント状
態マシン３０８によって生成される。行・列カウント状
態マシン３０８は、インタフェース・クロック線３１１
上でクロック・ジェネレータ３０１からインタフェース
・クロック・パルスを受信する。行・列カウント状態マ
シン３０８の実施例の流れ図については図４に示す。
【００２１】リセット後、行・列カウント状態マシン３
０８は、インタフェース・シリアル・クロック線３１１
上で受信したインタフェース・シリアル・クロック・パ
ルスを蓄積する。クロック・パルスを蓄積するための論
理回路は行・列カウント状態マシン３０８の内部にあ
り、詳細に図示しない。蓄積したクロック・パルスの数
がＹに達していない場合、行・列カウント状態マシン３
０８は列カウントを増分し、行・列カウントを出力し、
インタフェース・シリアル・クロック線３１１上で受信
したインタフェース・シリアル・クロック・サイクルに
応じて続行する。Ｙは、単一ダウンロード・サイクル中
にダウンロードすべきデータ・ブロックの長さに対応す
る事前選択整数である。さらに、ｍビットのデータすべ
てが１サイクルでダウンロードされる実施例では、Ｙは
ｍに等しくなるはずである。バイト単位でダウンロード
する実施例では、Ｙの値が８に等しくなるはずである。
さらに、本発明では、マイクロコントローラ１０１がま
ずｎビットのアドレスを送信した後、行・列カウント状
態マシン３０８は適応方式でＹを設定することができ
る。たとえば、アドレス全体が１つのブロックとして送
信される実施例では、Ｙは最初にｎに等しく設定され
る。ｎビットが受信された後、行・列カウント状態マシ
ン３０８はＹを新しい事前選択値に設定することができ
る。この新しい事前選択値は、１つのブロックでｍ個の
データ・ビットをダウンロードする実施例ではｍになる
はずである。また、ｎビットのアドレスとｍビットのデ
ータの両方を１バイトずつ送信する実施例では、Ｙは８
という固定値を有するはずである。
【００２２】クロック・アキュムレータがＹに達してい
る場合、行・列カウント状態マシン３０８は行カウント
を増分し、列カウントをリセットし、その出力バス３８
１上で行および列カウントを出力する。リセット線１１
１上でマイクロコントローラ１０１からリセットを受信
していない場合、行・列カウント状態マシン３０８は、
クロック・サイクルを蓄積し続け、前述のように行およ
び列カウントを増分し続ける。リセット線１１１上でリ
セットを受信した場合、行・列カウント状態マシン３０
８がリセットする。次の動作が始まると、行・列カウン
ト状態マシン３０８は、クロック・サイクルを受信した
ときにその蓄積を開始する。行・列カウント状態マシン
３０８の順次動作のタイミングは、その内部クロック
（図示せず）によって制御される。内部クロックは線３
１１上のインタフェース・シリアル・クロック・パルス
と同期化する必要はなく、内部クロックの速度は線３１
１上のインタフェース・シリアル・クロック・パルスの
速度よりかなり速くすることができる。
【００２３】ｎビットの初期アドレスを送信した後、マ
イクロコントローラ１０１はコマンド・バイトを送信す
る。コマンド論理回路３０９は、出力線３８１上で行・
列カウント状態マシン３０８から受信した行および列ア
ドレスをデコードする。コマンド・バイトの８ビットが
シフト・レジスタ３０２にクロックインされた後、コマ
ンド論理回路３０９は、それがシフト・レジスタ３０２
のパラレル・バス３２１上で受信するコマンド・バイト
をラッチする。コマンド・バイトの第１のビットの状態
は、実行すべき動作が読取りか書込みかをシリアル／パ
ラレル・インタフェース１０２に通知する。コマンド論
理回路３０９は、コマンド・バイトの第１のビットの状
態を確認し、コマンド論理回路３０９の出力線３９１に
より読取り／書込み状態マシン３０７の状態を設定す
る。データ転送が１バイトずつ行われる本発明の一実施
例では、書込み動作を実行する場合、コマンド・バイト
の最後の４ビットは、上記のようにダウンロードすべき
第１のデータ・バイトの最下位ニブルを含む。
【００２４】読取り動作と書込み動作は、読取り／書込
み状態マシン３０７によって制御される。読取り／書込
み状態マシン３０７の実施例の流れ図については図５に
示す。読取り／書込み状態マシン３０７は、行・列カウ
ント状態マシン３０８により行および列アドレス・バス
３８１上で出力行アドレスおよび出力列アドレスを受信
する。コマンド論理回路がアドレス指定された場合、読
取り／書込み状態マシン３０７は、コマンド論理回路３
０９の出力線３９１の状態をテストする。線３９１が読
取り状態になっている場合、読取り／書込み状態マシン
３０７はＲ／Ｗ制御バス１２３上で読取りをアサートす
る。次にこの状態マシンは、線３７１を介してデータ・
バス１２２上でデータをラッチするよう読取りデータ・
バッファ２０６に指示する。送信すべきデータの第１の
ブロックは、アドレス・カウンタ３０３にロードされる
初期アドレスに存在する。ｍビットが送信された後、リ
セットがアサートされていない場合、Ｒ／Ｗ状態マシン
３０７はアドレス・カウンタ３０３を増分するので、次
に読み取るデータ・ブロックのアドレスがアドレス・バ
ス１２１上に現れる。アドレス・カウンタ３０３は、ア
ドレス・カウンタ増分線３７２を介して読取り／書込み
状態マシン３０７から受信したアドレス増分信号に応答
して、アドレス・バス１２１上のアドレスを増分する。
データのラッチ後、読取りデータ・バッファ２０６は、
シリアル・データ線Ｒｘ／ＴｘＤ１１３を介してデータ
をクロックアウトする。データのクロックは、インタフ
ェース・シリアル・クロック線３１１上でクロック・ジ
ェネレータ３０１によってアサートされるシリアル・ク
ロック・パルスによって制御される。アドレス・カウン
タ３０３が増分された後、マイクロコントローラ１０１
（図示せず）によってリセット線１１１上でリセットが
アサートされるまでこのサイクルを繰り返す。
【００２５】書込みを実行する場合、読取り／書込み状
態マシン３０７は受信したビットの数を蓄積する。ｍビ
ットが受信されると、読取り／書込み状態マシン３０７
はＲ／Ｗ制御バス１２３上で書込みをアサートする。次
に読取り／書込み状態マシン３０７は、リセットがアサ
ートされたかどうかを確認するためにテストする。リセ
ットがアサートされた場合、読取り／書込み状態マシン
３０７はリセットし、アサートされていない場合、アド
レス・カウンタ増分線３７２を介してアドレス・カウン
タ３０３を増分する。マイクロコントローラ１０１によ
ってリセット線１１１上でリセットがアサートされるま
でこのサイクルを繰り返す。Ｒ／Ｗ状態マシン３０７の
順次動作のタイミングは、その内部クロック（図示せ
ず）によって制御される。内部クロックは線３１１上の
インタフェース・シリアル・クロックと同期しない場合
があり、内部クロックの速度は線３１１上のインタフェ
ース・シリアル・クロック・パルスの速度よりかなり速
くすることができる。
【００２６】書込み動作では、データ・バイト１２２に
書き込むべきデータがデータ論理回路３０５によって受
信される。データは、１バイトずつマイクロコントロー
ラ１０１から送信することができる。このような実施例
のコマンド・バイトは、前述のように、ダウンロードす
べき第１のデータ・バイトの最下位ニブルを含む。デー
タ論理回路３０５は、シフト・レジスタ２０２のパラレ
ル・バス３２１上でコマンド・バイトを受信する。その
シリアル・ポートＲｘ／ＴｘＤ１１３を介してマイクロ
コントローラ１０１によって送信される次のバイトは、
その下位４ビットに第１のデータ・バイトの上位ニブル
を含み、その上位４ビットに次のデータ・バイトの下位
ニブルを含む。データ論理回路３０５は、シフト・レジ
スタ３０２のパラレル・バス３２１によって送信された
次のバイトを受信し、この出力バイトをラッチする。次
にデータ論理回路３０５は、第１のデータ・バイトの下
位ニブルと上位ニブルを連結し、それをデータ・バス１
２２に転送する。マイクロコントローラ１０１は、この
ようなインタリーブ方式でシリアル線Ｒｘ／ＴｘＤ１１
３上でデータを送信し続ける。データ論理回路３０５
は、それを受信したときに出力バイトをラッチし、前述
のようにデータの各バイトの下位ニブルと上位ニブルを
連結する。データ論理回路３０５でのデータのラッチ
は、線３１１上で生成されるインタフェース・シリアル
・クロック・パルスによって制御される。この方法を使
用するデータ・バイトの通信が、データ表現のモードが
ＬＳＢ優先であるかＭＳＢ優先であるかとは無関係であ
ることは、当業者には十分理解されるだろう。ｍビット
のデータが送信された後、データは読取り／書込み状態
マシン３０７によってバス・デバイス１０３に書き込ま
れ、Ｒ／Ｗ制御バス１２３上で書込み状態をアサートす
る。ｍビットが送信された後、リセットがアサートされ
ていない場合、Ｒ／Ｗ状態マシン３０７はアドレス・カ
ウンタ３０３を増分するので、次に読み取るデータ・ブ
ロックのアドレスがアドレス・バス１２１上に現れる。
アドレス・カウンタ３０３は、アドレス・カウンタ増分
線３７２を介して読取り／書込み状態マシン３０７から
受信したアドレス増分信号に応答して、アドレス・バス
１２１上のアドレスを増分する。後続のｍビットのデー
タ・ブロックは、ダウンロードすべきすべてのデータが
送信されるまでこのようにして送信され、マイクロコン
トローラ１０１はリセット線１１１上でリセットをアサ
ートする。次にシリアル／パラレル・インタフェース１
０２は次の動作を開始できる状態になる。
【００２７】ここに記載した実施例に表されているデー
タ処理システムおよび方法は、限られた数のパラレル入
出力バスを有する埋込み型コントローラを備えたバス・
デバイスのインタフェースを取ることと、データ処理シ
ステムのオペレーティング・ソフトウェアの動的更新と
いう関連問題にとって有効な解決策である。本発明およ
びその利点について詳細に説明してきたが、請求の範囲
で定義した本発明の趣旨および範囲を逸脱せずに、ここ
で様々な変更、代用、改変が可能であることを理解され
たい。
【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２９】（１）少なくとも１つのパラレル入出力バ
スと、シリアル・データ・ポートとを有するマイクロコ
ントローラと、前記シリアル・データ・ポートと、パラ
レル・アドレス・バスと、パラレル・データ・バスとを
有するシリアル／パラレル・インタフェース論理回路で
あって、前記シリアル・データ・ポートが前記マイクロ
コントローラの前記シリアル・データ・ポートと通信で
きるようになっており、前記マイクロコントローラの前
記シリアル・データ・ポート上で通信される第１のデー
タ値が前記パラレル・データ・バス上でパラレル・デー
タ値として提示され、前記シリアル／パラレル・インタ
フェース論理回路が前記シリアル／パラレル・インタフ
ェース論理回路の前記パラレル・アドレス・バス上でア
ドレスを供給するシリアル／パラレル・インタフェース
論理回路と、前記シリアル／パラレル・インタフェース
論理回路の前記パラレル・アドレス・バス上で前記アド
レスを受信するために適応可能なバス・デバイスであっ
て、前記パラレル・データ値を通信するために前記デー
タ・バスにアクセスできるバス・デバイスとを含む、マ
イクロコントローラ・システム。 （２）前記シリアル／パラレル・インタフェース論理回
路が、シリアル・データ値を受信するためのシフト・レ
ジスタであって、パラレル出力バスを有するシフト・レ
ジスタと、シリアル・クロック信号を受信するために前
記マイクロコントローラに結合されたクロック順序付け
論理回路であって、前記シフト・レジスタをクロックす
るために第１のクロック信号を供給するクロック順序付
け論理回路と、前記シリアル／パラレル・インタフェー
ス論理回路の前記パラレル・データ・バス上で第２のデ
ータ値を受信するための出力データ・バッファであっ
て、前記クロック順序付け論理回路からの前記第１のク
ロック信号を受信したときに前記第２のデータ値をラッ
チするために動作可能であり、前記シリアル／パラレル
・インタフェース論理回路の前記シリアル・データ・ポ
ート上で前記第２のデータ値をアサートする出力データ
・バッファと、前記シフト・レジスタの前記パラレル・
バスからアドレス・データ値を受信するために動作可能
であるアドレス論理回路であって、前記アドレス・デー
タ値がカウンタを初期設定できるアドレス論理回路と、
前記シフト・レジスタの前記パラレル出力バスからコマ
ンド値を受信するために動作可能である制御論理回路で
あって、実行すべき動作を反映するように前記シリアル
／パラレル・インタフェース論理回路を構成する制御論
理回路と、前記シフト・レジスタの前記パラレル出力バ
スからダウンロード・データ値を受信するための入力デ
ータ・バッファであって、前記シリアル／パラレル・イ
ンタフェース論理回路の前記パラレル・データ・バス上
で前記ダウンロード・データ値を供給し、前記ダウンロ
ード・データ値をラッチするために動作可能な入力デー
タ・バッファとをさらに含む、上記（１）に記載のマイ
クロコントローラ・システム。 （３）前記制御論理回路が複数の入力データ・バッファ
制御信号を供給し、前記入力データ・バッファが前記複
数の入力データ・バッファ制御信号に応答して前記ダウ
ンロード・データ値をラッチするために動作可能であ
る、上記（２）に記載のマイクロコントローラ・システ
ム。 （４）前記制御論理回路が、前記コマンド値を受信する
ために適応可能であり、第１のコマンド信号を供給する
ためのコマンド論理回路と、前記コマンド論理回路から
受信した第１のコマンド信号に応答して前記シリアル／
パラレル・インタフェース論理回路の読取り／書込み動
作を制御するために適応可能な読取り／書込み状態マシ
ンと、複数の行／列レジスタ選択信号を出力するための
行・列カウント状態マシンであって、前記複数の行／列
レジスタ選択信号が前記クロック順序付け論理回路から
の複数のクロック信号に応答して生成され、前記アドレ
ス論理回路が前記複数の行／列選択信号に応じた選択の
ために適応可能な複数のアドレス・レジスタを含み、前
記入力データ・バッファが前記複数の行／列選択信号に
応じた選択のために適応可能である前記行・列カウント
状態マシンとをさらに含む、上記（２）に記載のマイク
ロコントローラ・システム。 （５）前記複数のアドレス・レジスタが複数のラッチ付
きマルチプレクサをさらに含む、上記（４）に記載のマ
イクロコントローラ・システム。 （６）前記シリアル／パラレル・インタフェース論理回
路が、シリアル・データ値を受信するためのシフト・レ
ジスタであって、パラレル出力バスを有するシフト・レ
ジスタと、前記シリアル・データ値と同期化させた外部
シリアル・クロック信号を受信するためのクロック・ジ
ェネレータであって、前記外部シリアル・クロック信号
に応答して複数のインタフェース・シリアル・クロック
・パルスを生成し、前記シフト・レジスタが前記複数の
インタフェース・シリアル・クロック・パルスに応答し
て前記シリアル・データ値をクロックインするクロック
・ジェネレータと、前記クロック・ジェネレータからの
前記複数のインタフェース・シリアル・クロック・パル
スに応答して行／列アドレス信号を生成する状態マシン
と、前記シフト・レジスタの前記パラレル出力バス上で
受信したアドレス・データ値を格納するためのラッチ付
きマルチプレクサであって、前記状態マシンからの前記
行／列アドレス信号に応答して前記アドレス・データ値
を受信するために選択されるラッチ付きマルチプレクサ
と、前記シリアル／パラレル・インタフェース論理回路
のパラレル・アドレス・バス上でアドレスを選択するた
めのアドレス・カウンタであって、前記ラッチ付きマル
チプレクサ内に格納された前記アドレス・データ値から
初期アドレス値を受信し、アドレス・カウンタ増分信号
に応答して前記初期アドレス値を増分するアドレス・カ
ウンタと、前記シフト・レジスタの前記パラレル出力バ
スからコマンド値を受信するためのコマンド論理回路で
あって、読取り動作と書込み動作のうちの一方を選択す
るために前記コマンド値をデコードし、前記コマンド値
に応答して動作選択信号を生成するコマンド論理回路
と、前記シリアル／パラレル・インタフェース論理回路
のパラレル・データ・バスから第２のデータ値を受信す
るための読取りデータ・バッファであって、シリアル・
データ線から前記第２のデータ値を送信するために動作
可能であり、前記第２のデータ値が前記クロック・ジェ
ネレータからの前記複数のインタフェース・シリアル・
クロック・パルスに応答して前記シリアル・データ線上
にクロックされる読取りデータ・バッファと、前記コマ
ンド論理回路から前記動作選択信号を受信するための読
取り／書込み状態マシンであって、前記シリアル／パラ
レル・インタフェース論理回路の前記パラレル・データ
・バスに制御信号を送信し、それに応答して前記読取り
データ・バッファにイネーブル信号を送信し、前記クロ
ック・ジェネレータから前記複数のインタフェース・シ
リアル・クロック・パルスを受信し、前記状態マシンか
ら前記行／列アドレス信号を受信し、それに応答して前
記アドレス・カウンタに前記アドレス・カウンタ増分信
号を送信する読取り／書込み状態マシンと、前記シフト
・レジスタの前記パラレル出力バスからシリアル・デー
タ値を受信するためのデータ論理回路であって、前記行
／列アドレス信号に応答して選択するために動作可能で
あり、前記シリアル／パラレル・インタフェース論理回
路の前記パラレル・データ・バス上で前記シリアル・デ
ータ値を出力するデータ論理回路とをさらに含む、上記
（１）に記載のマイクロコントローラ・システム。 （７）シリアル／パラレル・インタフェース論理回路と
通信するための方法であって、前記シリアル／パラレル
・インタフェース論理回路を初期設定するステップと、
前記シリアル／パラレル・インタフェース論理回路に複
数のアドレス・ビットを送信するステップであって、前
記複数のアドレス・ビットの少なくとも一部分がアドレ
ス空間内のアドレスを含むステップと、読取り動作と書
込み動作のうちの一方を選択するためにコマンド値の第
１のコマンド・ビットをアサートするステップと、前記
シリアル／パラレル・インタフェース論理回路に前記コ
マンド値を送信するステップと、前記第１のコマンド・
ビットに応答して前記読取り動作と前記書込み動作のう
ちの一方を実行するステップと、前記シリアル／パラレ
ル・インタフェース論理回路にリセット信号を送信する
ステップとを含む方法。 （８）前記第１のコマンド・ビットが前記書込み動作を
実行すべきであることを示し、前記書込み動作が前記シ
リアル／パラレル・インタフェース論理回路に少なくと
も第１のデータ・ビットを書き込む、上記（７）に記載
の方法。 （９）前記書込み動作がバイト増分で前記シリアル／パ
ラレル・インタフェース論理回路に第１のデータ値を書
き込み、前記コマンド値がコマンド・バイトである、上
記（８）に記載の方法。 （１０）前記書込み動作を実行するステップが、前記コ
マンド・バイトの第１のニブルに第１のデータ・バイト
の第２のニブルをロードするステップと、前記シリアル
／パラレル・インタフェース論理回路に前記コマンド・
バイトを書き込むステップと、第１の出力バイトの第１
のニブルに前記第１のデータ・バイトの第２のニブルを
ロードし、前記第１の出力バイトの第２のニブルに第２
のデータ・バイトの第１のニブルをロードするステップ
と、前記シリアル／パラレル・インタフェース論理回路
に前記第１の出力バイトを書き込むステップと、第２の
出力バイトの第１のニブルに前記第２のデータ・バイト
の第２のニブルをロードし、前記第２の出力バイトの第
２のニブルに第３のデータ・バイトの第１のニブルをロ
ードするステップと、前記シリアル／パラレル・インタ
フェース論理回路に前記第２の出力バイトを書き込むス
テップと、前記シリアル／パラレル・インタフェースに
次の複数の出力バイトを書き込むステップであって、次
の出力バイトの第１のニブルに前のデータ・バイトの第
２のニブルがロードされ、前記次の出力バイトの第２の
ニブルに次のデータ・バイトの第１のニブルがロードさ
れるステップとをさらに含む、上記（９）に記載の方
法。 （１１）前記第１のコマンド・ビットが前記読取り動作
を実行すべきであることを示し、前記読取り動作が、前
記シリアル／パラレル・インタフェース論理回路に前記
コマンド値を送信するステップと、前記シリアル／パラ
レル・インタフェース論理回路からデータ・ビットを読
み取るステップとをさらに含む、上記（７）に記載の方
法。 （１２）前記読取り動作が複数のバイト増分単位で前記
シリアル／パラレル・インタフェース論理回路からデー
タ値を読み取り、データ・ビットが前記複数のバイト増
分単位のうちの少なくとも１つにパックされている、上
記（１１）に記載の方法。 （１３）シリアル／パラレル・インタフェース論理回路
と通信するための方法であって、前記シリアル／パラレ
ル・インタフェース論理回路を初期設定するためにリセ
ット信号をアサートするステップと、前記シリアル／パ
ラレル・インタフェース論理回路にアドレス・ビットを
送信するステップであって、前記アドレス・ビットがア
ドレス値の一部分を含み、前記アドレス値がパラレル・
バス・デバイス内の位置をアドレス指定するステップ
と、前記シリアル／パラレル・インタフェース論理回路
にコマンド値を送信するステップであって、前記コマン
ド値の第１のビットが読取り動作と書込み動作のうちの
一方を選択できるようになっているステップと、前記シ
リアル／パラレル・インタフェース論理回路とデータ処
理回路との間で複数のデータ・バイトを転送するステッ
プと、前記シリアル／パラレル・インタフェース論理回
路をリセットするためにリセット信号をアサートするス
テップとを含む方法。 （１４）前記アドレス・ビットを送信するステップが、
バイト増分単位で複数のアドレス・ビットを送信する、
上記（１３）に記載の方法。 （１５）バイト増分単位で複数の前記アドレス・ビット
を送信するステップが、前記シリアル／パラレル・イン
タフェース論理回路に第１のバイトを送信するステップ
であって、前記第１のバイトが少なくとも３バイトの長
さを有するアドレスの第１のバイトであるステップと、
前記シリアル／パラレル・インタフェース論理回路に第
２のバイトを送信するステップであって、前記第２のバ
イトが少なくとも３バイトの長さを有する前記アドレス
の第２のバイトであるステップと、前記シリアル／パラ
レル・インタフェース論理回路に第３のバイトを送信す
るステップであって、前記第３のバイトが少なくとも３
バイトの長さを有する前記アドレスの第３のバイトであ
るステップとをさらに含む、上記（１４）に記載の方
法。
【図面の簡単な説明】
【図１】本発明を使用するマイクロコントローラ・シス
テムの実施例のブロック図である。
【図２】本発明のシリアル／パラレル・インタフェース
の実施例のブロック図である。
【図３】本発明のシリアル／パラレル・インタフェース
の他の実施例の詳細を示すブロック図である。
【図４】図３の行・列／カウント状態マシンの流れ図で
ある。
【図５】図３の読取り／書込み状態マシンの流れ図であ
る。
【符号の説明】
１００ マイクロコントローラ・システム １０１ マイクロコントローラ １０２ シリアル／パラレル・インタフェース １０３ パラレル・バス・デバイス １０４ バス・デバイス １１１ リセット線 １１２ シリアル・クロック線 １１３ Ｒｘ／ＴｘＤ線 １２１ アドレス線 １２２ パラレル両方向データ・バス １２３ 読取り／書込み（「Ｒ／Ｗ」）制御バス １４１ アドレス・バス １４２ パラレル・データ・バス １４３ 読取り／書込みバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タン・キュー・グエン アメリカ合衆国78613 テキサス州シーダ ー・パーク ロード・ランナー 1309

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つのパラレル入出力バスと、
    シリアル・データ・ポートとを有するマイクロコントロ
    ーラと、 前記シリアル・データ・ポートと、パラレル・アドレス
    ・バスと、パラレル・データ・バスとを有するシリアル
    ／パラレル・インタフェース論理回路であって、前記シ
    リアル・データ・ポートが前記マイクロコントローラの
    前記シリアル・データ・ポートと通信できるようになっ
    ており、前記マイクロコントローラの前記シリアル・デ
    ータ・ポート上で通信される第１のデータ値が前記パラ
    レル・データ・バス上でパラレル・データ値として提示
    され、前記シリアル／パラレル・インタフェース論理回
    路が前記シリアル／パラレル・インタフェース論理回路
    の前記パラレル・アドレス・バス上でアドレスを供給す
    るシリアル／パラレル・インタフェース論理回路と、 前記シリアル／パラレル・インタフェース論理回路の前
    記パラレル・アドレス・バス上で前記アドレスを受信す
    るために適応可能なバス・デバイスであって、前記パラ
    レル・データ値を通信するために前記データ・バスにア
    クセスできるバス・デバイスとを含む、マイクロコント
    ローラ・システム。
  2. 【請求項２】前記シリアル／パラレル・インタフェース
    論理回路が、 シリアル・データ値を受信するためのシフト・レジスタ
    であって、パラレル出力バスを有するシフト・レジスタ
    と、 シリアル・クロック信号を受信するために前記マイクロ
    コントローラに結合されたクロック順序付け論理回路で
    あって、前記シフト・レジスタをクロックするために第
    １のクロック信号を供給するクロック順序付け論理回路
    と、 前記シリアル／パラレル・インタフェース論理回路の前
    記パラレル・データ・バス上で第２のデータ値を受信す
    るための出力データ・バッファであって、前記クロック
    順序付け論理回路からの前記第１のクロック信号を受信
    したときに前記第２のデータ値をラッチするために動作
    可能であり、前記シリアル／パラレル・インタフェース
    論理回路の前記シリアル・データ・ポート上で前記第２
    のデータ値をアサートする出力データ・バッファと、 前記シフト・レジスタの前記パラレル・バスからアドレ
    ス・データ値を受信するために動作可能であるアドレス
    論理回路であって、前記アドレス・データ値がカウンタ
    を初期設定できるアドレス論理回路と、 前記シフト・レジスタの前記パラレル出力バスからコマ
    ンド値を受信するために動作可能である制御論理回路で
    あって、実行すべき動作を反映するように前記シリアル
    ／パラレル・インタフェース論理回路を構成する制御論
    理回路と、 前記シフト・レジスタの前記パラレル出力バスからダウ
    ンロード・データ値を受信するための入力データ・バッ
    ファであって、前記シリアル／パラレル・インタフェー
    ス論理回路の前記パラレル・データ・バス上で前記ダウ
    ンロード・データ値を供給し、前記ダウンロード・デー
    タ値をラッチするために動作可能な入力データ・バッフ
    ァとをさらに含む、請求項１に記載のマイクロコントロ
    ーラ・システム。
  3. 【請求項３】前記制御論理回路が複数の入力データ・バ
    ッファ制御信号を供給し、前記入力データ・バッファが
    前記複数の入力データ・バッファ制御信号に応答して前
    記ダウンロード・データ値をラッチするために動作可能
    である、請求項２に記載のマイクロコントローラ・シス
    テム。
  4. 【請求項４】前記制御論理回路が、 前記コマンド値を受信するために適応可能であり、第１
    のコマンド信号を供給するためのコマンド論理回路と、 前記コマンド論理回路から受信した第１のコマンド信号
    に応答して前記シリアル／パラレル・インタフェース論
    理回路の読取り／書込み動作を制御するために適応可能
    な読取り／書込み状態マシンと、 複数の行／列レジスタ選択信号を出力するための行・列
    カウント状態マシンであって、前記複数の行／列レジス
    タ選択信号が前記クロック順序付け論理回路からの複数
    のクロック信号に応答して生成され、前記アドレス論理
    回路が前記複数の行／列選択信号に応じた選択のために
    適応可能な複数のアドレス・レジスタを含み、前記入力
    データ・バッファが前記複数の行／列選択信号に応じた
    選択のために適応可能である前記行・列カウント状態マ
    シンとをさらに含む、請求項２に記載のマイクロコント
    ローラ・システム。
  5. 【請求項５】前記複数のアドレス・レジスタが複数のラ
    ッチ付きマルチプレクサをさらに含む、請求項４に記載
    のマイクロコントローラ・システム。
  6. 【請求項６】前記シリアル／パラレル・インタフェース
    論理回路が、 シリアル・データ値を受信するためのシフト・レジスタ
    であって、パラレル出力バスを有するシフト・レジスタ
    と、 前記シリアル・データ値と同期化させた外部シリアル・
    クロック信号を受信するためのクロック・ジェネレータ
    であって、前記外部シリアル・クロック信号に応答して
    複数のインタフェース・シリアル・クロック・パルスを
    生成し、前記シフト・レジスタが前記複数のインタフェ
    ース・シリアル・クロック・パルスに応答して前記シリ
    アル・データ値をクロックインするクロック・ジェネレ
    ータと、 前記クロック・ジェネレータからの前記複数のインタフ
    ェース・シリアル・クロック・パルスに応答して行／列
    アドレス信号を生成する状態マシンと、 前記シフト・レジスタの前記パラレル出力バス上で受信
    したアドレス・データ値を格納するためのラッチ付きマ
    ルチプレクサであって、前記状態マシンからの前記行／
    列アドレス信号に応答して前記アドレス・データ値を受
    信するために選択されるラッチ付きマルチプレクサと、 前記シリアル／パラレル・インタフェース論理回路のパ
    ラレル・アドレス・バス上でアドレスを選択するための
    アドレス・カウンタであって、前記ラッチ付きマルチプ
    レクサ内に格納された前記アドレス・データ値から初期
    アドレス値を受信し、アドレス・カウンタ増分信号に応
    答して前記初期アドレス値を増分するアドレス・カウン
    タと、 前記シフト・レジスタの前記パラレル出力バスからコマ
    ンド値を受信するためのコマンド論理回路であって、読
    取り動作と書込み動作のうちの一方を選択するために前
    記コマンド値をデコードし、前記コマンド値に応答して
    動作選択信号を生成するコマンド論理回路と、 前記シリアル／パラレル・インタフェース論理回路のパ
    ラレル・データ・バスから第２のデータ値を受信するた
    めの読取りデータ・バッファであって、シリアル・デー
    タ線から前記第２のデータ値を送信するために動作可能
    であり、前記第２のデータ値が前記クロック・ジェネレ
    ータからの前記複数のインタフェース・シリアル・クロ
    ック・パルスに応答して前記シリアル・データ線上にク
    ロックされる読取りデータ・バッファと、 前記コマンド論理回路から前記動作選択信号を受信する
    ための読取り／書込み状態マシンであって、前記シリア
    ル／パラレル・インタフェース論理回路の前記パラレル
    ・データ・バスに制御信号を送信し、それに応答して前
    記読取りデータ・バッファにイネーブル信号を送信し、
    前記クロック・ジェネレータから前記複数のインタフェ
    ース・シリアル・クロック・パルスを受信し、前記状態
    マシンから前記行／列アドレス信号を受信し、それに応
    答して前記アドレス・カウンタに前記アドレス・カウン
    タ増分信号を送信する読取り／書込み状態マシンと、 前記シフト・レジスタの前記パラレル出力バスからシリ
    アル・データ値を受信するためのデータ論理回路であっ
    て、前記行／列アドレス信号に応答して選択するために
    動作可能であり、前記シリアル／パラレル・インタフェ
    ース論理回路の前記パラレル・データ・バス上で前記シ
    リアル・データ値を出力するデータ論理回路とをさらに
    含む、請求項１に記載のマイクロコントローラ・システ
    ム。
  7. 【請求項７】シリアル／パラレル・インタフェース論理
    回路と通信するための方法であって、 前記シリアル／パラレル・インタフェース論理回路を初
    期設定するステップと、 前記シリアル／パラレル・インタフェース論理回路に複
    数のアドレス・ビットを送信するステップであって、前
    記複数のアドレス・ビットの少なくとも一部分がアドレ
    ス空間内のアドレスを含むステップと、 読取り動作と書込み動作のうちの一方を選択するために
    コマンド値の第１のコマンド・ビットをアサートするス
    テップと、 前記シリアル／パラレル・インタフェース論理回路に前
    記コマンド値を送信するステップと、 前記第１のコマンド・ビットに応答して前記読取り動作
    と前記書込み動作のうちの一方を実行するステップと、 前記シリアル／パラレル・インタフェース論理回路にリ
    セット信号を送信するステップとを含む方法。
  8. 【請求項８】前記第１のコマンド・ビットが前記書込み
    動作を実行すべきであることを示し、前記書込み動作が
    前記シリアル／パラレル・インタフェース論理回路に少
    なくとも第１のデータ・ビットを書き込む、請求項７に
    記載の方法。
  9. 【請求項９】前記書込み動作がバイト増分で前記シリア
    ル／パラレル・インタフェース論理回路に第１のデータ
    値を書き込み、前記コマンド値がコマンド・バイトであ
    る、請求項８に記載の方法。
  10. 【請求項１０】前記書込み動作を実行するステップが、 前記コマンド・バイトの第１のニブルに第１のデータ・
    バイトの第２のニブルをロードするステップと、 前記シリアル／パラレル・インタフェース論理回路に前
    記コマンド・バイトを書き込むステップと、 第１の出力バイトの第１のニブルに前記第１のデータ・
    バイトの第２のニブルをロードし、前記第１の出力バイ
    トの第２のニブルに第２のデータ・バイトの第１のニブ
    ルをロードするステップと、 前記シリアル／パラレル・インタフェース論理回路に前
    記第１の出力バイトを書き込むステップと、 第２の出力バイトの第１のニブルに前記第２のデータ・
    バイトの第２のニブルをロードし、前記第２の出力バイ
    トの第２のニブルに第３のデータ・バイトの第１のニブ
    ルをロードするステップと、 前記シリアル／パラレル・インタフェース論理回路に前
    記第２の出力バイトを書き込むステップと、 前記シリアル／パラレル・インタフェースに次の複数の
    出力バイトを書き込むステップであって、次の出力バイ
    トの第１のニブルに前のデータ・バイトの第２のニブル
    がロードされ、前記次の出力バイトの第２のニブルに次
    のデータ・バイトの第１のニブルがロードされるステッ
    プとをさらに含む、請求項９に記載の方法。
  11. 【請求項１１】前記第１のコマンド・ビットが前記読取
    り動作を実行すべきであることを示し、前記読取り動作
    が、 前記シリアル／パラレル・インタフェース論理回路に前
    記コマンド値を送信するステップと、 前記シリアル／パラレル・インタフェース論理回路から
    データ・ビットを読み取るステップとをさらに含む、請
    求項７に記載の方法。
  12. 【請求項１２】前記読取り動作が複数のバイト増分単位
    で前記シリアル／パラレル・インタフェース論理回路か
    らデータ値を読み取り、データ・ビットが前記複数のバ
    イト増分単位のうちの少なくとも１つにパックされてい
    る、請求項１１に記載の方法。
  13. 【請求項１３】シリアル／パラレル・インタフェース論
    理回路と通信するための方法であって、 前記シリアル／パラレル・インタフェース論理回路を初
    期設定するためにリセット信号をアサートするステップ
    と、 前記シリアル／パラレル・インタフェース論理回路にア
    ドレス・ビットを送信するステップであって、前記アド
    レス・ビットがアドレス値の一部分を含み、前記アドレ
    ス値がパラレル・バス・デバイス内の位置をアドレス指
    定するステップと、 前記シリアル／パラレル・インタフェース論理回路にコ
    マンド値を送信するステップであって、前記コマンド値
    の第１のビットが読取り動作と書込み動作のうちの一方
    を選択できるようになっているステップと、 前記シリアル／パラレル・インタフェース論理回路とデ
    ータ処理回路との間で複数のデータ・バイトを転送する
    ステップと、 前記シリアル／パラレル・インタフェース論理回路をリ
    セットするためにリセット信号をアサートするステップ
    とを含む方法。
  14. 【請求項１４】前記アドレス・ビットを送信するステッ
    プが、バイト増分単位で複数のアドレス・ビットを送信
    する、請求項１３に記載の方法。
  15. 【請求項１５】バイト増分単位で複数の前記アドレス・
    ビットを送信するステップが、 前記シリアル／パラレル・インタフェース論理回路に第
    １のバイトを送信するステップであって、前記第１のバ
    イトが少なくとも３バイトの長さを有するアドレスの第
    １のバイトであるステップと、 前記シリアル／パラレル・インタフェース論理回路に第
    ２のバイトを送信するステップであって、前記第２のバ
    イトが少なくとも３バイトの長さを有する前記アドレス
    の第２のバイトであるステップと、 前記シリアル／パラレル・インタフェース論理回路に第
    ３のバイトを送信するステップであって、前記第３のバ
    イトが少なくとも３バイトの長さを有する前記アドレス
    の第３のバイトであるステップとをさらに含む、請求項
    １４に記載の方法。
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