CN1199116C - 串/并接口逻辑电路以及使用该逻辑电路的微控制器系统 - Google Patents

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    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function

Abstract

本发明公开了一种串/并接口逻辑电路以及使用该接口逻辑电路的微控制器系统。在根据本发明的串/并接口逻辑电路中包括一个控制逻辑电路，通过移位寄存器的并行输出总线，该控制逻辑电路与移位寄存器及地址逻辑电路相耦合，该控制逻辑电路通过移位寄存器接收来自微控制器的命令，并且根据此命令来对串/并接口逻辑电路进行配置，以反映要进行的操作。由此可见，在根据本发明的串/并接口逻辑电路中是通过一个内部的控制逻辑电路来控制其中的数据流的，于是，可以使微控制器和串/并接口逻辑电路之间的联系尽可能地减少，从而最大限度地增加微控制器串行口和非易失性存储器之间传递的数据量。

Description

串/并接口逻辑电路以及使用 该逻辑电路的微控制器系统
技术领域
本发明总的来说涉及嵌入式控制器系统，更具体地说涉及在嵌入式控制器系统中的串并总线接口。
背景技术
在采用嵌入式微控制器的系统中，对微控制器的可用的I/O引脚和设备上的存储器的限制造成对系统设计的难以接受的制约。可用的I/O引脚的数量限制了能够被微控制器访问的地址空间的大小。还限制了地址空间中的总线设备的大小和数量。这不仅限制了软件和数据可用的存储器的容量，而且限制了微控制器可访问的外部设备。此外，设备上的非易失性存储器容量一般非常有限，这使得外部存储器中对操作软件的存储显得非常重要。微控制器通常是一次性可编程(“OTP”)器件，因此一旦将软件装入芯片上的非易失性存储器后，就不能修改。在不更换微控制器芯片的情况下，不能更新系统软件。
因此，需要将系统软件存储在外部存储器空间中的非易失性可编程存储器中。然后，更新系统软件可以通过将新的软件下载到非易失性存储器中。然而，将系统软件存储在外部存储器空间中而不是存储在芯片中也有I/O引脚的数量受到限制的问题。
因此，需要有一种将微控制器与包含其操作软件的非易失性存储器接口的方法和电路，于是在不超过微控制器的引脚数目的情况下，通过将新的软件下载到非易失性存储器中能够很容易地更新软件。
一般采用与串并双向总线接口(以下称为串/并接口)相关的微控制器上的串行口实现上述目的。串/并接口接收来自微控制器的串行循环，然后将它们变成非易失性存储器能够识别的循环，非易失性存储器是一个并行的总线设备。表示将被下载的代码的数据被计时，从微控制器的串行口到串/并接口。串/并接口将该数据送至其并行数据总线，使数据读入串/并接口的地址空间中的非易失性存储器。采用与串/并接口相关的微控制器中的串行口的优点在于使微控制器上的有限的输入/输出(“I/O”)引脚能够为并行总线设备所用，其中包括需要由微控制器实时访问的随机存取存储器(“RAM”)。
上述方案还能够使系统软件动态地更新。在操作过程中，微控制器在其系统软件的控制下运行，该系统软件被存储在一个微控制器的I/O口的地址空间的RAM中。操作码在开始时通过串/并接口和微控制器串行口从非易失性存储器装入RAM中。然后更新的软件可以通过微控制器串行口下载到非易失性存储器，同时微控制器在RAM中的软件码的控制下运行。
发明内容
为了最大限度地增加微控制器串行口和非易失性存储器之间传递的数据，就需要最大限度地减少微控制器和串/并接口之间的联系。本发明是通过将逻辑电路包括在串/并接口中以便控制数据流来实现的。
根据本发明，提供一种串/并接口逻辑电路，具有一个串行数据口，一条并行地址总线，和一条并行数据总线，所述串行数据口用于与一个处理器的串行数据口联系，其中在所述处理器的所述串行数据口上传递的第一数据值作为一个并行数据值出现在所述并行数据总线上，所述串/并接口逻辑电路在所述串/并接口逻辑电路的所述并行地址总线上提供一个地址，所述并行数据总线和地址总线与一个总线设备联系，所述串/并接口逻辑电路的特征在于包括：移位寄存器，用于接收串行数据值，所述移位寄存器具有一条并行输出总线；地址逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个地址数据值，所述地址数据值能够起动一个计数器；以及控制逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个命令值，其中所述控制逻辑电路配置所述串/并接口逻辑电路，以便反映要进行的操作。
根据另一方面，提供一种微控制器系统包括：具有至少一条并行输入/输出总线和一个串行数据口的微控制器；串/并接口逻辑电路，具有一个串行数据口，一条并行地址总线，和一条并行数据总线，所述串行数据口用于与所述微控制器的所述串行数据口联系，其中在所述微控制器的所述串行数据口上传递的第一数据值作为一个并行数据值出现在所述并行数据总线上，所述串/并接口逻辑电路在所述串/并接口逻辑电路的所述并行地址总线上提供一个地址；以及总线设备，用于接收所述串/并接口逻辑电路的所述并行地址总线上的所述地址，所述总线设备访问所述数据总线，以便传递所述并行数据值，其中所述串/并接口逻辑电路包括：移位寄存器，用于接收串行数据值，所述移位寄存器具有一条并行输出总线；与所述微控制器相连的时序逻辑电路，用于接收串行时钟信号，所述时序逻辑电路提供对所述移位寄存器定时的第一时钟信号；输出数据缓冲器，用于接收所述串/并接口逻辑电路的所述并行数据总线上的第二数据值，所述输出数据缓冲器能够在从所述时序逻辑电路中接收所述第一时钟信号时锁存所述第二数据值，所述输出数据缓冲器在所述串/并接口逻辑电路的所述串行数据口上确定所述第二数据值；地址逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个地址数据值，所述地址数据值能够起动一个计数器；控制逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个命令值，其中所述控制逻辑电路配置所述串/并接口逻辑电路，以便反映要进行的操作；以及输入数据缓冲器，用于接收来自所述移位寄存器的所述并行输出总线的下载的数据值，所述输入数据缓冲器在所述串/并接口逻辑电路的所述并行数据总线上提供所述下载数据值，其中所述输入数据缓冲器能够锁存所述下载的数据值。
附图说明
为了更好地理解本发明，以上简要地叙述了本发明的特征和优点。本领域的一般技术人员应理解，在不脱离本发明的精神和范围的情况下可对本发明做各种改进。下面结合附图描述本发明，附图中：
图1是微控制器系统的一个实施例的框图；
图2是本发明的串/并接口的一个实施例的框图；
图3是本发明的串/并接口的另一个实施例的框图；
图4是图3的行、列/计数状态的流程图；和
图5是图3的读/写状态的流程图。
具体实施方式
在以下的描述中，提供具体的细节是为了易于理解本发明。在以下描述中省略了对理解本发明不是必要的内容和属于本领域的一般技术人员的普通常识的内容。当处理“实际高”和“实际低”的逻辑信号的混合时，为了避免混淆采用了术语“断言”和“求反”以及各种合乎规则的形式。“断言”是指逻辑信号有效或逻辑真状态，“求反”是指逻辑信号无效或逻辑假状态。
下面参看附图，其中相同或类似的部分用相同的参考号表示。
本发明解决了微控制器系统中的引脚方面的问题，下面还将详细描述操作软件的动态更新。参照图1，图中画出了一个实施例的微控制器系统100。微控制器101通过三条信号线，即复位线111、串行时钟线112和Rx/TxD线113，与串/并接口102联系。由复位线111上的信号起动对并行总线设备103下载数据或对并行总线设备103装载数据的操作。取决于操作，或将来自微控制器101串行口的串行数据计时，或将去微控制器101串行口的串行数据计时。串行数据在双向串行数据线Rx/TxD线113上的微控制器101双向串行口和串/并接口102之间交换。微控制器101的串行时钟通过串行时钟线112被送至串/并接口102。在卸载时，或写操作时，通过串/并接口102接收串行数据，并提供给并行双向数据总线122。数据总线122是n位的并行数据线，其中m是预定的整数位。相反，在装载时，或读操作时，总线设备103建立向双向数据总线122上的微控制器101发送的数据，该数据由串/并接口102接收。对来自Rx/TxD线113上的串/并接口102的数据定时，该数据是在微控制器101串行口上接收的。或写或读数据的地址提供给地址线121上的串/并接口102。地址线121是n位地址总线，其中n是预定的整数位。当采用读/写(“R/W”)控制总线123执行读或写操作时，串/并接口102通知总线设备103。串/并接口102可以访问一个以上的总线设备。在这样的实施例中，R/W控制总线123将在它的一条线上采用一个芯片选择信号。芯片选择操作和电路对本领域的一般技术人员是能够理解的。在本发明的一个实施例中，总线设备103可以用存储器来实现，包括非易失性存储器，或外部总线设备。此外应注意的是，总线设备103可以是通过并行总线联系的数据处理系统中的任何设备。
微控制器系统100还可以包括其它总线设备，如在微控制器101的地址空间中的总线设备104。向并行数据总线142上的总线设备104传输或从中接收数据，由微控制器101的地址总线141提供读或写操作的地址。微控制器101通过断言读/写总线143通知总线设备104进行读或写操作。为了更好地理解本发明，可以参看图2，图2表示串/并接口102的一个实施例。
操作由微控制器101(图2中未示出)断言复位线111开始。根据复位线111上的信号，控制逻辑电路207通过断言接口复位线272，使地址逻辑电路203和时序逻辑电路201复位。然后微控制器101对地址线121上的将被断言的初始n位地址定时。初始n位地址对应将要被装载或下载的第一数据块的位置。该地址被时序逻辑电路201产生的寄存器时钟211定时，送入移位寄存器202。时序逻辑电路201在串行时钟112上接收来自微控制器101的串行时钟。寄存器时钟211与串行时钟112同步。微控制器101可以将初始地址一字节一字节地传送。在本实施例中，微控制器101顺序地传送地址的字节，直到n位地址传送完毕。时序逻辑电路201累加串行时钟周期。接收n位以后，时序逻辑电路201通过断言地址锁存212，将出现在移位寄存器202上的并行总线221上的地址锁存入地址逻辑电路203。并行总线221的长度是Z位，其中Z是预定的整数。
传送初始地址以后，微控制器101发送一个命令字节。控制逻辑电路207在串行时钟线112上接收来自微控制器101的串行时钟。它累加时钟周期，直到命令字节的八位被定时。然后，锁存命令字节，该命令字节是在移位寄存器202的并行总线221上接收的。命令字节的第一位的状态确定是进行读操作还是进行写操作。控制逻辑电路207利用这一判断建立读/写允许线271的状态。根据读/写允许线271的状态，输入数据缓冲器205和输出数据缓冲器206被允许或禁止。
当微控制器101向其串行口发出读命令时，读操作开始。通过数据时钟线213，时序逻辑电路201的串行时钟信号112送至输出数据缓冲器206。由读/写允许线271上的信号允许输出数据缓冲器206操作。在读/写控制总线123上还断言读状态，通知总线设备103(图2中未示出)正在进行读操作。串行读出m位数据，然后控制逻辑电路207断言地址计数器递增273，使地址逻辑电路203对下一个m位数据决寻址。当m位数据已经提供给微控制器101以后，时序逻辑电路201停止向输出数据缓冲器206发送时钟信号。微控制器101通过重复这一操作，顺序接收m位数据块。当微控制器101断言复位线111时，停止读操作，表示下一次操作应对串/并接口102复位。
当根据软件代码中的指令微控制器101将数据写入其串行口时，开始写操作。此处虽没有展示该操作，但是本领域的一般技术人员是能够理解的。输入数据缓冲器205在移位寄存器202的并行总线221上接收m位数据块。根据数据时钟213，该数据被锁存进输入数据缓冲器205。通过输入数据缓冲器控制线274，控制逻辑电路207可以控制将数据锁存进输入数据缓冲器205中。在另一实施例中，可以用另外的装置将数据锁存进输入数据缓冲器205中。这种装置在本领域中是人所共知的。控制逻辑电路207还接收数据时钟213。据此控制逻辑电路207断言读/写控制总线123上的写状态，使总线设备103访问数据总线122上的数据。控制逻辑电路207还断言地址计数器递增273，使得地址逻辑电路203使地址计数器递增。然后通过地址逻辑电路203在地址总线121上提供将要下载的下一个n位数据块的位置的地址。写操作继续执行这些步骤，直到所有下载的数据都被传输。然后微控制器101通过断言复位线111，发出信号停止写操作，通知串/并接口102对下一次操作复位。
可以以交错的方式一字节一字节地下载数据。在这样的一个实施例中，如果已经打算进行写操作，那么命令字节的最后四位包含第一输出字节的较低的四位(“低半字节”)。如果已经打算进行读操作，那么忽略一至七命令字节的位值。控制逻辑电路207对命令字节的第一位解码，检测写操作，指示输入数据缓冲器205锁存这四位。然后，由微控制器101发送的第一输出字节的低半字节包含第一数据字节的高四位字节(“高半字节”)，第一输出字节的高半字节包含将被下载的下一个数据字节的低半字节。控制逻辑电路207通过输入数据缓冲器控制线274将输出字节锁存进输入数据缓冲器205的内部寄存器中(未示出)。这是将两个半字节组合成一个全数据字节，以交错方式传输。本领域的一般技术人员会理解，采用这一方法的数据字节的传递与数据表示方式是最低有效位(“LSB”)在先还是最高有效位(“MSB”)在先无关。控制逻辑电路207继续一字节一字节地累加输入数据，直到所有的m位数据都已经组合。然后将数据装入输入数据缓冲器205，如上所述继续进行操作。为了进一步理解本发明，现在参照图3，图3表示本发明的另一实施例的框图。
在图3中，操作以微控制器101(图3中未示出)断言复位线111开始，使得读/写状态装置307，行、列-计数状态装置308，和命令逻辑电路309复位。然后，微控制器101开始在地址总线121上下载一个初始地址，在地址总线121上将开始下载或装载操作。通过在Rx/TxD线113上将来自其串行口的地址定时，传输n位地址。该地址被定时，送至串/并接口102上的移位寄存器202；地址可以一字节一字节地转移。微控制器101还在串行时钟线112上输出其串行时钟。时钟发生器301在接口时钟线311上接收串行时钟112和输出接口串行时钟脉冲。接口时钟与串行时钟112同步。时钟发生器301可以在串行时钟112的每个上升沿和下降沿输出一个接口时钟脉冲。移位寄存器202的定时受接口时钟线311上的信号控制。
初始地址被X个带锁存的多路复用器304-0至304-X存储，其中X是预定的整数，等于带锁存的多路复用器的个数。可以一字节一字节地存储初始地址。带锁存的多路复用器304-1至带锁存的多路复用器304-X与移位寄存器202的并行总线321耦连。将存储传输的m位地址的当前块的一个带锁存的多路复用器被通过对行、列-计数状态装置308的输出总线381上的行、列计数信号解码来选择。n位地址块可以是一字节长。来自微控制器101的当前块被定时，并被送至移位寄存器202，地址被锁存进带锁存的多路复用器304-0至带锁存的多路复用器304-X中的一个，这一个是通过线311上的接口时钟脉冲选择的。所有的n位地址被传送以后，地址装入地址计数器303。
由行、列-计数状态装置308产生行和列选择信号。行、列-计数状态装置308在接口时钟线311上接收来自时钟发生器301的接口时钟脉冲。行、列-计数状态装置308的一个实施例的流程图示于图4。
复位以后，行、列-计数状态装置308对接口时钟线311上接收的接口串行时钟脉冲进行累加。累加时钟脉冲的逻辑电路在行、列-计数状态装置308中，未详细地画出。如果累加的时钟脉冲数未达到Y，那么行、列-计数状态装置308使列计数递增，输出行和列计数，并使接口时钟线311上接收的接口串行时钟周期继续。Y是对应将要在单个下载周期中下载的数据时钟长度的预选择的整数。此外，在一个周期下载全部m位数据的实施例中，Y等于m。逐个字节下载的实施例中，Y的值应等于八。另外，在本发明中，微控制器101首先发送n位地址后，行、列-计数状态装置308可以设置Y。例如。在整个地址作为一块发送的实施例中，Y初始设置等于n。接收n位以后，行、列-计数状态装置308可以将Y设为一个新的的预选值。在m位数据在一块中被下载的实施例中，这个新的的预选值是m。在n位地址和m位数据被一字节一字节地传送的实施例中，Y应是一个固定值八。
如果累加的时钟脉冲数未达到Y，那么行、列-计数状态装置308使行计数递增，使列计数复位，并在其输出总线381上输出行和列计数。如果在复位线111未收到来自微控制器101的复位信号，那么如前所述，行、列-计数状态装置308继续累加时钟周期，继续递增行和列计数。如果在复位线111已经接收复位信号，那么行、列-计数状态装置308复位。当下一次操作开始时，行、列-计数状态装置308开始累加被接收的周期。行、列-计数状态装置308的操作顺序的定时受其内部时钟(未示出)的控制。内部时钟不需要与线311上的接口串行时钟脉冲同步，内部时钟的频率可以远远大于线331上接口串行时钟脉冲的频率。
发送n位初始地址以后，微控制器101发送一个命令字节。命令逻辑电路309将在输出线381上的从行、列-计数状态装置308接收的行和列地址解码。八位命令字节被定时，送入移位寄存器302以后，命令逻辑电路309对在移位寄存器302的并行总线321上接收的命令字节锁存。命令字节的第一位的状态通知串/并接口102，进行的操作是读还是写。命令逻辑电路309确定命令字节的第一位的状态，并将读/写状态装置307的状态通过命令逻辑电路309的输入线391传送。在本发明的一个实施例中，数据是一字节一字节传送的，如果将要进行写操作，那么如上所述命令字节的最后四位包括将要下载的第一个数据字节的最低半字节。
读/写操作由读/写状态装置307控制。读/写状态装置307的一个实施例的流程图示于图5。读/写状态装置307通过行、列-计数状态装置308在行和列地址总线381上接收输出的行和列地址。如果未对命令逻辑电路寻址，那么读/写状态装置307检验命令逻辑电路309的输出线391的状态。如果线391处于读状态，那么读/写状态装置307断言读/写控制总线123上的读。然后命令读数据缓冲器206通过线371锁存数据总线122上的数据。将被传送的数据的第一块驻留在装入地址计数器303的初始地址中。传送m位以后，如果未断言复位，那么读/写状态装置307使地址计数器303递增，因此将要读出的数据的下一块出现在地址总线121上。地址计数器303根据通过地址计数器递增线372从读/写状态装置307接收的地址递增信号，使地址总线121上的地址递增。锁存该数据后，读数据缓冲器206通过串行数据线Rx/TxD线113对数据定时。对数据的定时受接口串行时钟线311上的时钟发生器301断言的串行时钟脉冲控制。使地址计数器303递增以后，重复循环，直到微控制器101(未示出)在复位线111上断言复位。
如果进行写操作，那么读/写状态装置307累加接收的位数。当接收m位时，读/写状态装置307断言在读/写控制总线123的写。然后读/写状态装置307检验是否断言复位。如果断言复位，那么读/写状态装置307复位，否则通过地址计数器递增线372使地址计数器303递增。重复这一循环，直到微控制器101在复位线111上断言复位。读/写状态装置307的操作顺序的定时受其内部时钟(未示出)的控制。内部时钟不需要与线311上的接口串行时钟脉冲同步，内部时钟的频率可以远远大于线331上接口串行时钟脉冲的频率。
在写操作中，将要写入数据字节122的数据被数据逻辑电路305接收。可以从微控制器101一字节一字节地传输数据。在这样的一个实施例中，如上所述命令字节包括将要下载的第一数据字节的最低半字节。数据逻辑电路305接收在移位寄存器202的并行总线321上的命令字节。微控制器101通过其串行口Rx/TxD线113发送下一个字节，该字节包括其较低四位中的第一数据字节的高半字节，和其较高四位中的下一个数据字节的低半字节。数据逻辑电路305接收由移位寄存器302的并行总线321传输的下一个字节，并锁存该输出字节。然后数据逻辑电路305将第一数据字节的低半字节和高半字节连在一起，传送给数据总线122。微控制器101以交错的方式在串行线Rx/TxD线113上继续传输数据。如上所述，数据逻辑电路305锁存接收的输出字节，并将数据的每个字节的低半字节和高半字节连在一起。对数据逻辑电路305的数据的锁存受线311上产生的接口串行时钟脉冲的控制。本领域的一般技术人员会理解，采用这一方法的数据字节的传递与数据表示方式是最低有效位(“LSB”)在先还是最高有效位(“MSB”)在先无关。m位数据已经传输以后，通过读/写状态装置307断言读/写控制总线123上的写状态，数据被写入总线设备103。如果传送m位以后没有断言复位，那么读/写状态装置307使地址计数器303递增，因此将要读出的数据的下一块出现在地址总线121上。地址计数器303根据通过地址计数器递增线372从读/写状态装置307接收的地址递增信号，使地址总线121上的地址递增。以这种方式传输数据的后来的m位块，直到所有将要下载的数据被传送，微控制器101断言复位线111上的复位。然后串/并接口102准备开始下一次操作。
本发明的数据处理系统有效地解决了具有有限数量的并行I/O总线的嵌入式控制器接口总线设备的问题，本发明还能对数据处理系统的操作软件进行动态更新。虽然以上详细地描述了本发明及其优点，但是本领域的一般技术人员应理解，在不脱离本发明的精神和范围的前提下可做各种修改和改进。

Claims (8)

1.一种串/并接口逻辑电路，具有一个串行数据口，一条并行地址总线，和一条并行数据总线，所述串行数据口用于与一个处理器的串行数据口联系，其中在所述处理器的所述串行数据口上传递的第一数据值作为一个并行数据值出现在所述并行数据总线上，所述串/并接口逻辑电路在所述串/并接口逻辑电路的所述并行地址总线上提供一个地址，所述并行数据总线和地址总线与一个总线设备联系，所述串/并接口逻辑电路的特征在于，包括：
移位寄存器，用于接收串行数据值，所述移位寄存器具有一条并行输出总线；
地址逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个地址数据值，所述地址数据值能够起动一个计数器；以及
控制逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个命令值，其中所述控制逻辑电路配置所述串/并接口逻辑电路，以便反映要进行的操作。
2.根据权利要求1的串/并接口逻辑电路，其特征在于还包括：
与所述处理器相连的时序逻辑电路，用于接收串行时钟信号，所述时序逻辑电路提供对所述移位寄存器定时的第一时钟信号；以及
输出数据缓冲器，用于接收所述串/并接口逻辑电路的所述并行数据总线上的第二数据值，所述输出数据缓冲器能够在从所述时序逻辑电路中接收所述第一时钟信号时锁存所述第二数据值，所述输出数据缓冲器在所述串/并接口逻辑电路的所述串行数据口上确定所述第二数据值。
3.根据权利要求2的串/并接口逻辑电路，其特征在于还包括：
输入数据缓冲器，用于接收来自所述移位寄存器的所述并行输出总线的下载的数据值，所述输入数据缓冲器在所述串/并接口逻辑电路的所述并行数据总线上提供所述下载数据值，其中所述输入数据缓冲器能够锁存所述下载的数据值。
4.一种微控制器系统，包括：
具有至少一条并行输入/输出总线和一个串行数据口的微控制器；
串/并接口逻辑电路，具有一个串行数据口，一条并行地址总线，和一条并行数据总线，所述串行数据口用于与所述微控制器的所述串行数据口联系，其中在所述微控制器的所述串行数据口上传递的第一数据值作为一个并行数据值出现在所述并行数据总线上，所述串/并接口逻辑电路在所述串/并接口逻辑电路的所述并行地址总线上提供一个地址；以及
总线设备，用于接收所述串/并接口逻辑电路的所述并行地址总线上的所述地址，所述总线设备访问所述数据总线，以便传递所述并行数据值，
其中所述串/并接口逻辑电路包括：
移位寄存器，用于接收串行数据值，所述移位寄存器具有一条并行输出总线；
与所述微控制器相连的时序逻辑电路，用于接收串行时钟信号，所述时序逻辑电路提供对所述移位寄存器定时的第一时钟信号；
输出数据缓冲器，用于接收所述串/并接口逻辑电路的所述并行数据总线上的第二数据值，所述输出数据缓冲器能够在从所述时序逻辑电路中接收所述第一时钟信号时锁存所述第二数据值，所述输出数据缓冲器在所述串/并接口逻辑电路的所述串行数据口上确定所述第二数据值；
地址逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个地址数据值，所述地址数据值能够起动一个计数器；
控制逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的一个命令值，其中所述控制逻辑电路配置所述串/并接口逻辑电路，以便反映要进行的操作；以及
输入数据缓冲器，用于接收来自所述移位寄存器的所述并行输出总线的下载的数据值，所述输入数据缓冲器在所述串/并接口逻辑电路的所述并行数据总线上提供所述下载数据值，其中所述输入数据缓冲器能够锁存所述下载的数据值。
5.根据权利要求4的微控制器系统，其特征在于所述控制逻辑电路提供多个输入数据缓冲器控制信号，所述输入数据缓冲器能够根据所述多个输入数据缓冲器控制信号锁存所述下载的数据值。
6.根据权利要求4的微控制器系统，其特征在于所述控制逻辑电路包括：
命令逻辑电路，用于接收所述命令值，并提供第一命令信号；
读/写状态装置，用于根据从所述命令逻辑电路接收的第一命令信号控制所述串/并接口逻辑电路的读/写操作；以及
行、列-计数状态装置，用于输出多个行/列寄存器选择信号，所述多个行/列寄存器选择信号是根据来自所述时序逻辑电路的多个时钟信号产生的，其中所述地址逻辑电路包括多个地址寄存器，能够根据所述多个行/列选择信号进行选择，并且所述输入数据缓冲器能够根据所述多个行/列选择信号进行选择。
7.根据权利要求6的微控制器系统，其特征在于所述多个地址寄存器还包括多个带锁存的多路复用器。
8.一种微控制器系统，包括：
具有至少一条并行输入/输出总线和一个串行数据口的微控制器；
串/并接口逻辑电路，具有一个串行数据口，一条并行地址总线，和一条并行数据总线，所述串行数据口用于与所述微控制器的所述串行数据口联系，其中在所述微控制器的所述串行数据口上传递的第一数据值作为一个并行数据值出现在所述并行数据总线上，所述串/并接口逻辑电路在所述串/并接口逻辑电路的所述并行地址总线上提供一个地址；以及
总线设备，用于接收所述串/并接口逻辑电路的所述并行地址总线上的所述地址，所述总线设备访问所述数据总线，以便传递所述并行数据值，其中所述串/并接口逻辑电路包括：
移位寄存器，用于接收串行数据值，所述移位寄存器具有一条并行输出总线；
时钟发生器，用于接收与所述串行数据值同步的外部串行时钟信号，所述时钟发生器根据所述外部串行时钟信号产生多个接口串行时钟脉冲，其中所述移位寄存器根据所述多个接口串行时钟脉冲将所述串行数据值定时；
状态装置，其中所述状态装置根据所述时钟发生器产生的所述多个接口串行时钟脉冲产生行/列地址信号；
带锁存的多路复用器，用于存储在所述移位寄存器的所述并行输出总线上接收的一个地址数据值，根据来自所述状态装置的所述行/列地址信号选择所述带锁存的多路复用器接收所述地址数据值；
地址计数器，用于选择在所述串/并接口逻辑电路的并行地址总线上的一个地址，其中所述地址计数器从存在所述带锁存的多路复用器中的所述地址数据值接收一个初始地址值，根据地址计数器递增信号，所述地址计数器递增初始地址值；
命令逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的命令值，所述命令逻辑电路对所述命令值解码，以便选择读和写中的一种操作，所述命令逻辑电路根据所述命令值产生一个操作选择信号；
读数据缓冲器，用于接收来自所述串/并接口逻辑电路的并行数据总线的第二数据值，所述读数据缓冲器能够从串行数据线发送第二数据值，根据所述时钟发生器产生的所述多个接口串行时钟脉冲，所述第二数据值被定时，放在所述串行数据线上；
读/写状态装置，用于接收来自所述命令逻辑电路的所述操作选择信号，所述读/写状态装置向所述串/并接口逻辑电路的并行数据总线发送一个控制信号，并据此向所述读数据缓冲器发送一个允许信号，其中所述读/写状态装置接收来自所述时钟发生器发出的所述多个接口串行时钟脉冲，和来自所述状态装置的所述行/列地址信号，所述读/写状态装置据此向所述地址计数器发送所述地址计数器递增信号；以及
数据逻辑电路，用于接收来自所述移位寄存器的所述并行输出总线的串行数据值，所述数据逻辑电路能够根据所述行/列地址信号进行选择，并在所述串/并接口逻辑电路的所述并行数据总线上输出所述串行数据值。
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