ES2287345T3 - Estacion de base que tiene una interfaz de bus serie/paralelo hibrida. - Google Patents
Estacion de base que tiene una interfaz de bus serie/paralelo hibrida. Download PDFInfo
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Abstract
Una estación de base que tiene un sistema de interfaz de bus serie/paralelo híbrido para transferir datos desde un controlador (38) de control de ganancia a los controladores (30, 32) de ganancia de recepción y transmisión, estando caracterizado el sistema de la interfaz por comprender: un dispositivo (40) de demultiplexión de bloques de datos para demultiplexar un bloque de datos del controlador (38) del control de ganancia en m conjuntos de n bits y para añadir un bit de inicio a cada uno de los m conjuntos, en el que un bit de inicio de uno cualquiera de los m conjuntos se proporciona con un estado dato par indicar el inicio de la transferencia de bloques de datos, teniendo los m bits de inicio estados que colectivamente representan una de una función particular que se ha de realizar o un dispositivo de destino, en el que la función es una de: un aumento relativo, una disminución relativa, y una función de valor absoluto; y en el que el destino es uno de: el controlador (30) de gananciade recepción; o el controlador (32) de ganancia de transmisión, para cada uno de los m conjuntos, en los que m > 1, una línea (44) que separa para transferir ese conjunto de los m conjuntos del controlador (38) de control de ganancia; y un dispositivo (48) de reconstrucción de bloques de datos para, cuando se detecta un bit de inicio con un estado dado sobre una cualquiera de las líneas, recibir los m conjuntos sobre las respectivas líneas, para combinar los m conjuntos en los bloques de datos y para utilizar los m conjuntos de datos de acuerdo con los m bits de inicio realizando la función indicada por la combinación de los m bits de inicio, o dirigiendo el bloque de datos al dispositivo de destino indicado por la combinación de los m bits de inicio.
Description
Estación de base que tiene una interfaz de bus
serie/paralelo híbrida.
La invención se refiere a transferencias de
datos de bus. En particular, la invención se refiere a reducir el
número de líneas usado para transferir datos de bus.
Un ejemplo de un bus usado para transferir datos
se muestra en la Figura 1. La Figura 1 es una ilustración de unos
controladores de ganancia (GCs) de recepción y transmisión 30, 32 y
un controlador de GC 38 para ser usados en un sistema de
comunicación inalámbrico. Una estación de comunicación, tal como una
estación de base o equipo de usuario, transmite (TX) y recibe (RX)
señales. Para controlar la ganancia de estas señales, para que
estén dentro de los márgenes de funcionamiento de otros componentes
de recepción y transmisión, los GCs 30, 32 ajustan la ganancia
sobre las señales RX y TX.
Para controlar los parámetros de ganancia para
los GCs 30, 32, se usa un controlador GC 38. Como se muestra en la
Figura 1, el controlador 38 de GC usa un bus de control de potencia,
tal como un bus 34, 36 de línea dieciséis, para enviar un valor de
la ganancia para las señales TX 36 y RX 34, tal como de ocho líneas
para cada uno. Aunque las líneas 34, 36 de bus de control de
potencia permiten una transferencia de datos rápida esto requiere
muchos terminales sobre los GCs 30, 32 y el controlador GC 38 o
muchas conexiones entre los GCs 30, 32 y el controlador GC 38 sobre
un circuito integrado (IC), tal como un IC específico de aplicación
(ASIC). El incremento del número de terminales requiere espacio y
conexiones de placa de circuitos adicionales. Incrementando las
conexiones de IC se usa un espacio de IC valioso. El gran número de
terminales o conexiones puede incrementar el coste de un bus que
depende de la ejecución.
Consecuentemente, es conveniente disponer de
otras soluciones para la transferencia de datos.
La publicación Nacional Semiconductor describe
en "Enlace de Canales de 21 bits DS90CR211/DS90CR212", un
transmisor que convierte los datos de entrada de 21 bits en tres
corrientes de datos, y un receptor que convierte las corrientes de
datos de nuevo en 21 bits.
En "Serielle Schnittstellentecknik und
Protokollanalyser-Anwendungen: serielle
Schnittstellen und deren Protokolle verstehen; aufbauen und
testen" I Drigalsky describe el uso de un bit inicial para la
transferencia asíncrona.
"Estructuración de Datos del Sistema LVDS"
Xillinx describe que un bit de control puede ser prefijado en una
unidad básica de datos y que el bit de control puede ser distinguido
entre un byte de datos y un byte de palabra de control.
La invención se refiere a una estación de base
que tiene un sistema de interfaz de bus serie/paralelo híbrido como
se define en la reivindicación independiente 1.
La Figura 1 es una ilustración de un GC de RX y
TX y un controlador de GC;
la Figura 2 es un diagrama de bloques de una
interfaz de bus paralelo/serie híbrida;
la Figura 3 es un gráfico de flujo para
transferir bloques de datos usando una interfaz de bus
paralelo/serie híbrida;
la Figura 4 ilustra la demultiplexión de un
bloque en un cuarteto más significativo y uno menos
significativo;
la Figura 5 ilustra la demultiplexión de un
bloque usando la intercalación de datos;
la Figura 6 es un diagrama de bloques de una
interfaz de bus paralelo/serie híbrida bidireccional;
la Figura 7 es un diagrama de una ejecución de
una línea bidireccional;
la Figura 8 es un diagrama de regulación que
ilustra los bits de inicio;
la Figura 9 es un diagrama de bloques de una
función controlable de la interfaz de bus paralelo/serie
híbrida;
la Figura 10 es un diagrama de regulación de los
bits de inicio para una función controlable de la interfaz de bus
paralelo/serie híbrida;
la Figura 11 es una tabla de una ejecución de
bits de inicio que indican funciones;
la Figura 12 es un diagrama de bloques de una
interfaz de bus paralelo/serie híbrida que controla el destino;
la Figura 13 es una tabla de una ejecución de
bits de inicio que indican destinos;
la Figura 14 es una tabla de una ejecución de
bits de inicio que indican destinos/funciones;
la Figura 15 es un diagrama de bloques de una
interfaz de bus paralelo/serie híbrida que controla
destinos/funciones;
la Figura 16 es un diagrama de flujo para los
bits de inicio que indica destinos/funciones;
la Figura 17 es un diagrama de bloques para una
interfaz de bus paralelo/serie híbrido de borde de reloj positivo y
negativo;
la Figura 18 es un diagrama de sincronización
para una interfaz de bus paralelo/serie híbrida de borde de reloj
positivo y negativo;
la Figura 19 es un diagrama de bloques de un bus
de controlador de GC/GC de 2 líneas; y
la Figura 20 es un diagrama de bloques de un bus
de controlador de GC/GC de 3 líneas.
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La Figura 2 es un diagrama de bloques de una
interfaz de bus paralelo/serie híbrida y la Figura 3 es un gráfico
de flujo de transferencia de datos de interfaz de bus paralelo/serie
híbrida. Un bloque de datos ha de ser transferido a través de la
interfaz desde el nodo 1 50 al nodo 2 52. Un dispositivo 40 de
demultiplexión de bloques recibe el bloque y demultiplexa este en i
cuartetos para transferirlos sobre i líneas 44 (56) de transferencia
de datos. El valor asignado a i está basado en una relación entre
el número de conexiones y la velocidad de transferencia. Un
procedimiento para determinar i consiste en determinar primero un
tiempo de espera máximo permitido para transferir el bloque de
datos. Basado en el tiempo de espera máximo permitido, se determina
un número mínimo de líneas requerido para transferir el bloque.
Usando el número mínimo de líneas, se seleccionan las líneas que se
van a usar para transferir los datos para que sean al menos las
mínimas. Las líneas 44 pueden ser los terminales y sus conexiones
asociadas sobre una placa de circuito o las conexiones sobre un IC
(circuito integrado). Un procedimiento para demultiplexar en
cuartetos divide el bloque en un cuarteto más significativo y un
cuarteto menos significativo. Para ilustrar unas transferencia de un
bloque de ocho bits sobre dos líneas como se muestra en la Figura
4, el bloque se demultiplexa en un cuarteto más significativo y un
cuarteto menos significativo.
Otro procedimiento interrelaciona el bloque por
medio de i cuartetos. Los primeros i bits del bloque llegan a ser
los primeros bits en cada cuarteto. Los segundos i bits llegan a ser
los segundos bits en cada cuarteto, y así sucesivamente hasta los
últimos i bits. Para ilustrar el procedimiento para un bloque de
ocho bits sobre dos conexiones como se muestra en la Figura 5, el
primer bit es correlacionado con el primer bit del cuarteto uno. El
segundo bit es correlacionado con el primer bit del cuarteto dos. El
tercer bit es correlacionado con el segundo bit del cuarteto uno y
así sucesivamente hasta que el último bit está correlacionado con el
último bit del cuarteto dos.
Cada cuarteto es enviado a uno correspondiente
de i convertidores 42 (58) de paralelo a serie (P/S), convertido de
bits en paralelo a bits en serie, y transferido en serie a través de
su línea, (60). Sobre el extremo opuesto de cada una de las líneas
(60) hay un convertidor 46 de serie a paralelo (S/P). Cada
convertidor 46 S/P convierte los datos en serie transmitidos en su
cuarteto (62) original. Los i cuartetos recuperados son procesados
por un dispositivo 48 de reconstrucción de bloques de datos para
reconstruir el bloque (64) de datos original.
En otro, procedimiento bidireccional, las i
conexiones se usan para transferir datos en ambas direcciones como
se muestra en la Figura 6. Los datos de información pueden ser
transferidos ambas direcciones o la información puede ser enviada
en una dirección y un reconocimiento puede ser devuelto en la otra
dirección. Un bloque de datos para transferencia desde el nodo 1 50
al nodo 2 52 es recibido por la demultiplexión del bloque de datos
y el dispositivo 66 de reconstrucción. El dispositivo 66 de
demultiplexión y reconstrucción demultiplexa el bloque en i
cuartetos, i convertidores P/S 68 convierten cada cuarteto en datos
en serie. Un conjunto de multiplexores (MUXs)/DEMUXs 71 acopla cada
convertidor P/S 68 a una correspondiente de las i líneas 44. En el
nodo 2 52, otro conjunto de MUXs/DEMUXs 75 conecta las líneas 44 a
un conjunto de convertidores S/P 72. Los convertidores S/P 72
convierten los datos en serie recibidos de cada cuarteto en los
cuartetos transmitidos originalmente. Los cuartetos recibidos son
reconstruidos mediante un dispositivo 76 de demultiplexión y
reconstrucción de bloques de datos como los bloques de datos
originales y proporcionados como los bloques de datos recibidos.
En cuanto a los bloques transferidos desde el
nodo 2 52 al nodo 1 50, un bloque de datos es recibido por el
demultiplexor de bloques de datos y el dispositivo 76 de
reconstrucción. Ese bloque es demultiplexado en cuartetos y los
cuartetos son enviados a un conjunto de convertidores P/S 74. Los
convertidores P/S 74 convierten cada cuarteto en un formato serie
para la transferencia a través de las i líneas 44. Un conjunto de
MUXs/DEMUXs 75 de Nodo 2 acopla los convertidores 74 a las i líneas
44 y un conjunto de MUXs/DEMUXs 71 de Nodo 1 acopla las líneas 44 a
i convertidores S/P 70. Los convertidores S/P 70 convierten los
datos transmitidos en sus cuartetos originales. El dispositivo 66
de de demultiplexión y reconstrucción de bloques de datos
reconstruye los bloques de datos de los cuartetos recibidos para
producir el bloque de datos recibido. Puesto que envía datos
solamente en una dirección en un momento dado, esta realización
funciona en un modo mitad dúplex.
La Figura 7 es un diagrama simplificado de una
realización de circuitos de conmutación bidireccional. La salida en
serie del convertidor 68 de P/S de nodo 1 es introducida en un
separador 78 de tres estados. El separador 78 tiene otra entrada
acoplada a una tensión que representa un estado alto. La salida del
separador 78 son los datos en serie que se envían por medio de la
línea 85 a un separador 84 triestable de Nodo 2. Un resistor 86
está acoplado entre la línea 85 y tierra. El separador 84 de Nodo 2
pasa los datos en serie a un convertidor 72 S/P de Nodo 2. De modo
similar, el convertidor 74 P/S de Nodo 2 está introducido dentro de
un separador 82 triestable. Teniendo también ese separador 82 otra
entrada acoplada a una alta tensión. La salida serie de ese
separador 82 es enviada por medio de la línea 85 a un separador 80
triestable de Nodo 1. El separador 80 del Nodo 1 pasa los datos en
serie a un convertidor 70 de S/P del Nodo 1.
En otra puesta en práctica, algunas de las i
líneas 44 pueden transferir datos en una dirección y las otras i
líneas 44 transfieren datos en la otra dirección. En el Nodo 1 50 se
recibe un bloque de datos para que sea transmitido al Nodo 2 52.
Basándose en el régimen de producción de datos requerido por el
bloque y en la demanda de tráfico en la dirección j opuesta, j, que
es un valor de 1 a i, de las conexiones que son usadas para
transferir el bloque. El bloque es dividido en j cuartetos y
convertido en j conjuntos de datos en serie usando j de los i
convertidores 68 de P/S. Un número correspondiente de j
convertidores 72 S/P de Nodo 2 y el dispositivo 76 de separación y
reconstrucción del bloque de datos de Nodo 2 recupera el bloque de
datos. En la dirección opuesta se usan hasta i-j o
k líneas para transferir datos de bloque.
En una ejecución preferida del bus bidireccional
para ser usado en un bus de control de ganancia, un valor de
control de ganancia se envía en una dirección y una señal de
reconocimiento se envía en la otra. Alternativamente, un valor de
control de ganancia se envía en una dirección y un estado del
dispositivo de control de la ganancia en la otra dirección.
Una ejecución de la interfaz paralela/serie
híbrida está en un sistema síncrono y se describe en combinación
con la Figura 8. Un reloj síncrono se usa para sincronizar la
regulación de diversos componentes. Para indicar el inicio de la
transferencia de bloques de datos, se envía una señal de inicio.
Como se muestra en la Figura 8, cada línea está en su nivel cero
normal. Un bit de inicio se envía indicando el principio de la
transferencia de bloques. En este ejemplo, todas las líneas envían
un bit de inicio, aunque solamente es necesario enviar un bit de
inicio sobre una línea. Si un bit de inicio, tal como un valor uno,
se envía por cualquier línea, el nodo de recepción se da cuenta de
que la transferencia de datos de bloques ha empezado. Cada cuarteto
serie es enviado a través de su correspondiente línea. Después de
la transferencia de los cuartetos, las líneas vuelven a su estado
normal, tal como todas bajas.
En otra ejecución, los bits de inicio se usan
también como un indicador de las funciones que han ser realizadas.
Una ilustración de ese tipo de ejecución se muestra en la Figura 9.
Como se muestra en la Figura 10, si cualquiera de los primeros bits
de conexión es un uno, el nodo de recepción se da cuenta de que un
bloque de datos va a ser transferido. Como se muestra en la tabla
de la Figura 11 para una ejecución del controlador GC, se usan tres
combinaciones de bits de entrada, "01", "10" y "11",
indicando "00" que un bit de inicio no fue enviado. Cada
combinación representa una función. En esta ilustración, "01"
indica que una función de disminución relativa debe ser realizada,
tal como la disminución del valor del bloque de datos en 1. Un valor
"10" indica que una función de incremento relativo debe ser
realizada, tal como el aumento del valor del bloque de datos en 1.
Un valor "11" indica una función de valor absoluto, en la que
el bloque mantiene el mismo valor. Para incrementar el número de
funciones disponibles se usan bits adicionales. Por ejemplo, 2 bits
de inicio por línea son correlacionados con hasta siete (7)
funciones o n bits de inicio para i líneas son correlacionados con
hasta i^{n+1} - 1 funciones. El dispositivo 86 de tratamiento
realiza la función sobre el bloque de datos recibido como se indica
mediante los bits de inicio.
En otra ejecución como se muestra en la Figura
12, los bits de inicio indican un dispositivo de destino. Como se
ilustra en la Figura 13 para una ejecución de (dos dispositivos de
destino)/(dos líneas), la combinación de bits de inicio se refiere
a un dispositivo 88 a 92 para el bloque de datos transferido. Un
"01" representa el dispositivo 1; un "10" representa el
dispositivo 2; y un "11" representa el dispositivo 3. Después
de la recepción de los bits de inicio del dispositivo 48 de
reconstrucción del bloque de datos, el bloque reconstruido es
enviado al dispositivo correspondiente 88 a 92. Para incrementar el
número de dispositivos de destino, pueden ser usados bits de inicio
adicionales. Para n bits de inicio sobre cada una de las i líneas,
se seleccionan hasta i^{n+1} - 1 dispositivos.
Como se ilustra en la tabla de la Figura 14, los
bits de inicio pueden ser usados para representar tanto la función
como el dispositivo de destino. La Figura 14 muestra un sistema de
tres conexiones que tiene dos dispositivos, tales como un GC de RX
y TX. Usando los bits de inicio para cada línea, se muestran tres
funciones para dos dispositivos. En este ejemplo, el bit de inicio
para la línea 3 representa el dispositivo de blanco, un "0"
que representa el dispositivo 1 de blanco y un "1" que
representa el dispositivo 2 de blanco. Los bits para las conexiones
2 y 3 representan la función realizada. Un "11" representa una
función de valor absoluto; un "10" representa una función de
incremento relativo; y un "01" representa una disminución
relativa. Los tres bits de inicio tales como "000" es el
estado normal en que no se transfieren datos y "001" no se usa.
Pueden ser usados bits adicionales para añadir más funciones o
dispositivos. Para n bits de inicio sobre cada una de las líneas i,
son posibles hasta i^{n+1} - 1 combinaciones de
función/dispositivo.
La Figura 15 es un diagrama de bloques para un
sistema que ejecuta los bits de inicio que indican tanto la función
como el dispositivo de destino. Los cuartetos recuperados son
recibidos por el dispositivo 48 de reconstrucción de bloques de
datos. Basado en los bits de inicio recibidos, el dispositivo 86 de
proceso realiza la función indicada y el bloque procesado es
enviado al dispositivo 88 a 92 de destino indicado.
Como se muestra en el diagrama de flujo de la
Figura 16, los bits de inicio que indican la función/destino son
añadidos a cada cuarteto, (94). Los cuartetos se envían a través de
i líneas, (96). Usando los bits de inicio, se realiza la función
correcta sobre el bloque de datos, el bloque de datos se envía al
destino apropiado, o ambas tareas (98).
Para incrementar el rendimiento en un sistema
síncrono, tanto el borde positivo (par) como el negativo (impar)
del reloj se usan para transferir datos de bloque. Una ejecución se
muestra en la Figura 17. El bloque de datos es recibido por un
dispositivo 100 de multiplexado de bloques de datos y demultiplexado
en dos (par e impar) conjuntos de i cuartetos. Cada conjunto de i
cuartetos se envía a un respectivo conjunto de i P/S dispositivos
102, 104. Como se muestra en la Figura 17, un conjunto 102 de
dispositivos P/S, que tiene i P/S dispositivos, tienen su señal de
reloj invertida en un inversor 118. Como un resultado, la señal de
reloj invertida es retardada medio ciclo de reloj con respecto al
reloj del sistema. Un conjunto de iMUXs 106 (iMUX = i
MULTIPLEXORES) selecciona al doble del régimen horario entre el
conjunto 104 de dispositivos P/S pares y el conjunto 102 de
dispositivos P/S impares. Los datos resultantes se transfieren sobre
cada conexión a un régimen horario doble. En el otro extremo de
cada conexión hay un correspondiente DEMUX 108. Los DEMUXs 108
(DEMUXs = DEMULTIPLEXORES) acoplan secuencialmente cada línea 44 a
un separador par 112 y uno impar 110, al doble del régimen horario.
Cada separador 112, 110 recibe un correspondiente bit impar y par y
mantiene ese valor durante el ciclo completo de reloj. Un conjunto
par 116 e impar 114 de dispositivos de S/P recuperan los cuartetos
pares e impares. Un dispositivo 122 de reconstrucción de bloques de
datos reconstruye los bloques de datos a partir de los cuartetos
transferidos.
La Figura 18 ilustra la transferencia de datos
sobre una línea de un sistema que usa los bordes de reloj positivo
y negativo. En ella se muestran los datos pares y datos impares que
han de ser transferidos sobre la línea 1. El rayado indica los
datos de borde de reloj negativos en la señal combinada y no se
rayan los pares. Como se muestra, el régimen de transferencia se
multiplica por dos.
La Figura 19 es una realización preferida de la
interfaz paralela/serie híbrida usada entre un controlador GC 38 y
un GC 124. Un bloque de datos, tal como teniendo 16 bits de datos de
control de GC (RX de 8 bits y TX de 8 bits), es enviado desde el
controlador 38 de GC a un dispositivo 40 de demultiplexión de
bloques de datos. El bloque de datos es demultiplexado en dos
cuartetos, tales como dos cuartetos de ocho bits. Un bit de inicio
se añade a cada cuarteto, de modo que se acumulan 9 bits por
cuarteto. Los dos cuartetos son transferidos sobre dos líneas
usando dos convertidores 42 de P/S. Los convertidores 46 de S/P tras
detectar los bits de inicio, convierten los cuartetos recibidos en
formato paralelo. El dispositivo de reconstrucción de bloques de
datos reconstruyen los 16 bits originales para controlar la ganancia
del GC 124. Si una función es indicada por los bits de inicio, tal
como en la Figura 11, el AGC 124 (AGC = Control de Ganancia
Automático) realiza esa función sobre el bloque recibido antes de
ajustar la ganancia.
La Figura 20 es otra ejecución preferida para un
convertidor paralelo/serie híbrido, que usa (3) líneas, entre un
controlador GC 38 y un RX GC 30 y un TX GC 32. El controlador 38 de
GC envía un bloque de datos al GC 30, 32 con valores de la ganancia
de RX y TX correctos y bits de inicio, tales como los mostrados en
la Figura 14. Si se usan los bits de inicio para la Figura 14, el
Dispositivo 1 es el RX GC 30 y el Dispositivo 2 es el TX GC 32. El
dispositivo 40 de demultiplexión de bloques de datos demultiplexa el
bloque de datos en tres cuartetos para transferencia sobre las tres
líneas. Usando los tres convertidores 42 de P/S y tres convertidores
46 de S/P, los cuartetos son transferidos en serie sobre las líneas
y convertidos en los cuarteos originales. El dispositivo 48 de
reconstrucción de bloques de datos reconstruye el bloque de datos
original y realiza la función indicada por los bits de inicio, tal
como un incremento relativo, una disminución relativa o valor
absoluto. Los datos resultantes son enviados a los GC de RX y TX,
30, 32, como se indica mediante los bits de inicio.
Claims (3)
1. Una estación de base que tiene un sistema de
interfaz de bus serie/paralelo híbrido para transferir datos desde
un controlador (38) de control de ganancia a los controladores (30,
32) de ganancia de recepción y transmisión, estando
caracterizado el sistema de la interfaz por comprender:
un dispositivo (40) de demultiplexión de bloques
de datos para demultiplexar un bloque de datos del controlador
(38) del control de ganancia en m conjuntos de n bits y para añadir
un bit de inicio a cada uno de los m conjuntos, en el que un bit de
inicio de uno cualquiera de los m conjuntos se proporciona con un
estado dato par indicar el inicio de la transferencia de bloques de
datos, teniendo los m bits de inicio estados que colectivamente
representan una de una función particular que se ha de realizar o un
dispositivo de destino, en el que la función es una de: un aumento
relativo, una disminución relativa, y una función de valor absoluto;
y en el que el destino es uno de: el controlador (30) de ganancia
de recepción; o el controlador (32) de ganancia de transmisión,
para cada uno de los m conjuntos, en los que m
> 1, una línea (44) que separa para transferir ese conjunto de
los m conjuntos del controlador (38) de control de ganancia; y
un dispositivo (48) de reconstrucción de bloques
de datos para, cuando se detecta un bit de inicio con un estado
dado sobre una cualquiera de las líneas, recibir los m conjuntos
sobre las respectivas líneas, para combinar los m conjuntos en los
bloques de datos y para utilizar los m conjuntos de datos de acuerdo
con los m bits de inicio realizando la función indicada por la
combinación de los m bits de inicio, o dirigiendo el bloque de
datos al dispositivo de destino indicado por la combinación de los m
bits de inicio.
2. La estación de base de la reivindicación 1,
en la que el dispositivo de demultiplexión, cuando la interfaz no
está transmitiendo datos, mantiene todas las líneas de separación en
un estado cero.
3. La interfaz de la estación de base de la
reivindicación 1, en la que los m bits de inicio representan
colectivamente ambas, la función particular que se ha de realizar y
el dispositivo de destino.
Applications Claiming Priority (4)
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|---|---|---|---|
| US09/990,060 US7069464B2 (en) | 2001-11-21 | 2001-11-21 | Hybrid parallel/serial bus interface |
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| US81466 | 2002-02-22 | ||
| US10/081,466 US6829718B2 (en) | 2001-11-21 | 2002-02-22 | Base station having a hybrid parallel/serial bus interface |
Publications (1)
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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