JP4142584B2 - ハイブリッド・パラレル/シリアル・バス・インタフェースを有する基地局 - Google Patents
ハイブリッド・パラレル/シリアル・バス・インタフェースを有する基地局 Download PDFInfo
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- 同期化システムで使用する基地局のハイブリッド・パラレル/シリアル・バス・インタフェースであって、前記同期化システムは、関連付けられたクロックを有し、
データ・ブロックを受け取るように構成された入力を有し、前記データ・ブロックを、各々が複数のビットを有する複数のニブルに分離するデータ・ブロック分離装置と、
偶数組および奇数組のパラレル・シリアル(P/S)変換器であって、各組のP/S変換器は、前記クロックのクロック・レートに同期化された前記ニブルを受信し、前記ニブルをシリアル・データに変換するP/S変換器と、
前記偶数組のP/S変換器のシリアル・データをi本のラインで第1の方向に、前記クロックの立ち上がりエッジで転送し、および前記奇数組のP/S変換器のシリアル・データを前記i本のラインで第1の方向に、前記クロックの立ち下がりエッジで転送するための第1組のi個の多重装置と、
前記偶数および奇数のシリアル・データを前記i本のラインから受信し、前記偶数の受信されたシリアル・データを偶数バッファに送り、および前記奇数のシリアル・データを奇数バッファに送る第1組のi個の分離装置と、
偶数組および奇数組のシリアル・パラレル(S/P)変換器であって、前記偶数組のS/P変換器は、前記偶数の受信されたシリアル・データを偶数のパラレル・データに変換し、前記クロックに同期化された前記偶数のパラレル・データを出力し、前記奇数組のS/P変換器は、前記奇数の受信されたシリアル・データを奇数のパラレル・データに変換し、前記クロックに同期化された前記奇数のパラレル・データを出力するS/P変換器と、
前記偶数および奇数のパラレル・データを前記データ・ブロックとして組み合わせるデータ・ブロック再構成装置と、
前記i本のラインで前記第1の方向とは逆の第2の方向にシリアルに第2のデータブロックを送信する装置と
を備えたことを特徴とする基地局インタフェース。 - 各々のデータ・ブロックは、nビットを有し、および1<i<N/2であることを特徴とする請求項1に記載の基地局インタフェース。
- 前記偶数および奇数バッファは、前記偶数組および奇数組のP/S変換器の出力をバッファして、前記偶数組および奇数組のS/P変換器は、前記クロックに同期化された前記偶数および奇数の受け取られたシリアル・データを受信することを特徴とする請求項1に記載の基地局インタフェース。
- 前記第2のデータ・ブロックの1つを受け取るように構成された入力を有し、前記第2のデータ・ブロック1つを、各々が複数のビットを有する複数の第2のニブルに分離する第2のデータ・ブロック分離装置と、
偶数組および奇数組のパラレル・シリアル(P/S)変換器であって、各組の第2のP/S変換器は、前記クロックのクロック・レートに同期化された前記第2のニブルを受信し、前記第2のニブルをシリアル・データに変換するP/S変換器と、
前記偶数組の第2のP/S変換器のシリアル・データを前記i本のラインで前記第2の方向に、前記クロックの立ち上がりエッジで転送し、および前記奇数組の第2のP/S変換器のシリアル・データを前記i本のラインで前記第2の方向に、前記クロックの立ち下がりエッジで転送するための第2組のi個の多重装置と、
前記偶数および奇数のシリアル・データを前記i本のラインから受信し、前記偶数の受信されたシリアル・データを偶数バッファに送り、および前記奇数のシリアル・データを奇数バッファに送る第2組のi個の分離装置と、
偶数組および奇数組の第2のシリアル・パラレル(S/P)変換器であって、前記偶数組の第2のS/P変換器は、前記偶数の受信されたシリアル・データを偶数のパラレル・データに変換し、前記クロックに同期化された前記偶数のパラレル・データを出力し、前記奇数組の第2のS/P変換器は、前記奇数の受信されたシリアル・データを奇数のパラ レル・データに変換し、前記クロックに同期化された前記奇数のパラレル・データを出力するS/P変換器と、
前記偶数および奇数の第2のパラレル・データを前記第2のデータ・ブロックとして組み合わせる第2のデータ・ブロック再構成装置と
を備えたことを特徴とする請求項1に記載の基地局インタフェース。
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