JP2001136156A - データ伝送速度変換回路 - Google Patents
データ伝送速度変換回路Info
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Abstract
(57)【要約】
【課題】 スリップエラーが生じることなく、伝送速度
変換されたデータを正常に出力することが可能なデータ
伝送速度変換回路を提供する。 【解決手段】 同期信号生成部７は、６４ＫＨｚの入力
データを２．０４８ＭＨｚに変換する場合、２．０４８
ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＲＳＹＮＣ）と６
４ＫＨｚＩ／Ｆのデータ転送クロック（６４ＫＨｚ）を
基に、Ｐ／Ｓ変換部３でＰ／Ｓ変換するのにスリップエ
ラーの発生しないタイミングの出力データ同期信号（Ｔ
ＳＹＮＣ）を生成する。また、同期信号生成部７は、
２．０４８ＭＨｚの入力データを６４ＫＨｚに変換する
場合、２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷ
ＴＳＹＮＣ）と６４ＫＨｚＩ／Ｆのデータ転送クロック
を基に、Ｐ／Ｓ変換部６でＰ／Ｓ変換するのにスリップ
エラーの発生しないタイミングの入力データ同期信号
（ＲＳＹＮＣ）を生成するようにしたものである。
変換されたデータを正常に出力することが可能なデータ
伝送速度変換回路を提供する。 【解決手段】 同期信号生成部７は、６４ＫＨｚの入力
データを２．０４８ＭＨｚに変換する場合、２．０４８
ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＲＳＹＮＣ）と６
４ＫＨｚＩ／Ｆのデータ転送クロック（６４ＫＨｚ）を
基に、Ｐ／Ｓ変換部３でＰ／Ｓ変換するのにスリップエ
ラーの発生しないタイミングの出力データ同期信号（Ｔ
ＳＹＮＣ）を生成する。また、同期信号生成部７は、
２．０４８ＭＨｚの入力データを６４ＫＨｚに変換する
場合、２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷ
ＴＳＹＮＣ）と６４ＫＨｚＩ／Ｆのデータ転送クロック
を基に、Ｐ／Ｓ変換部６でＰ／Ｓ変換するのにスリップ
エラーの発生しないタイミングの入力データ同期信号
（ＲＳＹＮＣ）を生成するようにしたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＰＨＳ
（Personal Handyphone System）の無線基地局、デジタ
ルＰＢＸ、あるいはデジタルボタン電話で用いられるデ
ータ伝送速度変換回路に関する。
（Personal Handyphone System）の無線基地局、デジタ
ルＰＢＸ、あるいはデジタルボタン電話で用いられるデ
ータ伝送速度変換回路に関する。
【０００２】
【従来の技術】従来のデータ伝送速度変換回路は、ＰＨ
Ｓの無線基地局、デジタルＰＢＸ、あるいはデジタルボ
タン電話で用いられており、６４ＫＨｚと２．０４８Ｍ
Ｈｚのデータの速度を相互に変換する。
Ｓの無線基地局、デジタルＰＢＸ、あるいはデジタルボ
タン電話で用いられており、６４ＫＨｚと２．０４８Ｍ
Ｈｚのデータの速度を相互に変換する。
【０００３】そして、データ伝送速度変換回路は、入力
用データ同期信号のタイミングにしたがって入力データ
を取り込んでデータの伝送速度を変換した後、出力用デ
ータ同期信号のタイミングにしたがって速度変換後のデ
ータを出力するようにしている。
用データ同期信号のタイミングにしたがって入力データ
を取り込んでデータの伝送速度を変換した後、出力用デ
ータ同期信号のタイミングにしたがって速度変換後のデ
ータを出力するようにしている。
【０００４】しかしながら、従来のデータ伝送速度変換
回路では、上述した入力用データ同期信号と出力用デー
タ同期信号の位相差によっては、入力データの取り込み
タイミングと速度変換したデータの出力タイミングが重
なってしまい、データのスリップエラーが発生して、出
力されるデータに欠落や重複が生じてしまうという問題
があった。
回路では、上述した入力用データ同期信号と出力用デー
タ同期信号の位相差によっては、入力データの取り込み
タイミングと速度変換したデータの出力タイミングが重
なってしまい、データのスリップエラーが発生して、出
力されるデータに欠落や重複が生じてしまうという問題
があった。
【０００５】
【発明が解決しようとする課題】従来のデータ伝送速度
変換回路では、上述した入力用データ同期信号と出力用
データ同期信号の位相差によっては、入力データの取り
込みタイミングと速度変換したデータの出力タイミング
が重なってしまい、データのスリップエラーが発生し
て、出力されるデータに欠落や重複が生じてしまうとい
う問題があった。
変換回路では、上述した入力用データ同期信号と出力用
データ同期信号の位相差によっては、入力データの取り
込みタイミングと速度変換したデータの出力タイミング
が重なってしまい、データのスリップエラーが発生し
て、出力されるデータに欠落や重複が生じてしまうとい
う問題があった。
【０００６】この発明は上記の問題を解決すべくなされ
たもので、入力用データ同期信号と出力用データ同期信
号の位相関係によらず、スリップエラーを防止して、伝
送速度変換されたデータを正常に出力することが可能な
データ伝送速度変換回路を提供することを目的とする。
たもので、入力用データ同期信号と出力用データ同期信
号の位相関係によらず、スリップエラーを防止して、伝
送速度変換されたデータを正常に出力することが可能な
データ伝送速度変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、第１の通信速度を有する入力データ
を第２の通信速度のデータに変換するデータ伝送速度変
換回路において、入力データをシリアル信号からパラレ
ル信号に変換するシリアル／パラレル変換手段と、この
シリアル／パラレル変換手段にてパラレル信号に変換さ
れた入力データを、第１の同期信号でラッチして、一時
的に蓄積するデータバッファ手段と、このデータバッフ
ァ手段に蓄積されたデータを、第２の同期信号で読み出
し、パラレル信号から第２の通信速度を有するシリアル
信号のデータに変換するパラレル／シリアル変換手段
と、第２の同期信号に基づいて、パラレル／シリアル変
換手段がパラレル／シリアル変換するタイミングと重な
らないタイミングを有する第１の同期信号を生成する同
期信号生成手段とを具備して構成するようにした。
めに、この発明は、第１の通信速度を有する入力データ
を第２の通信速度のデータに変換するデータ伝送速度変
換回路において、入力データをシリアル信号からパラレ
ル信号に変換するシリアル／パラレル変換手段と、この
シリアル／パラレル変換手段にてパラレル信号に変換さ
れた入力データを、第１の同期信号でラッチして、一時
的に蓄積するデータバッファ手段と、このデータバッフ
ァ手段に蓄積されたデータを、第２の同期信号で読み出
し、パラレル信号から第２の通信速度を有するシリアル
信号のデータに変換するパラレル／シリアル変換手段
と、第２の同期信号に基づいて、パラレル／シリアル変
換手段がパラレル／シリアル変換するタイミングと重な
らないタイミングを有する第１の同期信号を生成する同
期信号生成手段とを具備して構成するようにした。
【０００８】また、上記の目的を達成するために、この
発明は、第１の通信速度を有する入力データを第２の通
信速度のデータに変換するデータ伝送速度変換回路にお
いて、入力データをシリアル信号からパラレル信号に変
換するシリアル／パラレル変換手段と、このシリアル／
パラレル変換手段にてパラレル信号に変換された入力デ
ータを、第１の同期信号でラッチして、一時的に蓄積す
るデータバッファ手段と、このデータバッファ手段に蓄
積されたデータを、第２の同期信号で読み出し、パラレ
ル信号から第２の通信速度を有するシリアル信号のデー
タに変換するパラレル／シリアル変換手段と、第１の同
期信号に基づいて、パラレル／シリアル変換手段がパラ
レル／シリアル変換するタイミングと重ならないタイミ
ングを有する第２の同期信号を生成する同期信号生成手
段とを具備して構成するようにした。
発明は、第１の通信速度を有する入力データを第２の通
信速度のデータに変換するデータ伝送速度変換回路にお
いて、入力データをシリアル信号からパラレル信号に変
換するシリアル／パラレル変換手段と、このシリアル／
パラレル変換手段にてパラレル信号に変換された入力デ
ータを、第１の同期信号でラッチして、一時的に蓄積す
るデータバッファ手段と、このデータバッファ手段に蓄
積されたデータを、第２の同期信号で読み出し、パラレ
ル信号から第２の通信速度を有するシリアル信号のデー
タに変換するパラレル／シリアル変換手段と、第１の同
期信号に基づいて、パラレル／シリアル変換手段がパラ
レル／シリアル変換するタイミングと重ならないタイミ
ングを有する第２の同期信号を生成する同期信号生成手
段とを具備して構成するようにした。
【０００９】上記構成のデータ伝送速度変換回路では、
パラレル信号に変換された入力データをデータバッファ
手段でラッチして一時的に蓄積するタイミングを示す第
１の同期信号と、データバッファ手段に蓄積されたデー
タを読み出してパラレル信号から第２の通信速度を有す
るシリアル信号のデータに変換するタイミングを示す第
２の同期信号が、同じタイミングとならないように、い
ずれか一方の同期信号を生成するようにしている。
パラレル信号に変換された入力データをデータバッファ
手段でラッチして一時的に蓄積するタイミングを示す第
１の同期信号と、データバッファ手段に蓄積されたデー
タを読み出してパラレル信号から第２の通信速度を有す
るシリアル信号のデータに変換するタイミングを示す第
２の同期信号が、同じタイミングとならないように、い
ずれか一方の同期信号を生成するようにしている。
【００１０】したがって、上記構成のデータ伝送速度変
換回路によれば、パラレル信号に変換された入力データ
がデータバッファ手段でラッチされるタイミングと、デ
ータバッファ手段に蓄積されたデータが読み出されてパ
ラレル信号から第２の通信速度を有するシリアル信号の
データに変換されるタイミングが重ならないので、スリ
ップエラーが生じることなく伝送速度変換されたデータ
を正常に得ることができる。
換回路によれば、パラレル信号に変換された入力データ
がデータバッファ手段でラッチされるタイミングと、デ
ータバッファ手段に蓄積されたデータが読み出されてパ
ラレル信号から第２の通信速度を有するシリアル信号の
データに変換されるタイミングが重ならないので、スリ
ップエラーが生じることなく伝送速度変換されたデータ
を正常に得ることができる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の一実施形態について説明する。図１は、この発明の一
実施形態に係わるデータ伝送速度変換回路の構成を示す
ものである。
の一実施形態について説明する。図１は、この発明の一
実施形態に係わるデータ伝送速度変換回路の構成を示す
ものである。
【００１２】データ伝送速度変換回路は、Ｓ／Ｐ変換部
１、データバッファ部２、Ｐ／Ｓ変換部３、Ｓ／Ｐ変換
部４、データバッファ部５、Ｐ／Ｓ変換部６、同期信号
生成部７、位相差検出部８、データシフト部９、データ
選択部１０を備えている。
１、データバッファ部２、Ｐ／Ｓ変換部３、Ｓ／Ｐ変換
部４、データバッファ部５、Ｐ／Ｓ変換部６、同期信号
生成部７、位相差検出部８、データシフト部９、データ
選択部１０を備えている。
【００１３】Ｓ／Ｐ変換部１は、６４ＫＨｚＩ／Ｆ（図
示しない）より入力される入力データ（ＲＦＤＩ）が後
述するデータ選択部１０を通じて選択的に入力され、こ
の入力データを６４ＫＨｚＩ／Ｆのデータ転送クロック
（６４ＫＨｚ）を用いてＳ／Ｐ（シリアル／パラレル）
変換する。
示しない）より入力される入力データ（ＲＦＤＩ）が後
述するデータ選択部１０を通じて選択的に入力され、こ
の入力データを６４ＫＨｚＩ／Ｆのデータ転送クロック
（６４ＫＨｚ）を用いてＳ／Ｐ（シリアル／パラレル）
変換する。
【００１４】データバッファ部２は、Ｓ／Ｐ変換部１で
Ｓ／Ｐ変換されたデータを、後述する同期信号生成部７
で生成された６４ＫＨｚの同期信号（ＴＳＹＮＣ）を用
いて、内部でラッチする。
Ｓ／Ｐ変換されたデータを、後述する同期信号生成部７
で生成された６４ＫＨｚの同期信号（ＴＳＹＮＣ）を用
いて、内部でラッチする。
【００１５】Ｐ／Ｓ変換部３は、データバッファ部２に
てラッチしたデータを、２．０４８ＭＨｚのフレーム信
号（ＨＷＲＳＹＮＣ）でロードして、２．０４８ＭＨｚ
Ｉ／Ｆ（図示しない）のデータ転送クロックを用いてＰ
／Ｓ（パラレル／シリアル）変換し、これにより得た
２．０４８ＭＨｚの出力データ（ＰＣＭＤＯ）を２．０
４８ＭＨｚＩ／Ｆ（図示しない）に出力する。
てラッチしたデータを、２．０４８ＭＨｚのフレーム信
号（ＨＷＲＳＹＮＣ）でロードして、２．０４８ＭＨｚ
Ｉ／Ｆ（図示しない）のデータ転送クロックを用いてＰ
／Ｓ（パラレル／シリアル）変換し、これにより得た
２．０４８ＭＨｚの出力データ（ＰＣＭＤＯ）を２．０
４８ＭＨｚＩ／Ｆ（図示しない）に出力する。
【００１６】Ｓ／Ｐ変換部４は、２．０４８ＭＨｚＩ／
Ｆより入力される２．０４８ＭＨｚの入力データ（ＰＣ
ＭＤＩ）を、２．０４８ＭＨｚＩ／Ｆのデータ転送クロ
ックでＳ／Ｐ変換する。
Ｆより入力される２．０４８ＭＨｚの入力データ（ＰＣ
ＭＤＩ）を、２．０４８ＭＨｚＩ／Ｆのデータ転送クロ
ックでＳ／Ｐ変換する。
【００１７】データバッファ部５は、Ｓ／Ｐ変換部４で
Ｓ／Ｐ変換されたデータを、２．０４８ＭＨｚのフレー
ム信号（ＨＷＴＳＹＮＣ）を用いて、内部ラッチする。
Ｐ／Ｓ変換部６は、データバッファ部５にてラッチした
データを、同期信号生成部７で生成された６４ＫＨｚの
同期信号（ＲＳＹＮＣ）でロードして、６４ＫＨｚＩ／
Ｆのデータ転送クロック（６４ＫＨｚ）を用いてＰ／Ｓ
変換する。
Ｓ／Ｐ変換されたデータを、２．０４８ＭＨｚのフレー
ム信号（ＨＷＴＳＹＮＣ）を用いて、内部ラッチする。
Ｐ／Ｓ変換部６は、データバッファ部５にてラッチした
データを、同期信号生成部７で生成された６４ＫＨｚの
同期信号（ＲＳＹＮＣ）でロードして、６４ＫＨｚＩ／
Ｆのデータ転送クロック（６４ＫＨｚ）を用いてＰ／Ｓ
変換する。
【００１８】同期信号生成部７は、６４ＫＨｚの入力デ
ータを２．０４８ＭＨｚに変換する場合においては、
２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＲＳＹ
ＮＣ）と６４ＫＨｚＩ／Ｆのデータ転送クロック（６４
ＫＨｚ）を基に、Ｐ／Ｓ変換部３でＰ／Ｓ変換するのに
スリップエラーの発生しないタイミングの出力データ同
期信号（ＴＳＹＮＣ）を生成する。
ータを２．０４８ＭＨｚに変換する場合においては、
２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＲＳＹ
ＮＣ）と６４ＫＨｚＩ／Ｆのデータ転送クロック（６４
ＫＨｚ）を基に、Ｐ／Ｓ変換部３でＰ／Ｓ変換するのに
スリップエラーの発生しないタイミングの出力データ同
期信号（ＴＳＹＮＣ）を生成する。
【００１９】また、同期信号生成部７は、２．０４８Ｍ
Ｈｚの入力データを６４ＫＨｚに変換する場合において
は、２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＴ
ＳＹＮＣ）と６４ＫＨｚＩ／Ｆのデータ転送クロック
（６４ＫＨｚ）を基に、Ｐ／Ｓ変換部６でＰ／Ｓ変換す
るのにスリップエラーの発生しないタイミングの入力デ
ータ同期信号（ＲＳＹＮＣ）を生成する。
Ｈｚの入力データを６４ＫＨｚに変換する場合において
は、２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＴ
ＳＹＮＣ）と６４ＫＨｚＩ／Ｆのデータ転送クロック
（６４ＫＨｚ）を基に、Ｐ／Ｓ変換部６でＰ／Ｓ変換す
るのにスリップエラーの発生しないタイミングの入力デ
ータ同期信号（ＲＳＹＮＣ）を生成する。
【００２０】位相差検出部８は、６４ＫＨｚの入力デー
タを２．０４８ＭＨｚに変換する場合においては、６４
ＫＨｚＩ／Ｆより入力されるデータ（ＲＦＤＩ）のフレ
ーム信号（ＲＦＴＳＹＮＣ）と、同期信号生成部７で生
成された６４ＫＨｚＩ／Ｆ側の出力データ同期信号（Ｔ
ＳＹＮＣ）を、それぞれ６４ＫＨｚＩ／Ｆ側のデータ転
送クロック（６４ＫＨｚ）でサンプリングして、両者間
の位相差を検出する。
タを２．０４８ＭＨｚに変換する場合においては、６４
ＫＨｚＩ／Ｆより入力されるデータ（ＲＦＤＩ）のフレ
ーム信号（ＲＦＴＳＹＮＣ）と、同期信号生成部７で生
成された６４ＫＨｚＩ／Ｆ側の出力データ同期信号（Ｔ
ＳＹＮＣ）を、それぞれ６４ＫＨｚＩ／Ｆ側のデータ転
送クロック（６４ＫＨｚ）でサンプリングして、両者間
の位相差を検出する。
【００２１】また、位相差検出部８は、２．０４８ＭＨ
ｚの入力データを６４ＫＨｚに変換する場合において
は、６４ＫＨｚＩ／Ｆより出力されるデータ（ＲＦＤ
Ｏ）のフレーム信号（ＲＦＲＳＹＮＣ）と、同期信号生
成部７で生成された６４ＫＨｚＩ／Ｆ側の入力データ同
期信号（ＲＳＹＮＣ）を、それぞれ６４ＫＨｚＩ／Ｆ側
のデータ転送クロック（６４ＫＨｚ）でサンプリングし
て、両者間の位相差を検出する。
ｚの入力データを６４ＫＨｚに変換する場合において
は、６４ＫＨｚＩ／Ｆより出力されるデータ（ＲＦＤ
Ｏ）のフレーム信号（ＲＦＲＳＹＮＣ）と、同期信号生
成部７で生成された６４ＫＨｚＩ／Ｆ側の入力データ同
期信号（ＲＳＹＮＣ）を、それぞれ６４ＫＨｚＩ／Ｆ側
のデータ転送クロック（６４ＫＨｚ）でサンプリングし
て、両者間の位相差を検出する。
【００２２】データシフト部９は、６４ＫＨｚの入力デ
ータを２．０４８ＭＨｚに変換する場合においては、上
記入力データ（ＲＦＤＩ）を、６４ＫＨｚＩ／Ｆ側のデ
ータ転送クロック（６４ＫＨｚ）で、８パターンにシフ
トしてデータ（ＳＲＦＤＩ）を得る。
ータを２．０４８ＭＨｚに変換する場合においては、上
記入力データ（ＲＦＤＩ）を、６４ＫＨｚＩ／Ｆ側のデ
ータ転送クロック（６４ＫＨｚ）で、８パターンにシフ
トしてデータ（ＳＲＦＤＩ）を得る。
【００２３】また、データシフト部９は、２．０４８Ｍ
Ｈｚの入力データを６４ＫＨｚに変換する場合において
は、Ｐ／Ｓ変換部６にてＰ／Ｓ変換されたデータを、６
４ＫＨｚＩ／Ｆ側のデータ転送クロック（６４ＫＨｚ）
で、８パターンにシフトしてデータ（ＳＲＦＤＯ）を得
る。
Ｈｚの入力データを６４ＫＨｚに変換する場合において
は、Ｐ／Ｓ変換部６にてＰ／Ｓ変換されたデータを、６
４ＫＨｚＩ／Ｆ側のデータ転送クロック（６４ＫＨｚ）
で、８パターンにシフトしてデータ（ＳＲＦＤＯ）を得
る。
【００２４】データ選択部１０は、位相差検出部８で検
出された位相差に応じて、データシフト部９にて８パタ
ーンにシフトされたデータのうち、いずれかを選択して
出力する。
出された位相差に応じて、データシフト部９にて８パタ
ーンにシフトされたデータのうち、いずれかを選択して
出力する。
【００２５】次に、上記構成のデータ伝送速度変換回路
の動作について説明する。まず、図２のタイミングチャ
ートを参照して、６４ＫＨｚの入力データ（ＲＦＤＩ）
を２．０４８ＭＨｚに変換して出力する場合の動作につ
いて説明する。
の動作について説明する。まず、図２のタイミングチャ
ートを参照して、６４ＫＨｚの入力データ（ＲＦＤＩ）
を２．０４８ＭＨｚに変換して出力する場合の動作につ
いて説明する。
【００２６】同期信号生成部７では、Ｐ／Ｓ変換部３が
データバッファ部２よりデータをロードするのに用いる
２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＲＳＹ
ＮＣ）に基づいて、Ｐ／Ｓ変換部３のＰ／Ｓ変換するタ
イミングと重ならずに、データスリップエラーが発生し
ないタイミングを有する出力データ同期信号（ＴＳＹＮ
Ｃ）を生成する。
データバッファ部２よりデータをロードするのに用いる
２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（ＨＷＲＳＹ
ＮＣ）に基づいて、Ｐ／Ｓ変換部３のＰ／Ｓ変換するタ
イミングと重ならずに、データスリップエラーが発生し
ないタイミングを有する出力データ同期信号（ＴＳＹＮ
Ｃ）を生成する。
【００２７】そして、位相差検出部８が、入力データ
（ＲＦＤＩ）のフレーム信号（ＲＦＴＳＹＮＣ）と、同
期信号生成部７で生成された出力データ同期信号（ＴＳ
ＹＮＣ）との位相差を６４ＫＨｚのデータ転送クロック
で検出する。
（ＲＦＤＩ）のフレーム信号（ＲＦＴＳＹＮＣ）と、同
期信号生成部７で生成された出力データ同期信号（ＴＳ
ＹＮＣ）との位相差を６４ＫＨｚのデータ転送クロック
で検出する。
【００２８】そして、データシフト部９が、図３に示す
ように、入力データ（ＲＦＤＩ）を６４ＫＨｚのデータ
転送クロックを用いて８パターンにシフトして、ＳＲＦ
ＤＩ信号（０）〜（７）を得る。
ように、入力データ（ＲＦＤＩ）を６４ＫＨｚのデータ
転送クロックを用いて８パターンにシフトして、ＳＲＦ
ＤＩ信号（０）〜（７）を得る。
【００２９】そして次に、データ選択部１０が、位相差
検出部８で検出した位相差に基づいて、データシフト部
９で生成された８パターンのシフトデータ（ＳＲＦＤＩ
（０）〜（７））の中から１つのデータを選択して出力
する。
検出部８で検出した位相差に基づいて、データシフト部
９で生成された８パターンのシフトデータ（ＳＲＦＤＩ
（０）〜（７））の中から１つのデータを選択して出力
する。
【００３０】なお、図３の例では、位相差検出部８で検
出される、ＲＦＴＳＹＮＣ信号とＴＳＹＮＣ信号との位
相差が１クロック分であることより、データ選択部１０
はＳＲＦＤＩ（１）を選択出力している。
出される、ＲＦＴＳＹＮＣ信号とＴＳＹＮＣ信号との位
相差が１クロック分であることより、データ選択部１０
はＳＲＦＤＩ（１）を選択出力している。
【００３１】そして、Ｓ／Ｐ変換部１が、データ選択部
１０で選択されたシフトデータを６４ＫＨｚでＳ／Ｐ変
換し、このＳ／Ｐ変換されたデータをデータバッファ部
２が、同期信号生成部７で生成された出力データ同期信
号（ＴＳＹＮＣ）でラッチする。
１０で選択されたシフトデータを６４ＫＨｚでＳ／Ｐ変
換し、このＳ／Ｐ変換されたデータをデータバッファ部
２が、同期信号生成部７で生成された出力データ同期信
号（ＴＳＹＮＣ）でラッチする。
【００３２】そして、Ｐ／Ｓ変換部３が、データバッフ
ァ部２でラッチされたデータを、フレーム信号（ＨＷＲ
ＳＹＮＣ）でロードして、このロードしたデータを２．
０４８ＭＨｚＩ／Ｆデータ転送クロックでＰ／Ｓ変換し
て、２．０４８ＭＨｚＩ／Ｆ出力データ（ＰＣＭＤＯ）
を生成する。
ァ部２でラッチされたデータを、フレーム信号（ＨＷＲ
ＳＹＮＣ）でロードして、このロードしたデータを２．
０４８ＭＨｚＩ／Ｆデータ転送クロックでＰ／Ｓ変換し
て、２．０４８ＭＨｚＩ／Ｆ出力データ（ＰＣＭＤＯ）
を生成する。
【００３３】次に、図４のタイミングチャートを参照し
て、２．０４８ＭＨｚの入力データ（ＰＣＭＤＩ）を６
４ＫＨｚに変換して出力する場合の動作について説明す
る。同期信号生成部７では、データバッファ部５でデー
タをラッチするのに用いる２．０４８ＭＨｚＩ／Ｆ側の
フレーム信号（ＨＷＴＳＹＮＣ）に基づいて、このラッ
チするタイミングと重ならずに、データスリップエラー
が発生しないタイミングを有する入力データ同期信号
（ＲＳＹＮＣ）を生成する。
て、２．０４８ＭＨｚの入力データ（ＰＣＭＤＩ）を６
４ＫＨｚに変換して出力する場合の動作について説明す
る。同期信号生成部７では、データバッファ部５でデー
タをラッチするのに用いる２．０４８ＭＨｚＩ／Ｆ側の
フレーム信号（ＨＷＴＳＹＮＣ）に基づいて、このラッ
チするタイミングと重ならずに、データスリップエラー
が発生しないタイミングを有する入力データ同期信号
（ＲＳＹＮＣ）を生成する。
【００３４】そして、位相差検出部８が、出力データ
（ＲＦＤＯ）のフレーム信号（ＲＦＲＳＹＮＣ）と、同
期信号生成部７で生成された出力データ同期信号（ＲＳ
ＹＮＣ）との位相差を６４ＫＨｚのデータ転送クロック
で検出する。
（ＲＦＤＯ）のフレーム信号（ＲＦＲＳＹＮＣ）と、同
期信号生成部７で生成された出力データ同期信号（ＲＳ
ＹＮＣ）との位相差を６４ＫＨｚのデータ転送クロック
で検出する。
【００３５】一方、Ｓ／Ｐ変換部４では、２．０４８Ｍ
Ｈｚの入力データ（ＰＣＭＤＩ）を２．０４８ＭＨｚＩ
／Ｆのデータ転送クロックでＳ／Ｐ変換し、この変換さ
れたデータをデータバッファ部５でフレーム信号（ＨＷ
ＴＳＹＮＣ）を用いてラッチする。
Ｈｚの入力データ（ＰＣＭＤＩ）を２．０４８ＭＨｚＩ
／Ｆのデータ転送クロックでＳ／Ｐ変換し、この変換さ
れたデータをデータバッファ部５でフレーム信号（ＨＷ
ＴＳＹＮＣ）を用いてラッチする。
【００３６】そして、Ｐ／Ｓ変換部６は、データバッフ
ァ部５でラッチされたデータを、出力データ同期信号
（ＲＳＹＮＣ）でロードして、このロードしたデータを
６４ＫＨｚＩ／Ｆデータ転送クロックでＰ／Ｓ変換す
る。
ァ部５でラッチされたデータを、出力データ同期信号
（ＲＳＹＮＣ）でロードして、このロードしたデータを
６４ＫＨｚＩ／Ｆデータ転送クロックでＰ／Ｓ変換す
る。
【００３７】そして、データシフト部９が、図５に示す
ように、上記Ｐ／Ｓ変換部６でＰ／Ｓ変換されたデータ
を６４ＫＨｚのデータ転送クロックを用いて８パターン
にシフトして、ＳＲＦＤＯ信号（０）〜（７）を得る。
ように、上記Ｐ／Ｓ変換部６でＰ／Ｓ変換されたデータ
を６４ＫＨｚのデータ転送クロックを用いて８パターン
にシフトして、ＳＲＦＤＯ信号（０）〜（７）を得る。
【００３８】そして次に、データ選択部１０が、位相差
検出部８で検出した位相差に基づいて、データシフト部
９で生成された８パターンのシフトデータ（ＳＲＦＤＯ
（０）〜（７））の中から１つのデータを選択して、６
４ＫＨｚＩ／Ｆ出力データ（ＲＦＤＯ）を生成する。
検出部８で検出した位相差に基づいて、データシフト部
９で生成された８パターンのシフトデータ（ＳＲＦＤＯ
（０）〜（７））の中から１つのデータを選択して、６
４ＫＨｚＩ／Ｆ出力データ（ＲＦＤＯ）を生成する。
【００３９】なお、図５の例では、位相差検出部８で検
出される、ＲＳＹＮＣ信号とＲＦＲＳＹＮＣ信号との位
相差が７クロック分であることより、データ選択部１０
はＳＲＦＤ０（７）を選択出力している。
出される、ＲＳＹＮＣ信号とＲＦＲＳＹＮＣ信号との位
相差が７クロック分であることより、データ選択部１０
はＳＲＦＤ０（７）を選択出力している。
【００４０】以上のように、上記構成のデータ伝送速度
変換回路では、６４ＫＨｚの入力データ（ＲＦＤＩ）を
２．０４８ＭＨｚの出力データ（ＰＣＭＤＯ）に変換す
る場合には、データバッファ部２にてデータをラッチす
るのに用いる出力データ同期信号（ＴＳＹＮＣ）を同期
信号生成部７が生成する際に、２．０４８ＭＨｚＩ／Ｆ
側のフレーム信号（ＨＷＲＳＹＮＣ）に基づいて、Ｐ／
Ｓ変換部３がデータバッファ部２にてラッチされたデー
タをロードしてＰ／Ｓ変換するタイミングと重ならない
タイミングを有する信号となるように生成している。
変換回路では、６４ＫＨｚの入力データ（ＲＦＤＩ）を
２．０４８ＭＨｚの出力データ（ＰＣＭＤＯ）に変換す
る場合には、データバッファ部２にてデータをラッチす
るのに用いる出力データ同期信号（ＴＳＹＮＣ）を同期
信号生成部７が生成する際に、２．０４８ＭＨｚＩ／Ｆ
側のフレーム信号（ＨＷＲＳＹＮＣ）に基づいて、Ｐ／
Ｓ変換部３がデータバッファ部２にてラッチされたデー
タをロードしてＰ／Ｓ変換するタイミングと重ならない
タイミングを有する信号となるように生成している。
【００４１】また、上記構成のデータ伝送速度変換回路
では、２．０４８ＭＨｚの入力データ（ＰＣＭＤＩ）を
６４ＫＨｚの出力データ（ＲＦＤＯ）に変換する場合に
は、データバッファ部５でラッチしたデータをＰ／Ｓ変
換部６にロードしてＰ／Ｓ変換するのに用いる入力デー
タ同期信号（ＴＳＹＮＣ）を同期信号生成部７が生成す
る際に、２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（Ｈ
ＷＴＳＹＮＣ）に基づいて、データバッファ部５がデー
タをラッチするタイミングと重ならないタイミングを有
する信号となるように生成している。
では、２．０４８ＭＨｚの入力データ（ＰＣＭＤＩ）を
６４ＫＨｚの出力データ（ＲＦＤＯ）に変換する場合に
は、データバッファ部５でラッチしたデータをＰ／Ｓ変
換部６にロードしてＰ／Ｓ変換するのに用いる入力デー
タ同期信号（ＴＳＹＮＣ）を同期信号生成部７が生成す
る際に、２．０４８ＭＨｚＩ／Ｆ側のフレーム信号（Ｈ
ＷＴＳＹＮＣ）に基づいて、データバッファ部５がデー
タをラッチするタイミングと重ならないタイミングを有
する信号となるように生成している。
【００４２】したがって、上記構成のデータ伝送速度変
換回路によれば、データバッファ部２（あるいは５）が
データをラッチするタイミングと、Ｐ／Ｓ変換部３（あ
るいは６）がデータバッファ部２（あるいは５）でラッ
チしたデータをロードしてＰ／Ｓ変換するタイミングが
重ならないようにしているので、スリップエラーが生じ
ることなく伝送速度変換されたデータを正常に出力する
ことができる。
換回路によれば、データバッファ部２（あるいは５）が
データをラッチするタイミングと、Ｐ／Ｓ変換部３（あ
るいは６）がデータバッファ部２（あるいは５）でラッ
チしたデータをロードしてＰ／Ｓ変換するタイミングが
重ならないようにしているので、スリップエラーが生じ
ることなく伝送速度変換されたデータを正常に出力する
ことができる。
【００４３】尚、この発明は上記実施の形態に限定され
るものではない。その他、この発明の要旨を逸脱しない
範囲で種々の変形を施しても同様に実施可能であること
はいうまでもない。
るものではない。その他、この発明の要旨を逸脱しない
範囲で種々の変形を施しても同様に実施可能であること
はいうまでもない。
【００４４】
【発明の効果】以上述べたように、この発明では、パラ
レル信号に変換された入力データをデータバッファ手段
でラッチして一時的に蓄積するタイミングを示す第１の
同期信号と、データバッファ手段に蓄積されたデータを
読み出してパラレル信号から第２の通信速度を有するシ
リアル信号のデータに変換するタイミングを示す第２の
同期信号が、同じタイミングとならないように、いずれ
か一方の同期信号を生成するようにしている。
レル信号に変換された入力データをデータバッファ手段
でラッチして一時的に蓄積するタイミングを示す第１の
同期信号と、データバッファ手段に蓄積されたデータを
読み出してパラレル信号から第２の通信速度を有するシ
リアル信号のデータに変換するタイミングを示す第２の
同期信号が、同じタイミングとならないように、いずれ
か一方の同期信号を生成するようにしている。
【００４５】したがって、この発明によれば、パラレル
信号に変換された入力データがデータバッファ手段でラ
ッチされるタイミングと、データバッファ手段に蓄積さ
れたデータが読み出されてパラレル信号から第２の通信
速度を有するシリアル信号のデータに変換されるタイミ
ングが重ならないので、スリップエラーが生じることな
く伝送速度変換されたデータを正常に得ることが可能な
データ伝送速度変換回路を提供できる。
信号に変換された入力データがデータバッファ手段でラ
ッチされるタイミングと、データバッファ手段に蓄積さ
れたデータが読み出されてパラレル信号から第２の通信
速度を有するシリアル信号のデータに変換されるタイミ
ングが重ならないので、スリップエラーが生じることな
く伝送速度変換されたデータを正常に得ることが可能な
データ伝送速度変換回路を提供できる。
【図１】この発明に係わるデータ伝送速度変換回路の一
実施の形態の構成を示す回路ブロック図。
実施の形態の構成を示す回路ブロック図。
【図２】図１に示したデータ伝送速度変換回路における
６４ＫＨｚの入力データを２．０４８ＭＨｚに変換する
際の動作を説明するためのタイミングチャート。
６４ＫＨｚの入力データを２．０４８ＭＨｚに変換する
際の動作を説明するためのタイミングチャート。
【図３】図１に示したデータ伝送速度変換回路のデータ
シフト部とデータ選択部のデータ選択動作を説明するた
めのタイミングチャート。
シフト部とデータ選択部のデータ選択動作を説明するた
めのタイミングチャート。
【図４】図１に示したデータ伝送速度変換回路における
２．０４８ＭＨｚの入力データを６４ＫＨｚに変換する
際の動作を説明するためのタイミングチャート。
２．０４８ＭＨｚの入力データを６４ＫＨｚに変換する
際の動作を説明するためのタイミングチャート。
【図５】図１に示したデータ伝送速度変換回路のデータ
シフト部とデータ選択部のデータ選択動作を説明するた
めのタイミングチャート。
シフト部とデータ選択部のデータ選択動作を説明するた
めのタイミングチャート。
１…Ｓ／Ｐ変換部 ２…データバッファ部 ３…Ｐ／Ｓ変換部 ４…Ｓ／Ｐ変換部 ５…データバッファ部 ６…Ｐ／Ｓ変換部 ７…同期信号生成部 ８…位相差検出部 ９…データシフト部 １０…データ選択部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｑ 7/34 Ｈ０４Ｑ 7/04 Ｃ Ｆターム(参考） 5K034 AA06 HH21 MM08 5K047 AA12 GG52 LL04 LL05 MM24 5K067 AA26 BB02 BB04 BB21 CC04 DD25 EE10 EE16 HH21 HH23 KK00
Claims (2)
- 【請求項１】 第１の通信速度を有する入力データを第
２の通信速度のデータに変換するデータ伝送速度変換回
路において、 前記入力データをシリアル信号からパラレル信号に変換
するシリアル／パラレル変換手段と、 このシリアル／パラレル変換手段にてパラレル信号に変
換された入力データを、第１の同期信号でラッチして、
一時的に蓄積するデータバッファ手段と、 このデータバッファ手段に蓄積されたデータを、第２の
同期信号で読み出し、パラレル信号から第２の通信速度
を有するシリアル信号のデータに変換するパラレル／シ
リアル変換手段と、 前記第２の同期信号に基づいて、前記パラレル／シリア
ル変換手段がパラレル／シリアル変換するタイミングと
重ならないタイミングを有する前記第１の同期信号を生
成する同期信号生成手段とを具備することを特徴とする
データ伝送速度変換回路。 - 【請求項２】 第１の通信速度を有する入力データを第
２の通信速度のデータに変換するデータ伝送速度変換回
路において、 前記入力データをシリアル信号からパラレル信号に変換
するシリアル／パラレル変換手段と、 このシリアル／パラレル変換手段にてパラレル信号に変
換された入力データを、第１の同期信号でラッチして、
一時的に蓄積するデータバッファ手段と、 このデータバッファ手段に蓄積されたデータを、第２の
同期信号で読み出し、パラレル信号から第２の通信速度
を有するシリアル信号のデータに変換するパラレル／シ
リアル変換手段と、 前記第１の同期信号に基づいて、前記パラレル／シリア
ル変換手段がパラレル／シリアル変換するタイミングと
重ならないタイミングを有する前記第２の同期信号を生
成する同期信号生成手段とを具備することを特徴とする
データ伝送速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31702099A JP2001136156A (ja) | 1999-11-08 | 1999-11-08 | データ伝送速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31702099A JP2001136156A (ja) | 1999-11-08 | 1999-11-08 | データ伝送速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001136156A true JP2001136156A (ja) | 2001-05-18 |
Family
ID=18083534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31702099A Pending JP2001136156A (ja) | 1999-11-08 | 1999-11-08 | データ伝送速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001136156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011577A (ja) * | 2001-11-21 | 2008-01-17 | Interdigital Technol Corp | 基地局により使用される双方向のシリアル／パラレル・バス・インタフェース |
-
1999
- 1999-11-08 JP JP31702099A patent/JP2001136156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011577A (ja) * | 2001-11-21 | 2008-01-17 | Interdigital Technol Corp | 基地局により使用される双方向のシリアル／パラレル・バス・インタフェース |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061023 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081015 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090714 |