JPH1070526A

JPH1070526A - フレーム同期方法、フレーム同期信号発生装置及びフレーム同期信号相関処理装置

Info

Publication number: JPH1070526A
Application number: JP8224987A
Authority: JP
Inventors: Masatoshi Sekine; 正俊関根
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-08-27
Filing date: 1996-08-27
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】新規なフレーム同期方法及び装置を提供す
る。また、短い同期符号パターンでも高いフレーム同期
精度を有し確実な同期判定を可能とする。【解決手段】送信側でＭ系列符号を順次位相を異なら
せて連送形式で送信する。受信側では、符号の相関処理
部１４、１６、１７において同一Ｍ系列符号の参照符号
との相関処理を行い、且つ位相の相関処理部１９、２
０、２１において前記複数のＭ系列符号の位相関係の相
関処理を行うことにより同期確立を判定する。

Description

【発明の詳細な説明】

【発明の属する技術分野】この発明は、データ伝送にお
けるフレーム同期技術に関し、特に、最大長周期符号系
列等のＰＮ符号を同期パターンとして用いるフレーム同
期方法、フレーム同期信号発生装置及びフレーム同期信
号相関処理装置に関する。

【０００１】

【従来の技術】従来、ディジタル無線通信等の情報伝送
システム、特に時分割伝送等のフレーム構成のデータ伝
送においては、直列に伝送される信号の中から予め設定
された同期パターンと一致する部分符号（同期ワード）
が受信された時点を同期タイミングと判定して、受信符
号列のフレーム同期及びビット同期をとることが行われ
ていた。

【０００２】そして、このような同期ワードとしては、
クロック信号を入力とする遅延回路又はシフトレジスタ
と、その出力を入力とする複数の排他的論理和（ＥＸ−
ＯＲ）回路を用いた帰還回路により構成される最大長周
期符号系列（以下、「Ｍ系列符号」ともいう。）発生回
路等で発生したＰＮ符号が自己相関特性が良いことから
利用されている。

【０００３】また、受信符号の誤り率の高い回線品質の
場合は、受信される同期ワードに誤りが生じやすく、受
信側の同期パターンと一致し難く同期をとることが困難
となることがあり、これを解決するため、同期ワードに
若干の誤りが生じてもフレーム同期及びビット同期がと
れるように受信された信号と受信側において発生したＭ
系列符号との相関をとりその相関値が予め設定した設定
値を超えた場合にフレーム同期タイミング又は同期確立
と判定するようにしたフレーム同期装置が知られている
（特開平３ー１８８７２６号公報）。

【０００４】また、前述のようなフレーム同期装置にお
いて伝送路特性に応じて前記設定値を下げる場合は同期
精度が劣化するので、送信側において同期ワードをＭ系
列符号を数回連送するようにした同期パターンを使用
し、受信側においても前記回数のＭ系列符号の各々の相
関をとりその相関結果に基づきフレーム同期タイミング
を判定するようにしたフレーム同期方式が考えられる。

【０００５】図６は、このようなフレーム同期方式を示
す図である。図６（Ａ）は送信側装置の構成であり、図
６（Ｂ）は受信側装置の構成である。同図の同期方式の
動作を説明する。

【０００６】図６（Ａ）において、ビット長ＬのＭ系列
符号発生器３１と、そのビット長Ｌ及び２倍のビット長
２Ｌの遅延時間を有するそれぞれ遅延回路３２、３３
と、合成器３４から構成されたフレーム同期信号発生部
を有し、その出力を伝送する情報信号に挿入し変調する
変調器３５と変調出力をアンテナ３７から送信する送信
機３６を有する。合成器３４は、３つの同一Ｍ系列符号
を直列に合成し３連送形式により伝送信号のフレーム同
期信号として変調器に出力する。

【０００７】一方、図６（Ｂ）の受信側装置は、前記フ
レーム同期信号を検出するためのシフトレジスタ４１と
前記Ｍ系列符号と同じ符号を参照符号（待ち受けパター
ン）として保持するレジスタ４３及び両レジスタの相関
をとるためのＥＸーＯＲ回路４２からなるフレーム同期
信号の相関処理部を有している。そして、前記受信機３
９で受信したアンテナ３８からの受信信号は復調器４０
により受信データを復調し、受信データはクロック信号
によりシフトレジスタ４１に１ビットづつシフトしなが
ら蓄積される。ＥＸ−ＯＲ回路４２は、シフトレジスタ
４１及びレジスタ４３の各ビット出力の一致又は不一致
を検出する。

【０００８】そして、判定回路４４は、各Ｍ系列符号に
つき設定値以上の符号（ビット）の一致を検出すること
により当該Ｍ系列符号を検出し、３連送の各Ｍ系列符号
の検出を順次行いその結果を判断してフレーム同期パタ
ーンを判定する。

【０００９】

【発明が解決しようとする課題】図６に示す従来のフレ
ーム同期方式においては、相関値の閾値の設定値を下げ
ても複数のＭ系列符号を個別に相関処理を行うことか
ら、各Ｍ系列符号の判定結果を演算することにより同期
精度を向上させることができるが、全体としてフレーム
同期信号のビット数が増えてデータ伝送に使用できるタ
イムスロットが制限を受けるという難点があった。

【００１０】本発明の目的は、Ｍ系列符号等のＰＮ符号
による符号情報の相関及び同符号の位相情報の相関を組
み合わせた新規な相関処理によるフレーム同期方法及び
フレーム同期装置を提供することにある。

【００１１】また、本発明の他の目的は、フレーム同期
信号のビット数が比較的少なくても相関特性が良好なフ
レーム同期方法及びフレーム同期装置を提供することに
ある。

【００１２】

【課題を解決するための手段】本発明に係るフレーム同
期方法は、送信側においてフレーム同期信号として位相
の異なる複数のＰＮ符号を連送し、受信側において各Ｐ
Ｎ符号の符号情報及びＰＮ符号間の位相情報に基づく相
関をとりフレーム同期の判定を行うことを特徴とする。
前記ＰＮ符号としては、Ｍ系列符号（最大長周期符号系
列）を使用すれば好適である。

【００１３】また、本発明に係るフレーム同期信号発生
装置は、位相の異なる複数のＭ系列符号を発生するＭ系
列符号発生器と、各Ｍ系列符号発生器の出力を連送形式
に合成する合成回路とを有することを特徴とする。

【００１４】そして、本発明に係るフレーム同期信号相
関処理装置は、受信データに対するＭ系列符号の符号情
報を参照符号とする符号相関処理回路（シフトレジスタ
１３、ＥＸ−ＯＲ回路１４、レジスタ１５、加算器１
６、閾値判定回路１７）と、前記符号相関処理回路の相
関検出出力（判定出力）の位相情報に対しＭ系列符号間
の位相情報を参照位相とする位相相関処理回路（メモリ
制御回路１８、メモリ回路１９、位相テーブル回路２
０、照合回路２１）とからなり、Ｍ系列符号の符号情報
及びＭ系列符号間の位相情報の各相関結果に基づきフレ
ーム同期の判定を行うことを特徴とする。

【００１５】また、前記符号相関処理回路は、受信デー
タを入力とし最大長周期の少なくとも２倍のビット長の
シフトレジスタ（シフトレジスタ１３）と、Ｍ系列符号
の少なくとも２周期を参照符号として記憶する記憶回路
（レジスタ１５）と、前記シフトレジスタの各ビットと
前記記憶回路の各ビットとを比較する一致比較回路（Ｅ
Ｘ−ＯＲ回路１４）とで構成（図４）することができ
る。

【００１６】更に、前記位相相関処理回路は、前記相関
検出出力（判定出力）の出力位相情報を発生する位相情
報発生回路（メモリ制御回路１８、メモリ回路１９）
と、Ｍ系列符号間の参照位相情報を記憶する位相テーブ
ル回路（位相テーブル回路２０）と、前記出力位相情報
と前記参照位相情報とを照合する照合回路とで構成する
ことができる。

【００１７】

【発明の実施の形態】本発明の一実施の形態を、図１乃
至図５を参照して説明する。

【００１８】本実施の形態においてもＭ系列符号を３連
送のフォーマットにより伝送する方式とし、フレーム同
期信号として３つの独立したＭ系列符号発生器を使用す
る構成を採用する。図１に示す送信側装置において、Ｍ
系列符号発生器１、２及び３は、同一Ｍ系列符号であり
位相の異なる３つの符号Ｍ（θ_TX1）、Ｍ（θ_TX2）及び
Ｍ（θ_TX3）を発生するようにしている。また、遅延回
路４及び５は最長符号長Ｌ及び２Ｌとし合成器６では位
相の異なるＭ系列符号を３連送フォーマットに構成す
る。変調器７は前記合成器６から入力されたＭ系列符号
をフレーム同期信号として伝送データ情報を合成して変
調し、送信機８によりアンテナ９から送信する。

【００１９】ここで、前記フレーム同期信号の一例を図
２により説明すると、Ｍ系列符号発生器１乃至３の出力
の符号パターンはいずれも同一であるがスタートビット
の位置がそれぞれ所定ビット長だけずらすようにしてい
る。そして、各Ｍ系列符号を遅延回路４、５により順次
ずらし、図２（Ｂ）に示すように直列符号に合成して３
連送のフレーム同期パターンを構成する。

【００２０】次に、図３に示す受信側装置について説明
する。本受信側装置は、信号受信のためのアンテナ１０
及び受信機１１、受信信号からデータを復調するための
復調器１２、復調データを１ビットづつシフトさせて記
憶するシフトレジスタ１３、リファレンスのＭ系列符号
を記憶するレジスタ１５と排他的論理和処理を行うＥＸ
−ＯＲ回路１４、これらの結果を加算する加算器１６、
加算結果を閾値と比較判定する閾値判定回路１７、Ｍ系
列符号周期の各ビット単位で位相データを出力するメモ
リ制御回路１８、前記閾値判定結果に基づいて前記位相
データを記憶するメモリ回路１９、リファレンスとなる
位相情報を記憶した位相テーブル回路２０、メモリ回路
１９の位相情報と位相テーブル回路２０の内容とを比較
照合し、フレーム同期判定を行う照合回路２１より構成
される。

【００２１】受信側装置においては、従来例と同様に受
信機１１はアンテナ１０からの信号を受信し、復調器１
２は受信信号を復調し受信データ信号とともにクロック
信号を出力する。また、シフトレジスタ１３、レジスタ
１５及びＥＸ−ＯＲ回路１４は前記３つのＭ系列符号の
相関処理を行う。このため、例えば、図４に示すように
Ｍ系列符号長の２倍のビット長２Ｌの受信データ信号と
参照符号との相関をとるように構成し、実質上位相の異
なる３つのＭ系列符号の相関をとることを可能とする。

【００２２】このように構成することにより、シフトレ
ジスタ１３は受信データ信号をクロック信号により２Ｌ
ビット分を常に保持する。また、レジスタ１５に予め保
持されるＭ系列符号はスタートビットから２周期分（２
Ｌビット）とし、この各段の出力とシフトレジスタ１３
の各段の出力とをＥＸ−ＯＲ回路１４において一致検出
処理を行う。そして、加算器１６は常時ビット単位でＥ
Ｘ−ＯＲ回路１４の一致ビット数の総数を計数し、一致
ビット総数を相関値として出力する。閾値判定回路１７
は前記相関値を設定値と比較して前記設定値を超える場
合にＭ系列符号の一致タイミングと判定し、メモリ回路
に判定出力を出力する。

【００２３】一方、メモリ制御回路１８は、復調器１２
からのクロック信号を計数するカウンタ（例えば、modu
lo（法）Ｌカウンタ）により構成される。前記カウンタ
の計数値はＭ系列符号長Ｌビット内のビット単位きざみ
の位相情報となるが、該計数値をメモリ回路９及び位相
テーブル回路２０の書込／読出のメモリアドレスとして
出力する。

【００２４】メモリ回路１９は、前記閾値判定回路１７
からの判定出力（例えば、Ｍ系列符号の一致判定出力
「１」）が入力されると、そのタイミングのメモリ制御
回路１８から出力されているメモリアドレスの記憶位置
に前記判定出力（「１」）を記憶する。この結果、メモ
リ回路１９には、３連送の個々のＭ系列符号の相関がと
れたタイミングに対応する記憶位置に３つの判定出力が
記憶される。図６の１９’は前記判定出力が記憶（斜
線）されたメモリ回路１９の内容を示す概念図である
（閾値判定回路１７の閾値処理のために１個のＭ系列符
号当たり複数のアドレス位置に判定出力が記憶されるこ
とがある）。

【００２５】一方、位相テーブル回路２０は、メモリ回
路１９と同様のメモリで構成され、送信側装置において
設定した３つのＭ系列符号の各位相に対応する記憶位置
に相関がとれるタイミングに対応する参照パターン（斜
線）を予め記憶される。図６の概念図の２０’に示すと
おりである。

【００２６】照合回路２１は、メモリ制御回路１８のア
ドレス出力に同期して、メモリ回路１９の記憶と同時に
その判定出力を読出して、これと位相テーブル回路２０
の同じアドレスの読出出力とを順次照合する。３連送の
Ｍ系列符号に対応する３つの判定出力が参照パターンと
一致した場合３つ目の一致タイミングをフレーム同期タ
イミングと判定する。

【００２７】以上説明した実施の形態においては、フレ
ーム同期信号として位相が異なる同一のＭ系列符号を使
用し３連送する例で説明したが、使用する複数のＭ系列
符号として異なる符号及び長さのＭ系列符号を使用し、
少なくとも１つのＭ系列符号を位相を変えて連送するよ
うに構成することができる。また、送信Ｍ系列符号の連
送数も回線品質に応じて任意に設定することができる。
このような実施の形態においては受信側においても前記
Ｍ系列符号に対応する待ち受け符号を設定することが必
要になることはいうまでもない。

【００２８】また、前記実施の形態においては、相関処
理部のシフトレジスタ、レジスタ及びＥＸ−ＯＲ回路の
好適な例として最大長周期の２倍の段数を必要とする構
成を採用しているが、このような直列的なＭ系列符号の
一致検出を行う構成を採用せずに、連送する個々のＭ系
列符号毎に対応する相関処理部を並列に設ける構成を採
用することも可能である。

【００２９】更に、本実施の形態では閾値判定出力の判
定出力の位相をメモリ回路１９の対応する記憶位置の情
報に変換し、同様に位相テーブル回路２０に記憶した記
憶位置情報（参照パターン）とを照合することでＭ系列
符号に与えた位相情報につき相関をとるように構成した
が、判定出力をもとにその発生位相又は間隔をカウンタ
等により計測しＭ系列符号の位相情報の相関をとるよう
にしてフレーム同期タイミングを判定するようにしても
本発明の技術思想に叶うことは明らかである。

【００３０】本発明は以上のような動作原理によりフレ
ーム同期を判定するものであるから、相関処理部におい
ては、実際には伝送路の品質に応じた受信符号誤り等に
より、Ｍ系列符号が検出されない判定出力の欠落及び誤
ったＭ系列符号の検出による判定出力の誤発生の事象が
起こりうるとしても、照合回路２１により位相情報をも
相関情報として使用することから同期判定の誤動作を極
力抑制することができ、フレーム同期精度を向上するこ
とができるという優れた特徴を有する。

【００３１】

【発明の効果】本発明によれば、Ｍ系列符号等のＰＮ符
号の符号情報の相関及び同符号の位相情報の相関を組み
合わせているため、相関特性を高めることができフレー
ム同期精度を向上できる。

【００３２】また、符号情報に加え位相情報をもフレー
ム同期信号に付加することからフレーム同期パターンの
ビット数を抑制することができ、データ伝送効率を高め
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の送信側装置を示すのブ
ロック図である。

【図２】本実施の形態の送信側のフレーム同期信号を示
す図である。

【図３】本発明の一実施の形態の受信側装置を示すブロ
ック図である。

【図４】本実施の形態の相関処理部の詳細を示すブロッ
ク図である。

【図５】本実施の形態の位相相関処理部の動作概念を示
すブロック図である。

【図６】従来のフレーム同期装置を示すブロック図であ
る。

【符号の説明】

１、２、３、３１Ｍ系列符号発生器４、５、３２、３３遅延回路６、３４合成器７、３５変調器８、３６送信機９、１１、３９受信機１０、３８、３７アンテナ１２、４０復調器１３、４１シフトレジスタ１４、４２ＥＸ−ＯＲ回路（排他的論理和回路）１５、４３レジスタ１６加算器１７閾値判定回路１８メモリ制御回路１９メモリ回路２０位相テーブル回路２１照合回路４４判定回路

Claims

【特許請求の範囲】

【請求項１】送信側においてフレーム同期信号として
位相の異なる複数のＰＮ符号を連送し、受信側において
各ＰＮ符号の符号情報及びＰＮ符号間の位相情報に基づ
く相関をとりフレーム同期の判定を行うことを特徴とす
るフレーム同期方法。
【請求項２】前記ＰＮ符号として最大長周期符号系列
を使用することを特徴とする請求項１記載のフレーム同
期方法。
【請求項３】位相の異なる複数の最大長周期符号系列
を発生するＭ系列符号発生器と、各Ｍ系列符号発生器の
出力を連送形式に合成する合成回路とを有することを特
徴とするフレーム同期信号発生装置。
【請求項４】受信データに対する最大長周期符号系列
の符号情報を参照符号とする符号相関処理回路と、前記
符号相関処理回路の相関検出出力の位相情報に対し最大
長周期符号系列間の位相情報を参照位相とする位相相関
処理回路とからなり、最大長周期符号系列の符号情報及
び最大長周期符号系列間の位相情報の各相関結果に基づ
きフレーム同期の判定を行うことを特徴とするフレーム
同期信号相関処理装置。
【請求項５】前記符号相関処理回路は、受信データを
入力とし最大長周期の少なくとも２倍のビット長のシフ
トレジスタと、最大長周期符号系列の少なくとも２周期
を参照符号として記憶する記憶回路と、前記シフトレジ
スタの各ビットと前記記憶回路の各ビットとを比較する
一致比較回路とを有することを特徴とする請求項４記載
のフレーム同期信号相関処理装置。
【請求項６】前記位相相関処理回路は、前記相関検出
出力の出力位相情報を発生する位相情報発生回路と、最
大長周期符号系列間の参照位相情報を記憶する位相テー
ブル回路と、前記出力位相情報と前記参照位相情報とを
照合する照合回路とを有することを特徴とする請求項４
又は５記載のフレーム同期信号相関処理装置。