DE60221270T2

DE60221270T2 - Basisstation mit einer hybriden parallelen/seriellen busschnittstelle

Info

Publication number: DE60221270T2
Application number: DE60221270T
Authority: DE
Inventors: Joseph Chalfont GREDONE; Alfred Plymouth Meeting STUFFLET; Timothy A. Collegeville AXNESS
Original assignee: InterDigital Technology Corp
Current assignee: InterDigital Technology Corp
Priority date: 2001-11-21
Filing date: 2002-11-19
Publication date: 2008-04-10
Anticipated expiration: 2022-11-20
Also published as: CN1332328C; AU2002352801A1; CN1610891A; MXPA04004790A; WO2003046391A3; HK1073701A1; JP2008011577A; CA2467632A1; EP1446584A2; EP1446584A4; TW200303673A; ATE367681T1; JP4142584B2; JP2005510915A; TWI267274B; NO20042541L; WO2003046391A2; AU2002352801A8; ES2287345T3; EP1446584B1

Description

Hintergrund
Die Erfindung betrifft Busdatentransfers. Insbesondere betrifft die Erfindung die Verringerung der Anzahl der Leitungen zum Transferieren von Busdaten.
Ein Beispiel für einen Bus, der verwendet wird, um Daten zu transferieren, ist in 1 gezeigt. 1 ist eine Darstellung von Empfangs- und Sendeverstärkungssteuerungen (GCs) 30, 32 und einer GC-Steuerung 38 für die Verwendung in einem drahtlosen Kommunikationssystem. Eine Kommunikationsstation, wie etwa eine Basisstation oder ein Benutzergerät, sendet (TX) und empfängt (RX) Signale. Um die Verstärkung dieser Signale zu steuern, so daß sie innerhalb von Betriebsbereichen anderer Empfangs-/Sendebestandteile liegen, stellen die GCs 30, 32 die Verstärkung der RX- und TX-Signale ein.
Um die Verstärkungsparameter für die GCs 30, 32 zu steuern, wird eine GC-Steuerung 38 verwendet. Wie in 1 gezeigt, verwendet die GC-Steuerung 38 einen Leistungssteuerungsbus, wie etwa einen Bus 34, 36 mit sechzehn Leitungen, zum Beispiel jeweils acht Leitungen, um einen Verstärkungswert für die TX- 36 und RX- 34 Signale zu senden. Obwohl die Leistungssteuerungsbusleitungen 34, 36 einen schnellen Datentransfer 38 zulassen, erfordert dies entweder viele Anschlüsse auf den GCs 30, 32 und der GC-Steuerung 38 oder viele Verbindungen zwischen den GCs 30, 32 und der GC-Steuerung 38 auf einer integrierten Schaltung (IC), wie etwa einer anwendungsspezifischen IC (ASIC). Die Erhöhung der Anzahl von Anschlüssen erfordert zusätzlichen Leiterplattenplatz und Verbindungen. Die Zunahme von IC-Verbindungen verwendet wertvollen IC-Raum. Die große Anzahl von Anschlüssen oder Verbindungen kann die Kosten für einen Bus abhängig von der Implementierung erhöhen.
Folglich ist es wünschenswert, andere Datentransferansätze zu haben.
„DS90CR211/DS90CR212 21-Bit Channel Link", National Semiconductor, offenbart einen Sender, der 21-Bit-Eingangsdaten in drei Datenströme umwandelt, und einen Empfänger, die die Datenströme in 21 Bit zurück umwandelt.
In "Serielle Schnittstellentechnik und Protokollanalyser-Anwendungen: serielle Schnittstellen und deren Protokolle verstehen, aufbauen und testen" beschreibt I. Drigalsky die Verwendung eines Startbits für eine asynchrone Übertragung.
„LVDS System Data Framing" von Xilinx offenbart, dass ein Steuerbit an einer Basiseinheit vorgebunden ist, und dass das Steuerbit zwischen einem Datenbyte und einem Steuerwortbyte unterscheiden kann.
Zusammenfassung
Die Erfindung betrifft eine Basisstation mit einem hybriden seriellen/parallelen Busschnittstellensystem, wie in dem unabhängigen Patentanspruch 1 definiert.
Kurze Beschreibung der Zeichnung(en)
1 ist eine Darstellung einer RX- und TX-GC und einer GC-Steuerung.
2 ist ein Blockdiagramm einer hybriden parallelen/seriellen Busschnittstelle.
3 ist ein Flußdiagramm für das Transferieren von Datenblöcken unter Verwendung einer hybriden parallelen/seriellen Busschnittstelle.
4 stellt das Demultiplexen eines Blocks in ein höchstwertiges und ein niederwertigstes Halbbyte dar.
5 stellt das Demultiplexen eines Blocks unter Verwendung von Datenverschachtelung dar;
6 ist ein Blockdiagramm einer bidirektionalen hybriden parallelen/seriellen Busschnittstelle.
7 ist ein Diagramm einer Implementierung einer bidirektionalen Leitung.
8 ist ein Zeitablaufdiagramm, das Anfangsbits darstellt.
9 ist ein Blockdiagramm einer funktionssteuerbaren hybriden parallelen/seriellen Busschnittstelle.
10 ist ein Zeitablaufdiagramm von Anfangsbits für eine funktionssteuerbare hybride parallele/serielle Busschnittstelle.
11 ist eine Tabelle einer Implementierung von Anfangsbits, die Funktionen anzeigen.
12 ist ein Blockdiagramm einer hybriden parallelen/seriellen Busschnittstelle, die ein Ziel steuert.
13 ist eine Tabelle einer Implementierung von Anfangsbits, die Ziele anzeigen.
14 ist eine Tabelle einer Implementierung von Anfangsbits, die Ziele/Funktionen anzeigen.
15 ist ein Blockdiagramm einer hybriden parallelen/seriellen Busschnittstelle, die Ziele/Funktionen steuert.
16 ist ein Flußdiagramm für Anfangsbits, die Ziele/Funktionen anzeigen.
17 ist ein Blockdiagramm für eine hybride parallele/serielle Busschnittstelle mit positiver und negativer Taktflanke.
18 ist ein Zeitablaufdiagramm für eine hybride parallele/serielle Busschnittstelle mit positiver und negativer Taktflanke.
19 ist ein Blockdiagramm für einen GC/GC-Steuerungsbus mit 2 Leitungen.
20 ist ein Blockdiagramm für einen GC/GC-Steuerungsbus mit 3 Leitungen.
Detaillierte Beschreibung der bevorzugten Ausführungsform(en)
2 ist ein Blockdiagramm einer hybriden parallelen/seriellen Busschnittstelle, und 3 ist ein Fluß diagramm des Datentransfers der hybriden parallelen/seriellen Busschnittstelle. Ein Datenblock soll über die Schnittstelle von dem Knoten 1 50 an den Knoten 2 52, transferiert werden (54). Eine Datenblock-Demultiplexvorrichtung 40 empfängt den Block und demultiplext ihn für den Transfer über i Datentransferleitungen 44 in i Halbbytes (56). Der Wert für i basiert auf einem Kompromiß zwischen der Anzahl von Verbindungen und der Transfergeschwindigkeit. Ein Ansatz zur Bestimmung von i ist, zuerst eine maximale Latenz zu bestimmen, die erlaubt ist, um den Datenblock zu transferieren. Basierend auf der zulässigen maximalen Latenz wird eine minimale Anzahl von Leitungen bestimmt, die erforderlich ist, um den Block zu transferieren. Unter Verwendung der minimalen Anzahl von Leitungen werden die zum Transferieren der Daten verwendeten Leitungen derart ausgewählt, daß sie zumindest das Minimum umfassen. Die Leitungen 44 können die Anschlüsse und ihre zugehörigen Verbindungen auf einer Leiterplatte oder Verbindungen auf einer IC sein. Ein Ansatz zum Demultiplexen in Halbbytes teilt den Block in ein höchstwertiges bis zu einem niederwertigsten Halbbyte. Zur Veranschaulichung für einen Achtbit-Blocktransfer über zwei Leitungen wird der Block, wie in 4 gezeigt, in ein höchstwertiges Vierbit-Halbbyte und ein niederwertigstes Vierbit-Halbbyte gedemultiplext.
Ein anderer Ansatz verschachtelt den Block über i Halbbytes. Die ersten i Bits des Blocks werden das erste Bit in jedem Halbbyte. Die zweiten i Bits werden das zweite Bit in jedem Halbbyte und so weiter, bis zu den letzten i Bits. Zu Veranschaulichung für einen Achtbitblock über zwei Verbindungen, wie in 5 gezeigt, wird das erste Bit auf das erste Bit des Halbbytes eins abgebildet. Das zweite Bit wird auf das erste Bit des Halbbytes zwei abgebildet. Das dritte Bit wird auf das zweite Bit des Halbbytes eins und so weiter abgebildet, bis das letzte Bit auf das letzte Bit des Halbbytes zwei abgebildet ist.
Jedes Halbbyte wird an einen entsprechenden von i Parallel-Seriell-(PS-)Wandlern 42 gesendet (58), von pa rallelen Bits in serielle Bits umgewandelt und seriell über ihre Leitung transferiert (60). Auf dem entgegengesetzten Ende jeder Leitung ist ein Seriell-Parallel-(S/P-)Wandler 46. Jeder SP-Wandler 46 wandelt die übertragenen seriellen Daten in ihr ursprüngliches Halbbyte um (62). Die i wiederhergestellten Halbbytes werden von einer Datenblock-Rekonstruktionsvorrichtung 48 verarbeitet, um den ursprünglichen Datenblock zu rekonstruieren (64).
In einem anderen bidirektionalen Ansatz werden die i Verbindungen verwendet, um, wie in 6 gezeigt, Daten in beide Richtungen zu transferieren. Informationsdaten können in beide Richtungen transferiert werden, oder Informationen können in eine Richtung und eine Quittung in die andere Richtung zurück gesendet werden. Ein Datenblock für den Transfer von dem Knoten 1 50 an den Knoten 2 52 wird von der Datenblock-Demultiplex- und Rekonstruktionsvorrichtung 66 empfangen. Die Demultiplex- und Rekonstruktionsvorrichtung 66 demultiplext den Block in i Halbbytes. i P/S-Wandler 68 wandeln jedes Halbbyte in serielle Daten um. Ein Satz von Multiplexern MUXs/DEMUXs 71 verbindet jeden P/S-Wandler 68 mit einer entsprechenden der i Leitungen 44. An dem Knoten 2 52 verbindet eine anderer Satz von MUXs/DEMUXs 75 die Leitungen 44 mit einem Satz von S/P-Wandlern 72. Die S/P-Wandler 72 wandeln die empfangenen seriellen Daten jedes Halbbytes in die ursprünglich übertragenen Halbbytes um. Die empfangenen Halbbytes werden von einer Datenblock-Demultiplex- und Rekonstruktionsvorrichtung 76 in den ursprünglichen Datenblock rekonstruiert und als der empfangene Datenblock ausgegeben.
Für Blöcke, die von dem Knoten 2 52 an den Knoten 1 50 transferiert werden, wird ein Datenblock von der Datenblock-Demultiplex- und Rekonstruktionsvorrichtung 76 empfangen. Dieser Block wird in Halbbytes gedemultiplext, und die Halbbytes werden an einen Satz von P/S-Wandlern 74 gesendet. Die P/S-Wandler 74 wandeln jedes Halbbyte für den Transfer über die i Leitungen 44 in das serielle Format um. Ein Satz von MUXs/DEMUXs 75 an dem Knoten 2 verbindet die P/S-Wandler 74 mit den i Leitungen 44, und ein Satz von MUXs/DEMUXs 71 an dem Knoten 1 verbindet die i Leitungen 44 mit i S/P-Wandlern 70. Die S/P-Wandler 70 wandeln die übertragenen Daten in ihre ursprünglichen Halbbytes um. Die Datenblock-Demultiplex- und Rekonstruktionsvorrichtung 66 rekonstruiert den Datenblock aus den empfangenen Halbbytes, um den empfangenen Datenblock auszugeben. Da gleichzeitig nur Daten in eine Richtung gesendet werden, arbeitet diese Implementierung in einem Halbduplexbetrieb.
7 ist ein vereinfachtes Diagramm einer Implementierung bidirektionaler Schaltungen zum Schalten. Die serielle Ausgabe von dem P/S-Wandler 68 des Knotens 1 wird in einen Tristate-Puffer 78 eingegeben. Der Puffer 78 hat einen anderen Eingang, der mit einer Spannung verbunden ist, die einen Hochzustand darstellt. Die Ausgabe des Puffers 78 sind die seriellen Daten, die über die Leitung 85 an einen Tristate-Puffer 84 des Knotens 2 gesendet wird. Ein Widerstand 86 ist zwischen die Leitung 85 und Erde geschaltet. Der Puffer 84 des Knotens 2 leitet die seriellen Daten an einen S/P-Wandler 72 am Knoten 2 weiter. Ebenso wird die serielle Ausgabe von dem P/S-Wandler 74 am Knoten 2 in einen Tristate-Puffer 82 eingegeben. Der Puffer 82 hat ebenfalls einen anderen Eingang, der mit einer Hochspannung verbunden ist. Die serielle Ausgabe dieses Puffers 82 wird über die Leitung 85 an einen Tristate-Puffer 80 am Knoten 1 gesendet. Der Puffer 80 am Knoten 1 leitet die seriellen Daten an einen S/P-Wandler 70 am Knoten 1 weiter.
In einer anderen Implementierung können einige der i Leitungen 44 Daten in eine Richtung transferieren, und die anderen i Leitungen 44 Daten in eine andere Richtung transferieren. An dem Knoten 1 50 wird ein Datenblock für die Übertragung an den Knoten 2 52 empfangen. Basierend auf der Datendurchsatzrate, die für den Block und den Verkehrsbedarf in die umgekehrte Richtung erforderlich sind, sei j der Wert von 1 bis i der Verbindungen, die zum Transferieren des Blocks verwendet werden. Der Block wird in j Halbbytes zerlegt und unter Verwendung von j der i PS-Wandler 68 in j Sätze serieller Daten umgewandelt. Eine entsprechende Anzahl von j S/P-Wandlern 72 des Knotens 2 und die Datenblocktrennungs- und Rekonstruktionsvorrichtung 70 am Knoten 2 gewinnen den Datenblock zurück. In der umgekehrten Richtung werden bis zu i-j oder k Leitungen verwendet, um den Datenblock zu transferieren.
In einer bevorzugten Implementierung des bidirektionalen Busses für die Verwendung in einem Verstärkungsteuerungsbus wird ein Verstärkungssteuerungswert in eine Richtung gesendet und ein Quittungssignal wird zurück gesendet. Alternativ werden ein Verstärkungssteuerungswert in eine Richtung und ein Status der Verstärkungssteuerungsvorrichtung in die andere Richtung gesendet.
Eine Implementierung der hybriden parallelen/seriellen Schnittstelle ist in einem synchronen System und wird in Verbindung mit 8 beschrieben. Ein synchroner Takt wird verwendet, um den Zeitablauf der verschiedenen Bestandteile zu synchronisieren. Um den Beginn des Datenblocktransfers anzuzeigen, wird ein Anfangsbit gesendet. Wie in 8 gezeigt, ist jede Leitung auf ihrem normalen Nullpegel. Ein Anfangsbit wird gesendet, welches den Beginn des Datenblocktransfers anzeigt. In diesem Beispiel senden alle Leitungen ein Anfangsbit, wenngleich es nur notwendig ist, ein Anfangsbit über eine Leitung zu senden. Wenn über jede Leitung ein Anfangsbit, wie etwa ein Einswert, gesendet wird, erkennt der empfangende Knoten, daß der Blockdatentransfer begonnen hat. Jedes serielle Halbbyte wird durch seine entsprechende Leitung gesendet. Nach dem Transfer der Halbbytes kehren die Leitungen in ihren Normalzustand, wie zum Beispiel alle auf tief, zurück.
In einer anderen Implementierung werden die Anfangsbits ebenfalls als eine Anzeige für Funktionen, die durchgeführt werden sollen, verwendet. Eine Darstellung einer derartigen Implementierung ist in 9 gezeigt. Wenn ein beliebiges der ersten Bits der Verbindung eine eins ist, erkennt der empfangende Knoten, wie in 10 gezeigt, daß Blockdaten übertragen werden sollen. Wie in der Tabelle von
11 für eine GC-Steuerungsimplementierung gezeigt, werden drei Kombinationen von Anfangsbits verwendet, „01", „10" und „11". „00" zeigt an, daß kein Anfangsbit gesendet wurde. Jede Kombination stellt eine Funktion dar. In dieser Darstellung stellt „01" dar, daß eine relative Verringerungsfunktion durchgeführt werden sollte, wie etwa der Datenblockwert um 1 verringert werden sollte. Eine „10" zeigt an, daß eine relative Erhöhungsfunktion durchgeführt werden sollte, wie etwa den Datenblockwert um 1 zu erhöhen. Eine „11" zeigt eine Absolutwertfunktion an, wobei der Block den gleichen Wert behält. Um die Anzahl verfügbarer Funktionen zu erhöhen, werden zusätzliche Bits verwendet. Zum Beispiel werden 2 Anfangsbits pro Leitung auf bis zu sieben (7) Funktionen abgebildet, oder n Anfangsbits für i Leitungen werden auf bis zu iⁿ⁺¹-1 Funktionen abgebildet. Die Verarbeitungsvorrichtung 86 führt die Funktion, wie durch die Anfangsbits angezeigt, für die empfangenen Datenblöcke durch.
In einer anderen Implementierung, wie in 12 gezeigt, zeigen die Anfangsbits eine Zielvorrichtung an. Wie in 13 für eine Zweizielvorrichtungs-/Zweileitungsimplementierung dargestellt, betrifft die Kombination von Anfangsbits eine Zielvorrichtung 88–92 für den transferierten Datenblock. Eine „01" stellt die Vorrichtung 1 dar; eine „10" stellt die Vorrichtung 2 dar; und eine „11" stellt die Vorrichtung 3 dar. Nach dem Empfang der Anfangsbits der Datenblock-Rekonstruktionsvorrichtung 48 wird der rekonstruierte Block an die entsprechende Vorrichtung 88–92 gesendet. Um die Anzahl möglicher Zielvorrichtungen zu vergrößern, können zusätzliche Anfangsbits verwendet werden. Für n Anfangsbits über jede der i Leitungen werden bis zu iⁿ⁺¹-1 Vorrichtungen ausgewählt.
Wie in der Tabelle von 14 dargestellt, können die Anfangsbits verwendet werden, um sowohl die Funktion als auch die Zielvorrichtung darzustellen. 14 zeigt ein Dreiverbindungssystem mit zwei Vorrichtungen, wie etwa einer RX- und TX-GC. Unter Verwendung des Anfangsbits jeder Lei tung, werden drei Funktionen für zwei Vorrichtungen gezeigt. In diesem Beispiel stellt das Anfangsbit für die Leitung 3 die Zielvorrichtung dar, wobei eine „0" die Zielvorrichtung 11 darstellt und eine „1" die Zielvorrichtung 2 darstellt. Die Bits für die Verbindungen 2 und 3 stellen die durchgeführte Funktion dar. Eine „11" stellt eine Absolutwertfunktion dar; eine „10" stellt eine relative Erhöhungsfunktion dar; und eine „01" stellen eine relative Verringerung dar. Alle drei Anfangsbits als eine null, „000", ist der Normalzustand ohne Datentransfer, und „001" wird nicht verwendet. Zusätzliche Bits können verwendet werden, um weitere Funktionen oder Vorrichtungen hinzuzufügen. Für n Anfangsbits über jede von i Leitungen sind bis zu iⁿ⁺¹-1 Funktions-/Vorrichtungskombinationen möglich.
15 ist ein Blockdiagramm für ein System, das die Anfangsbits implementiert, die sowohl Funktion als auch Zielvorrichtung anzeigen. Die wiederhergestellten Halbbytes werden von der Datenblock-Rekonstruktionsvorrichtung 48 empfangen. Basierend auf den empfangenen Anfangsbits führt die Verarbeitungsvorrichtung 86 die angezeigte Funktion durch, und der verarbeitete Block wird an die angegebene Zielvorrichtung 88–92 gesendet.
Wie in dem Flußdiagramm von 16 gezeigt, werden die Anfangsbits, die die Funktion/das Ziel anzeigen, zu jedem Halbbyte hinzugefügt (94). Die Halbbytes werden über die i Leitungen gesendet (96). Unter Verwendung der Anfangsbits wird die richtige Funktion für den Datenblock durchgeführt, der Datenblock wird an das passende Ziel gesendet oder beides (98).
Um den Durchsatz in einem synchronen System zu erhöhen, werden sowohl die positive (gerade) als auch die negative (ungerade) Flanke des Takts verwendet, um Blockdaten zu transferieren. Eine Implementierung ist in 17 gezeigt. Der Datenblock wird von einer Datenblock-Demultiplexvorrichtung 100 empfangen und in zwei (gerade und ungerade) Sätze von i Halbbytes gedemultiplext. Jeder Satz der i Halbbytes wird an einen jeweiligen Satz von i P/S-Vorrichtungen 102, 104 gesendet. Wie in 17 gezeigt, wird das Taktsignal eines Satzes ungerader P/S-Vorrichtungen 102 mit i P/S-Vorrichtungen von einem Umrichter 118 invertiert. Als ein Ergebnis ist das invertierte Taktsignal in Bezug auf den Systemtakt um einen halben Taktzyklus verzögert. Ein Satz von i MUXs 106 wählt mit der zweifachen Taktrate zwischen dem geraden P/S-Vorrichtungssatz 104 und dem ungeraden P/S-Vorrichtungssatz 102 aus. Die sich ergebenden Daten werden über jede Verbindung mit der zweifachen Taktrate transferiert. An dem anderen Ende jeder Verbindung ist ein entsprechender DEMUX 108. Die DEMUXs 108 verbinden nacheinander jede Leitung 44 mit der zweifachen Taktrate mit einem geraden 112 und ungeraden 110 Puffer. Jeder Puffer 112, 110 empfängt ein entsprechendes gerades und ungerades Bit und hält diesen Wert für einen ganzen Taktzyklus. Ein gerader 116 und ungerader 114 Satz von SIP-Vorrichtungen gewinnen die geraden und ungeraden Halbbytes zurück. Eine Datenblock-Rekonstruktionsvorrichtung 122 rekonstruiert den Datenblock aus den transferierten Halbbytes.
18 stellt den Datentransfer über eine Leitung eines Systems dar, das die positive und negative Taktflanke verwendet. Gerade Daten und ungerade Daten, die über die Leitung 1 transferiert werden sollen, sind gezeigt. Die Schraffur zeigt die negativen Taktflankendaten in dem kombinierten Signal an, und keine Schraffur die geraden. Wie gezeigt, wird die Datentransferrate mal zwei erhöht.
19 ist eine bevorzugte Implementierung der hybriden parallelen/seriellen Schnittstelle, die zwischen einer GC-Steuerung 38 und einer GC 124 verwendet wird. Ein Datenblock, der zum Beispiel 16 Bits von GC-Steuerdaten (8 Bits RX und 8 Bits TX) hat, wird von der GC-Steuerung 38 an eine Datenblock-Demultiplexvorrichtung 40 gesendet. Der Datenblock wird in zwei Halbbytes, wie etwa zwei Achtbit-Halbbytes, gedemultiplext. Ein Anfangsbit wird zu jedem Halbbyte hinzugefügt, was zum Beispiel 9 Bits pro Halbbyte ergibt. Die zwei Halbbytes werden unter Verwendung von zwei P/S-Wandlern 42 über zwei Leitungen transferiert. Die S/P- Wandler 46 wandeln die empfangenen Halbbytes nach dem Erkennen der Anfangsbits in das parallele Format um. Die Datenblock-Rekonstruktionsvorrichtung rekonstruiert die ursprünglichen 16 Bits, um die Verstärkung der GC 124 zu steuern. Wenn von den Anfangsbits, wie etwa in 11, eine Funktion angezeigt wird, führt die AGC 124 diese Funktion für den empfangenen Block durch, bevor die Verstärkung eingestellt wird.
20 ist eine andere bevorzugte Implementierung für einen hybriden Parallel-Seriell-Wandler unter Verwendung von drei (3) Leitungen zwischen einer GC-Steuerung 38 und einer RX-GC 30 und TX-GC 32. Die GC-Steuerung 38 sendet, wie etwa gemäß 14, einen Datenblock an die GC 30, 32 mit passenden RX- und TX-Verstärkungswerten und Anfangsbits. Wenn die Anfangsbits nach 14 verwendet werden, ist die Vorrichtung 1 die RX-GC 30, und die Vorrichtung 2 ist die TX-GC 32. Die Datenblock-Demultiplexvorrichtung 40 demultiplext den Datenblock für den Transfer über die drei Leitungen in drei Halbbytes. Unter Verwendung der drei P/S-Wandler 42 und der drei S/P-Wandler 46 werden die Halbbytes seriell über die Leitungen transferiert und in die ursprünglichen Halbbytes umgewandelt. Die Datenblock-Rekonstruktionsvorrichtung 48 rekonstruiert den ursprünglichen Datenblock und führt die Funktion, wie durch die Anfangsbits angezeigt, wie zum Beispiel eine relative Vergrößerung, relative Verringerung oder Absolutwertbildung, durch. Die sich ergebenden Daten werden, wie durch die Anfangsbits angezeigt, entweder an die RX- oder TX-GC 30, 32 gesendet.

Claims

Basisstation mit einem hybriden seriellen/parallelen Busschnittstellensystem zum Transferieren von Daten von einer Verstärkungsregelungssteuerung (38) an Empfangs- und Sendeverstärkungssteuerungen (30, 32), wobei das Schnittstellensystem dadurch gekennzeichnet ist, daß es aufweist: eine Datenblock-Demultiplexvorrichtung (40) zum Demultiplexen eines Datenblocks von der Verstärkungsregelungssteuerung (38) in m Sätze mit n Bits und zum Hinzufügen eines Anfangsbits zu jedem der m Sätze, wobei ein Anfangsbit jedes beliebigen der m Sätze mit einem vorgegebenen Zustand bereitgestellt wird, um den Anfang eines Datenblocktransfers anzuzeigen, wobei die m Anfangsbits Zustände haben, die zusammen eine bestimmte Funktion, die ausgeführt werden soll, oder eine Zielvorrichtung darstellen, wobei die Funktion eine der folgenden ist: eine relative Erhöhung, eine relative Verringerung und eine Absolutwertfunktion und wobei das Ziel eines der folgenden ist: die Empfangsverstärkungssteuerung (30) oder die Sendeverstärkungssteuerung (32); für jeden der m Sätze, wobei m > 1, eine getrennte Leitung (44) zum Transferieren dieses Satzes der m Sätze von der Verstärkungsregelungssteuerung (38); und eine Datenblock-Rekonstruktionsvorrichtung (48), um, wenn auf einer der Leitungen ein Anfangsbit mit einem gegebenen Zustand erkannt wird, die m Sätze über die jeweiligen Leitungen zu empfangen, um die m Sätze zu dem Datenblock zu kombinieren, und um die m Datensätze gemäß den m Anfangsbits zu nutzen, indem entweder die durch die Kombination der m Anfangsbits angezeigte Funktion ausgeführt wird oder der Datenblock an die durch die Kombination der m Anfangsbits angezeigte Zielvorrichtung geleitet wird.
Basisstation nach Anspruch 1, wobei die Demultiplexvorrichtung, wenn die Schnittstelle keine Daten sendet, alle die getrennten Leitungen in einem Nullzustand hält.
Basisstationsschnittstelle nach Anspruch 1, wobei die m Anfangsbits gemeinsam sowohl die bestimmte Funktion, die ausgeführt werden soll, als auch die Zielvorrichtung darstellen.