JPH01286058A

JPH01286058A - キャッシュメモリ装置

Info

Publication number: JPH01286058A
Application number: JP63116594A
Authority: JP
Inventors: Yasushi Oi; 康大井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1989-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はキャッシュ制御装置に関し、特に、キャッシュ
メモリのブリフェッチ制御方式に関する。

〔従来の技術〕

キャッシュメモリのプリフェッチ方式は、近い将来、ホ
ストによってアクセスされる可能性の高いデータを予め
主記憶からフェッチしておく方式である。一般に、ある
キャッシュブロック（ブロックアドレスＡ）のデータア
クセスが発生すると、その次のブロック（ブロックアド
レスＡ＋１）のデータアクセスが発生する可能性がきわ
めて高いため、キャッシュのブリフェッチにおいては、
次のブロックアドレスに存在するデータブロックをフェ
ッチするのが普通である。

キャッシュプリフェッチ方式では、プリフェッチされる
データブロックが、既にキャッシュ内に存在するか否か
を確認するためのディレクトリ検索処理（ブリフェッチ
ルックアップ制御）を実行する必要がある０通常のホス
トＣＰＵからのキャッシュアクセス時にブリフェッチル
ックアップ処理を実行するためには、アクセスアドレス
のディレクトリ検索と、アクセスアドレスを１だけ増加
させたアドレスのディレクトリ検索を両方とも実行する
必要がある。

第３図は、キャッシュブリフェッチ方式を実現するハー
ドウェアの従来例のブロック図を示している。

第３図において、２０１はブリフェッチタイミング生成
器、２０２はブリフェッチルックアップ用アドレスラッ
チ、１０１はブリフェッチルックアップ用アドレスイン
クリメンタ、１０２はアドレスマルチプレクサ、１０３
はアドレスディレクトリ、１１０はリプレースコントロ
ーラ、１０６はキャッシュデータメモリを各々表わす。

キャッシュディレクトリ１０３の内容構成は、連想数や
、サブブロック方式などの組合せにより、複数の可能性
が考えられるが、ここでは、最も簡単な例を掲げる。キ
ャッシュディレクトリ１０３において、１は９−５１２
アドレスデコーダ、２は５１２ワード、ｘ２０ビットア
ドレスメモリ、３は２０ビツトアドレス比較器を各々表
わす。

ブリフェッチタイミング生成器２０１は、ホス）ＣＰＵ
からのアクセスアドレス１００によるディレクトリ検索
と、アクセスアドレス１００を１だけ増加させたアドレ
スのディレクトリ検索を時間的にずらして実行するため
のタイミングを生成する機構である。まず、アクセスア
ドレスのディレクトリ検索のために、人力２２１が選択
され、次にブリフェッチアドレス検索のため、人力２２
２が選択される０選択結果のアドレス２２３は、キャッ
シュディレクトリ１０３に入力される。

アドレス２２３の下位９ビツト１１は、アドレスデコー
ダ１に入力され、アドレスメモリ２を検索するインデク
スとなる。その結果から得られたデータ１３は、アドレ
ス２２３の上位２０ビツト１２と比較される。比較は比
較器３で実行され、その結果、一致信号１４が生成され
る。

一致信号１４は、ホストＣＰＵにＨＩ’Ｔ信号として通
知されるとともに、リプレース・コントローラ１１０に
も通知され、ミスヒツトの場合のリプレース制御番こ用
いられる。さらに、キャッシュデータメモリ１０６にも
通知され、データバス２２４へのデータストローブ信号
として用いられる。

〔発明が解決しようとする課題〕

上述したように、本従来例では、アドレスのディレクト
リ検索を時間的にずらして直列に実行するために、キャ
ッシュブリフェッチのためのブリフェッチルックアップ
処理に時間がより多く必要となるという欠点を有してい
た。

特に、この従来例に準拠して、全てのキャッシュアクセ
スにおけるブリフェッチを実行する方式（常時ブリフェ
ッチ方式）を実現する場合、ホス）ＣＰＵのキャッシュ
アクセスタイムに影響を与えることになり、上記の欠点
は致命的であるといえる。

本発明の目的は、上記欠点を除去し、簡潔な回路構成で
常時ブリフェッチ方式を実現できるキャッシュメモリ装
置を提供する事にある。

〔課題を解決するための手段〕

本発明のキャッシュメモリ装置の構成は、メモリアドレ
スの一部で選択される複数のメモリバンクからなるキャ
ッシュメモリ装置であって、前記メモリバンクの各々に
対応してキャッシュのヒツトあるいはミスヒツトを判定
するキャッシュメモリアドレス検索手段、およびキャッ
シュミスヒツト時のリプレース制御手段を具備し、ホス
トプロセッサによるアクセスの際、前記複数のメモリバ
ンクに対応するアドレス検索が並列に実行され、前記メ
モリアドレスの一部で選択されたメモリバンクの検索結
果のみが前記ホストプロセッサに通知され、また、前記
アドレス検索の結果、ミスヒツトと判定された全ての前
記メモリバンクに対して、前記リプレース制御手段が起
動される事を特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を表わすブロック図であ
り、１００はホストＣＰＵからのアクセスアドレス、１
０１はブリフェッチルックアップ用アドレスインクリメ
ンタ、１０２はアドレスマルチプレクサ、１０３，１０
４はキャッシュディレクトリ、１０５はヒツト信号のマ
ルチプレクサ、１０６，１０７はキャッシュデータメモ
リ、１０８．１０９はデータマルチプレクサ、１１０は
リプレースコントローラ、１１１はデータマルチプレク
サを各々表わす。

キャッシュディレクトリ１０３の内容構成は、連想数や
、サブブロック方式などの組合せにより複数の可能性が
考えられるが、ここでは、最も簡単な例を掲げる。キャ
ッシュディレクトリ１０３において、１は９−５１２ア
ドレスデコーダ、２は５１２ワードｘ２０ビツトアドレ
スメモリ、３は２０ビツトアドレス比較器を各々表わす
。

次に、この第１の実施例の構成の詳細を説明する。

アドレス１００の最下位ビット１２１は、その他のビッ
ト１２２とは１分離して扱われる。これは、最下位ビッ
ト１２１が本実施例のバンク選択信号として用いられる
ことを意味している。最下位ビット１２１は、ホストＣ
ＰＵからのアクセスアドレス上位１２２と、アクセスア
ドレス上位１２２を１だけ増加させたアドレスのいずれ
を、キャッシュディレクトリ１０３に入力するかを選択
する信号として用いられる。１０１はアドレスを１だけ
増加させるためのインクリメンタである。

選択されたアドレス上位１２３に対して、常に０値をと
り最下位アドレス１２４が付加される。

これで、キャッシュディレクトリ１０３に入力されるア
ドレスの最下位ビットは必ずＯとなる。

キャッシュディレクトリ１０４に入力されるアドレス１
２６は、アクセスアドレス上位１２２に対して、常に１
値をとる最下位アドレス１２５が付加さ、れることで得
られる。これで、キャッシュディレクトリ１０４に入力
されるアドレスの最下位ビットは必ず１となる。

キャッシュディレクトリ１０３，１０４の内部ではアド
レス検索が実行される。その方法については、従来例で
述べたものと同一である。結果として、一致信号１２７
，１２８が得られる。

一致信号１２７，１２８は、ホストｃｐｕにＨＩＴ信号
として通知されるとともに、リプレースコントローラ１
１０にも通知され、ミスヒツトの場合のリプレース制御
に用いられる。さらに、キャッシュデータメモリ１０６
，１０７にも通知され、ＣＰＵデータバス１２９へのデ
ータストローブ信号として用いられる。

第３図で示された従来例との差異は、アドレス最下位信
号１２１が、バンク選択信号として用いられる点にある
。最下位ビット１２１は、ホストｃｐｕに通知される）
（ＩＴ倍信号１２７，１２８の２つから選択する機能、
ＣＰＵデータバス１２９へ接続されるデータメモリを１
０６，１０７の２つから選択する機能、さらに、ブリフ
ェッチデータバス１３０に対して、上記データバスに接
続されていない、もう一方のデータメモリを接続する機
能（これらは、ヒ？ット信号のマルチプレクサ１０５、
データマルチプレクサ１０８，１０９で実現されている
）をもつ。

次に、この実施例の動作について、常時ブリフェッチ方
式の実現法を中心に説明する。

まず、第１のアドレス例として、ホストＣＰＵからのア
クセスアドレス１００の値が０００・・・０００である
ようなデータリードの場合を考える。

アドレス最下位１２１はＯであるから、マルチプレクサ
１０２において、アドレス上位は、インクリメンタ１０
１を通過しないほうが選択される。その結果、キャッシ
ュディレクトリ１０３には、アドレスＯＯＯ・・・００
０が、キャッシュディレクトリ１０４には、アドレス０
００・・・００１が、各々入力される。つまり、アクセ
スアドレスの検索は１０３で、ブリフェッチアドレスの
検索は１０４で行なわれることになる。

両方のアドレス検索結果が１２７，１２８がら出力され
る。マルチプレクサ１０５は、そのうちディレクトリ１
０３の出力１２７を選択してホストＣＰＵに返す。

また、両方のアドレス検索結果１２７．１２８がリプレ
ースコントローラ１１０に通知されるが、これらとアド
レス最下位１２１の情報から、アクセスアドレスのミス
ヒツトか、ブリフェッチアドレスのミスヒツトかを識別
してリプレース動作を開始する。

ディレクトリ１０３でのミスヒツト時には、データマル
チプレクサ１１１は、ＣＰＵデータバス１２９をシステ
ムバスに接続する。ホストＣＰＵは、リプレース転送に
よるデータの引渡しまで待たされることになる。

これに対し、ディレクトリ１０４でのミスヒツト時には
、データマルチプレクサ１１１は、ブリフェッチデータ
バス１３０をシステムバスに接続する。これにより、ホ
ストＣＰＵによるＣＰＵデータバス１２９を介したキャ
ッシュデータメモリバンク１０６のアクセスと、リプレ
ースコントローラ１１０による、ブリフェッチデータバ
ス１３０を介したキャッシュデータメモリバンク１０７
のアクセスとが、並列に動作可能である。

ディレクトリ１０３および１０４の両方でミスヒツトが
発生した場合には、リプレースコントローラ１１０は、
アクセスアドレスによる検索の行なわれた１０３のミス
ヒツトに対して優先的に処理する。１０４のミスヒツト
処理を続けて行なうかどうかは任意である。

第２のアドレス例として、ホストＣＰＵからのアクセス
アドレス１００の値が０００・・・００１であるような
データリードの場合を考える。

アドレス最下位は１であるから、マルチプレクサ１０２
において、アドレス上位は、インクリメンタ１０１を通
過するほうが選択される。その結果、キャッシュディレ
クトリ１０３には、アドレス０００・・・０１０が、キ
ャッシュディレクトリ１０４には、アドレス０００・・
・００１が、各々入力される。

この場合、アクセスアドレスの検索は１０４で、ブリフ
ェッチアドレスの検索は１０３で行なわれる点が、上記
の第１のアドレス例との差異となる。

両方のアドレス検索結果が１２７，１２８から出力され
る。マルチプレクサ１０５は、そのうちディレクトリ１
０４の出力１２８を選択してホス）ＣＰＵに返す、また
、両方のアドレス検索結果１２７．１２８がリプレース
コントローラ１１０に通知されるが、これらとアドレス
最下位１２１の情報から、アクセスアドレスのミスヒツ
トか、ブリフェッチアドレスのミスヒツトかを識別し、
リプレース動作を開始する。以下、ディレクトリ１０３
と１０４とが入れ替わるなどの点に注意すれば、上述の
第１のアドレス例の場合と同様の動作をする。

本発明のもう一つの実施例を図面を用いて説明する。

第２図は、本発明の第２の実施例のブロック図である。

第２図において、１３３・・・デュアルポートキャッシ
ュディレクトリ、４．５・・・９−５１２アドレスデコ
ーダ、６・・・５１２ワードｘ２０ビツトデユアルポー
トアドレスメモリ、７，８・・・２０ビツトアドレス比
較器を各々表わしている。

２つめの実施例と、上述の実施例との差異はつぎの通り
である：即ち、キャッシュディレクトリが、デュアルポ
ート化されたアドレスメモリ６をもち、アクセスアドレ
スの検索と、ブリフェッチアドレスの検索が同一のディ
レクトリで行なわれる点である。この場合でも、キャッ
シュメモリアドレス検索手段としてのアドレス比較器は
、キャッシュデータメモリバンク１０６，１０７に対応
して２つあり、ディレクトリの並列検索が実行されるな
ど、第１の実施例と同様の動作が実行される。

〔発明の効果〕

以上延べたように、本発明を用いれば、常時ブリフェッ
チアルゴリズムを実現するために必要な並列動作機能を
構成することが可能である。

本発明は、実施例中のキャッシュディレクトリのＬＳＩ
化など、安価で高性能なキャッシュサポートＬＳＩの登
場により、マルチチップ構成のシステムにおいても、簡
単に上記のようなシステムが構成できることによる意義
が大きい。

【図面の簡単な説明】

第１図及び第２図は本発明の第１及び第２の実施例を表
わすブロック図、第３図はキャッシュブリフェッチ方式
を実現するハードウェアの従来例のブロック図である。４．５・・・９−５１２アドレスデコーダ、６・・・５
１２ワードｘ２０ビツトデユアルポートアドレスメモリ
、７．８・・・２０ビツトアドレス比較器、１００・・
・ホストＣＰＵからのアクセスアドレス、１０１・・・
ブリフェッチルックアップ用アドレスインクリメンタ、
１０２・・・アドレスマルチプレクサ、１０３．１０４
・・・キャッシュディレクトリ、１０５・・・ヒツト信
号のマルチプレクサ、１０６゜１０７・・・キャッシュ
データメモリ、１０８．１０９・・・データマルチプレ
クサ、１１０・・・リプレースコントローラ、１１１川
データマルチプレクサ、１３３・・・デュアルポートキ
ャッシュディレクトリ、２０１・・・ブリフェッチタイ
ミング生成器、２０２・・・ブリフェッチルックアップ
用アドレスラッチ。

Claims

【特許請求の範囲】

メモリアドレスの一部で選択される複数のメモリバンク
からなるキャッシュメモリ装置であって、前記メモリバ
ンクの各々に対応してキャッシュのヒットあるいはミス
ヒットを判定するキャッシュメモリアドレス検索手段、
およびキャッシュミスヒット時のリプレース制御手段を
具備し、ホストプロセッサによるアクセスの際、前記複
数のメモリバンクに対応するアドレス検索が並列に実行
され、前記メモリアドレスの一部で選択されたメモリバ
ンクの検索結果のみが前記ホストプロセッサに通知され
、また、前記アドレス検索の結果、ミスヒットと判定さ
れた全ての前記メモリバンクに対して、前記リプレース
制御手段が起動される事を特徴とするキャッシュメモリ
装置。