JPH11259358A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH11259358A JPH11259358A JP10058133A JP5813398A JPH11259358A JP H11259358 A JPH11259358 A JP H11259358A JP 10058133 A JP10058133 A JP 10058133A JP 5813398 A JP5813398 A JP 5813398A JP H11259358 A JPH11259358 A JP H11259358A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- access
- cpu
- read
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【構成】 同期バス方式のＣＰＵ１２は、メモリカード
１６の所望のワードにハーフワード毎にアクセスする。
メモリコントローラ１４は、上位ハーフワードに対する
読み出し要求に応答して、信号をメモリカード１６から
読み出すとともに、所定期間経過後にＲＥＡＤＹ信号を
ＣＰＵに戻す。ＣＰＵ１２は、ＲＥＡＤＹ信号の立ち下
がり期間にリード信号を取り込む。メモリコントローラ
１４は、ＲＥＡＤＹ信号の出力が中止された時点で、信
号の読み出しを中止する。つまり、下位ハーフワードに
対する読み出し要求が与えられても、これに応答して信
号を読み出すことはない。 【効果】 下位ハーフワードに対する読み出し要求が出
力される間、アドレス信号をホールドできるため、同期
バス方式でＰＣＭＣＩＡフォーマットを満足できる。
１６の所望のワードにハーフワード毎にアクセスする。
メモリコントローラ１４は、上位ハーフワードに対する
読み出し要求に応答して、信号をメモリカード１６から
読み出すとともに、所定期間経過後にＲＥＡＤＹ信号を
ＣＰＵに戻す。ＣＰＵ１２は、ＲＥＡＤＹ信号の立ち下
がり期間にリード信号を取り込む。メモリコントローラ
１４は、ＲＥＡＤＹ信号の出力が中止された時点で、信
号の読み出しを中止する。つまり、下位ハーフワードに
対する読み出し要求が与えられても、これに応答して信
号を読み出すことはない。 【効果】 下位ハーフワードに対する読み出し要求が出
力される間、アドレス信号をホールドできるため、同期
バス方式でＰＣＭＣＩＡフォーマットを満足できる。
Description
【０００１】
【産業上の利用分野】この発明はメモリアクセス方式に
関し、特にたとえばディジタルカメラに適用され、ＣＰ
Ｕがメモリコントローラを介してメモリにアクセスす
る、メモリアクセス方式に関する。
関し、特にたとえばディジタルカメラに適用され、ＣＰ
Ｕがメモリコントローラを介してメモリにアクセスす
る、メモリアクセス方式に関する。
【０００２】
【従来の技術】従来のこの種のメモリアクセス方式とし
て、同期バス方式が知られている。この同期バス方式で
は、ＣＰＵが図８（Ｂ）に示すハイレベルのリード／ラ
イト信号（Ｒ／Ｗ信号）をメモリコントローラに与える
と、メモリコントローラが図８（Ｄ）に示すアクティブ
ローのリードイネーブル信号をメモリに出力する。これ
によって、メモリから図８（Ｆ）に示すタイミングで信
号が読み出され、メモリコントローラは、このリード信
号とともに図８（Ｅ）に示すＲＥＡＤＹ信号をＣＰＵに
出力する。ＲＥＡＤＹ信号は、信号の読み出しの終了を
示すタイミング信号である。ＣＰＵは、このＲＥＡＤＹ
信号がローレベルとなる期間に、クロックの立ち上がり
に応答してリード信号を取り込み、その後ＲＥＡＤＹ信
号の立ち上がりに応答してアクセスを中止する。なお、
ＣＰＵはリード／ライト信号とともにチップセレクト信
号およびアドレス信号を出力し、チップセレクト信号お
よびアドレス信号の出力を中止することによって、メモ
リへのアクセスを中止する。
て、同期バス方式が知られている。この同期バス方式で
は、ＣＰＵが図８（Ｂ）に示すハイレベルのリード／ラ
イト信号（Ｒ／Ｗ信号）をメモリコントローラに与える
と、メモリコントローラが図８（Ｄ）に示すアクティブ
ローのリードイネーブル信号をメモリに出力する。これ
によって、メモリから図８（Ｆ）に示すタイミングで信
号が読み出され、メモリコントローラは、このリード信
号とともに図８（Ｅ）に示すＲＥＡＤＹ信号をＣＰＵに
出力する。ＲＥＡＤＹ信号は、信号の読み出しの終了を
示すタイミング信号である。ＣＰＵは、このＲＥＡＤＹ
信号がローレベルとなる期間に、クロックの立ち上がり
に応答してリード信号を取り込み、その後ＲＥＡＤＹ信
号の立ち上がりに応答してアクセスを中止する。なお、
ＣＰＵはリード／ライト信号とともにチップセレクト信
号およびアドレス信号を出力し、チップセレクト信号お
よびアドレス信号の出力を中止することによって、メモ
リへのアクセスを中止する。
【０００３】一方、メモリに信号を書き込むときは、Ｃ
ＰＵはローレベルのリード／ライト信号とともに図８
（Ａ）に示すライト信号をメモリコントローラに入力す
る。メモリコントローラは、これに応じて図８（Ｇ）に
示すライトイネーブル信号を出力し、このライトイネー
ブル信号の立ち上がりタイミングでライト信号をメモリ
に書き込む。メモリコントローラは、ライトイネーブル
信号の立ち上がりから所定期間経過後に図８（Ｈ）に示
すＲＥＡＤＹ信号をＣＰＵに与え、これに応じて、ＣＰ
Ｕはアクセスを中止する。
ＰＵはローレベルのリード／ライト信号とともに図８
（Ａ）に示すライト信号をメモリコントローラに入力す
る。メモリコントローラは、これに応じて図８（Ｇ）に
示すライトイネーブル信号を出力し、このライトイネー
ブル信号の立ち上がりタイミングでライト信号をメモリ
に書き込む。メモリコントローラは、ライトイネーブル
信号の立ち上がりから所定期間経過後に図８（Ｈ）に示
すＲＥＡＤＹ信号をＣＰＵに与え、これに応じて、ＣＰ
Ｕはアクセスを中止する。
【０００４】このように、同期バス方式では、ＣＰＵは
ＲＥＡＤＹ信号の立ち上がりに応答してメモリへのアク
セスを中止する。
ＲＥＡＤＹ信号の立ち上がりに応答してメモリへのアク
セスを中止する。
【０００５】
【発明が解決しようとする課題】しかし、コンパクトフ
ラッシュなどの外部記憶メモリで採用されているＰＣＭ
ＣＩＡフォーマットでは、アクセス終了後に一定期間チ
ップセレクト信号およびアドレス信号をホールドするこ
とを要求している。つまり、メモリコントローラは、リ
ードイネーブル信号あるいはライトイネーブル信号を立
ち上げた後も、チップセレクト信号およびアドレス信号
を一定期間メモリに出力する必要がある。
ラッシュなどの外部記憶メモリで採用されているＰＣＭ
ＣＩＡフォーマットでは、アクセス終了後に一定期間チ
ップセレクト信号およびアドレス信号をホールドするこ
とを要求している。つまり、メモリコントローラは、リ
ードイネーブル信号あるいはライトイネーブル信号を立
ち上げた後も、チップセレクト信号およびアドレス信号
を一定期間メモリに出力する必要がある。
【０００６】これに対して、同期バス方式では、信号の
書込時はともかく、信号の読出時にはホールド期間を確
保できない。つまり、信号の書込時は、ライトイネーブ
ル信号の立ち上がりからＲＥＡＤＹ信号の立ち上がりま
でに時間的余裕があるが、信号の読み出し時は、リード
信号の取り込みからＲＥＡＤＹ信号の立ち上がりまでに
１／２クロック期間もないため、ホールド期間を十分に
確保することはできない。このため、従来の同期バス方
式では、ＰＣＭＣＩＡフォーマットを満足することはで
きなかった。
書込時はともかく、信号の読出時にはホールド期間を確
保できない。つまり、信号の書込時は、ライトイネーブ
ル信号の立ち上がりからＲＥＡＤＹ信号の立ち上がりま
でに時間的余裕があるが、信号の読み出し時は、リード
信号の取り込みからＲＥＡＤＹ信号の立ち上がりまでに
１／２クロック期間もないため、ホールド期間を十分に
確保することはできない。このため、従来の同期バス方
式では、ＰＣＭＣＩＡフォーマットを満足することはで
きなかった。
【０００７】それゆえに、この発明の主たる目的は、ホ
ールド期間を必要とする記録媒体に、同期バス方式のＣ
ＰＵを用いて適切にアクセスすることができる、メモリ
アクセス方式を提供することである。
ールド期間を必要とする記録媒体に、同期バス方式のＣ
ＰＵを用いて適切にアクセスすることができる、メモリ
アクセス方式を提供することである。
【０００８】
【課題を解決するための手段】この発明は、メモリに設
けられたかつ第１所定数のバイトからなる所望のワード
に対して所定バイト単位でアクセス要求を出力するＣＰ
Ｕ、およびアクセス要求に応答して所望のワードにアク
セスするアクセス手段を備え、アクセス手段は第１所定
数よりも少ない第２所定数のバイトに対するアクセスが
終了したときアクセス不能化信号を出力するアクセス不
能化手段を含む、メモリアクセス方式である。
けられたかつ第１所定数のバイトからなる所望のワード
に対して所定バイト単位でアクセス要求を出力するＣＰ
Ｕ、およびアクセス要求に応答して所望のワードにアク
セスするアクセス手段を備え、アクセス手段は第１所定
数よりも少ない第２所定数のバイトに対するアクセスが
終了したときアクセス不能化信号を出力するアクセス不
能化手段を含む、メモリアクセス方式である。
【０００９】
【作用】メモリに設けられたそれぞれのワードは３２ビ
ットつまり４バイトからなり、ＣＰＵは１６ビットつま
りハーフワード毎に所望のワードにアクセスする。メモ
リから信号を読み出すとき、メモリコントローラはたと
えば上位１６ビットに対する読み出し要求に応答して、
リードイネーブル信号をメモリに出力するとともに、所
定期間経過後にＲＥＡＤＹ信号をＣＰＵに戻す。このた
め、ＣＰＵはＲＥＡＤＹ信号の立ち下がり期間における
クロックの立ち上がりタイミングで、メモリから読み出
された信号を取り込む。メモリコントローラは、ＲＥＡ
ＤＹ信号の立ち上げと同時にリードイネーブル信号の出
力を中止する。つまり、後半１６ビットに対する読み出
し要求に応答してリードイネーブル信号を出力すること
はない。ただし、メモリコントローラは、後半１６ビッ
トに対する読み出し要求の出力から所定期間経過後に、
ＲＥＡＤＹ信号を出力する。このＲＥＡＤＹ信号に応答
して、ＣＰＵは所望のワードに対するアクセスを中止す
る。したがって、後半１６ビットに対する読み出し要求
が出力される間、アドレス信号がホールドされる。
ットつまり４バイトからなり、ＣＰＵは１６ビットつま
りハーフワード毎に所望のワードにアクセスする。メモ
リから信号を読み出すとき、メモリコントローラはたと
えば上位１６ビットに対する読み出し要求に応答して、
リードイネーブル信号をメモリに出力するとともに、所
定期間経過後にＲＥＡＤＹ信号をＣＰＵに戻す。このた
め、ＣＰＵはＲＥＡＤＹ信号の立ち下がり期間における
クロックの立ち上がりタイミングで、メモリから読み出
された信号を取り込む。メモリコントローラは、ＲＥＡ
ＤＹ信号の立ち上げと同時にリードイネーブル信号の出
力を中止する。つまり、後半１６ビットに対する読み出
し要求に応答してリードイネーブル信号を出力すること
はない。ただし、メモリコントローラは、後半１６ビッ
トに対する読み出し要求の出力から所定期間経過後に、
ＲＥＡＤＹ信号を出力する。このＲＥＡＤＹ信号に応答
して、ＣＰＵは所望のワードに対するアクセスを中止す
る。したがって、後半１６ビットに対する読み出し要求
が出力される間、アドレス信号がホールドされる。
【００１０】
【発明の効果】この発明によれば、所望のワードの第２
所定数のバイトへのアクセスが終了したときアクセス不
能化信号を出力するようにしたため、アクセス不能化信
号が出力されてから所望のワードの全てに対してアクセ
スされるまでの間、ホールド期間を確保することができ
る。つまり、同期バス方式のＣＰＵを用いて、ホールド
期間を要求する記録媒体に適切にアクセスできる。
所定数のバイトへのアクセスが終了したときアクセス不
能化信号を出力するようにしたため、アクセス不能化信
号が出力されてから所望のワードの全てに対してアクセ
スされるまでの間、ホールド期間を確保することができ
る。つまり、同期バス方式のＣＰＵを用いて、ホールド
期間を要求する記録媒体に適切にアクセスできる。
【００１１】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１２】
【実施例】図１を参照して、この実施例のディジタルカ
メラ１０は、同期バス方式のＣＰＵ１２を含む。このデ
ィジタルカメラ１０には、コンパクトフラッシュのよう
なＰＣＭＣＩＡフォーマットを採用するメモリカード１
６が装着され、ＣＰＵ１２はメモリコントローラ１４を
介してこのメモリカード１６にアクセスする。
メラ１０は、同期バス方式のＣＰＵ１２を含む。このデ
ィジタルカメラ１０には、コンパクトフラッシュのよう
なＰＣＭＣＩＡフォーマットを採用するメモリカード１
６が装着され、ＣＰＵ１２はメモリコントローラ１４を
介してこのメモリカード１６にアクセスする。
【００１３】メモリカード１６のメモリエリアに設けら
れたそれぞれのワードは、図２に示すように３２ビット
つまり４バイトからなる。アドレスは１ワードを構成す
るバイト数に関係なく、１バイト毎に割り当てられるた
め、最初のワードにはアドレス“０”が付され、２番目
のワードにはアドレス“４”が付される。このように、
各ワードに付されるアドレス値は４つずつ変化する。
れたそれぞれのワードは、図２に示すように３２ビット
つまり４バイトからなる。アドレスは１ワードを構成す
るバイト数に関係なく、１バイト毎に割り当てられるた
め、最初のワードにはアドレス“０”が付され、２番目
のワードにはアドレス“４”が付される。このように、
各ワードに付されるアドレス値は４つずつ変化する。
【００１４】メモリカード１６にアクセスするとき、Ｃ
ＰＵ１２は、図４（Ａ）〜（Ｅ）または図５（Ａ）〜
（Ｅ）に示すアドレスストローブ信号，チップセレクト
信号，リード／ライト信号，アドレス信号およびバイト
イネーブル信号を、バス１３を介してメモリコントロー
ラ１４に入力する。バイトイネーブル信号は、所望のワ
ードにバイト単位でアクセスするときに用いられる。Ｃ
ＰＵ１２がハーフワード毎に所望のワードにアクセスす
るとき、バイトイネーブル信号は“１”および“０”の
いずれかの値をとる。“１”であれば上位１６ビットが
指定され、“０”であれば下位１６ビットが指定され
る。
ＰＵ１２は、図４（Ａ）〜（Ｅ）または図５（Ａ）〜
（Ｅ）に示すアドレスストローブ信号，チップセレクト
信号，リード／ライト信号，アドレス信号およびバイト
イネーブル信号を、バス１３を介してメモリコントロー
ラ１４に入力する。バイトイネーブル信号は、所望のワ
ードにバイト単位でアクセスするときに用いられる。Ｃ
ＰＵ１２がハーフワード毎に所望のワードにアクセスす
るとき、バイトイネーブル信号は“１”および“０”の
いずれかの値をとる。“１”であれば上位１６ビットが
指定され、“０”であれば下位１６ビットが指定され
る。
【００１５】アドレス信号およびバイトイネーブル信号
は、図３に示すデータバス１３ａを介してバッファ３２
に入力され、その後、データバス１５ａを介してメモリ
カード１６に入力される。信号を書き込もうとする所望
のワードはアドレス信号によって特定され、信号を書き
込もうとする所望のバイトがバイトイネーブル信号によ
って特定される。信号の書込時、ＣＰＵ１２はライト信
号もバッファ３２に入力する。これによって、ライト信
号が所望のバイトに書き込まれる。信号の読出時は、Ｃ
ＰＵ１２はアドレス信号およびバイトイネーブル信号だ
けをバッファ３２に入力する。これによって所望のバイ
トから信号が読み出され、リード信号が、データバス１
５ａ，バッファ３４およびデータバス１３ａを介してＣ
ＰＵ１２に入力される。
は、図３に示すデータバス１３ａを介してバッファ３２
に入力され、その後、データバス１５ａを介してメモリ
カード１６に入力される。信号を書き込もうとする所望
のワードはアドレス信号によって特定され、信号を書き
込もうとする所望のバイトがバイトイネーブル信号によ
って特定される。信号の書込時、ＣＰＵ１２はライト信
号もバッファ３２に入力する。これによって、ライト信
号が所望のバイトに書き込まれる。信号の読出時は、Ｃ
ＰＵ１２はアドレス信号およびバイトイネーブル信号だ
けをバッファ３２に入力する。これによって所望のバイ
トから信号が読み出され、リード信号が、データバス１
５ａ，バッファ３４およびデータバス１３ａを介してＣ
ＰＵ１２に入力される。
【００１６】アドレスストローブ信号およびチップセレ
クト信号は、ＯＲ回路２８ａに入力され、ＯＲ回路２８
ａはアドレスストローブ信号およびチップセレクト信号
に論理和を施す。カウンタ２０はフリップフロップ回路
２６ａが“０”の期間クロックによってインクリメント
され、カウント値はデコーダ２２ａ〜２２ｇに入力され
る。デコーダ２２ａはカウント値が“９”となる１クロ
ック期間だけハイレベル信号を出力し、カウント値が
“９”以外のときローレベル信号を出力する。また、デ
コーダ２２ｃおよび２２ｅは、カウント値が“７”のと
きだけハイレベル信号を出力し、これ以外のときローレ
ベル信号を出力する。さらに、デコーダ２２ｂおよび２
２ｄは、カウント値が“３”のときだけローレベル信号
を出力し、“３”以外のカウント値ではハイレベル信号
を出力する。さらにまた、デコーダ２２ｇはカウント値
が“８”のときローレベル信号を出力し、これ以外の期
間ではハイレベル信号を出力する。
クト信号は、ＯＲ回路２８ａに入力され、ＯＲ回路２８
ａはアドレスストローブ信号およびチップセレクト信号
に論理和を施す。カウンタ２０はフリップフロップ回路
２６ａが“０”の期間クロックによってインクリメント
され、カウント値はデコーダ２２ａ〜２２ｇに入力され
る。デコーダ２２ａはカウント値が“９”となる１クロ
ック期間だけハイレベル信号を出力し、カウント値が
“９”以外のときローレベル信号を出力する。また、デ
コーダ２２ｃおよび２２ｅは、カウント値が“７”のと
きだけハイレベル信号を出力し、これ以外のときローレ
ベル信号を出力する。さらに、デコーダ２２ｂおよび２
２ｄは、カウント値が“３”のときだけローレベル信号
を出力し、“３”以外のカウント値ではハイレベル信号
を出力する。さらにまた、デコーダ２２ｇはカウント値
が“８”のときローレベル信号を出力し、これ以外の期
間ではハイレベル信号を出力する。
【００１７】デコーダ２２ｂ〜２２ｆには、リード／ラ
イト信号も入力される。リード／ライト信号がハイレベ
ルとなると、デコーダ２２ｂ，２２ｃおよび２２ｇが能
動化され、リード／ライト信号がローレベルとなると、
デコーダ２２ｄおよび２２ｅが能動化される。一方、論
理和信号をラッチイネーブル回路２４ａに入力する。ラ
ッチイネーブル回路２４ａは、ＯＲ回路２８ａからの論
理和信号から“０”のラッチパルスを生成する。そし
て、デコーダ２２ａからの出力信号を受け、カウント値
が“９”のときに“１”のラッチパルスを生成する。フ
リップフロップ回路２６ａはクロックに応答してラッチ
イネーブル回路２４ａの出力をラッチし、ラッチ信号を
チップセレクト信号としてメモリカード１６に出力する
とともに、ゲート信号としてカウンタ２０に入力する。
つまり、信号の書き込み時は、図４（Ａ）に示すアドレ
スストローブ信号および図４（Ｂ）に示すチップセレク
ト信号に基づいて、図４（Ｆ）に示すチップセレクト信
号がフリップフロップ回路２６ａから出力される。信号
の読み出し時も、図５（Ａ），（Ｂ）および（Ｆ）に示
すように、アドレスストローブ信号およびチップセレク
ト信号から新たなチップセレクト信号が生成される。カ
ウンタ２０は、図４（Ｆ）または図５（Ｆ）に示すチッ
プセレクト信号の立ち下がりでリセットされる。
イト信号も入力される。リード／ライト信号がハイレベ
ルとなると、デコーダ２２ｂ，２２ｃおよび２２ｇが能
動化され、リード／ライト信号がローレベルとなると、
デコーダ２２ｄおよび２２ｅが能動化される。一方、論
理和信号をラッチイネーブル回路２４ａに入力する。ラ
ッチイネーブル回路２４ａは、ＯＲ回路２８ａからの論
理和信号から“０”のラッチパルスを生成する。そし
て、デコーダ２２ａからの出力信号を受け、カウント値
が“９”のときに“１”のラッチパルスを生成する。フ
リップフロップ回路２６ａはクロックに応答してラッチ
イネーブル回路２４ａの出力をラッチし、ラッチ信号を
チップセレクト信号としてメモリカード１６に出力する
とともに、ゲート信号としてカウンタ２０に入力する。
つまり、信号の書き込み時は、図４（Ａ）に示すアドレ
スストローブ信号および図４（Ｂ）に示すチップセレク
ト信号に基づいて、図４（Ｆ）に示すチップセレクト信
号がフリップフロップ回路２６ａから出力される。信号
の読み出し時も、図５（Ａ），（Ｂ）および（Ｆ）に示
すように、アドレスストローブ信号およびチップセレク
ト信号から新たなチップセレクト信号が生成される。カ
ウンタ２０は、図４（Ｆ）または図５（Ｆ）に示すチッ
プセレクト信号の立ち下がりでリセットされる。
【００１８】デコーダ２２ｂおよび２２ｃの出力はラッ
チイネーブル回路２４ｂに入力され、デコーダ２２ｄお
よび２２ｅの出力はラッチイネーブル回路２４ｃに入力
される。ラッチイネーブル回路２４ｂおよび２４ｃのい
ずれも、カウント値“３”で“０”のラッチパルスを、
カウント値“７”で“１”のラッチパルスを生成する。
そして、ラッチイネーブル回路２４ｂおよび２４ｃの出
力が、フリップフロップ回路２６ｂおよび２６ｃでクロ
ックに応答してラッチされる。デコーダ２２ｂおよび２
２ｃは信号の読み出し時だけ能動化され、デコーダ２２
ｄおよび２２ｅは信号の書き込み時だけ能動化される。
このため、信号の読み出し時、図５（Ｈ）に示すリード
イネーブル信号がフリップフロップ回路２６ｂから出力
され、信号の書き込み時、図４（Ｈ）に示すライトイネ
ーブル信号が、フリップフロップ回路２６ｃから出力さ
れる。ライトイネーブル信号およびリードイネーブル信
号のいずれも、カウント値が“４”〜“７”をとる期間
だけローレベルとなる。
チイネーブル回路２４ｂに入力され、デコーダ２２ｄお
よび２２ｅの出力はラッチイネーブル回路２４ｃに入力
される。ラッチイネーブル回路２４ｂおよび２４ｃのい
ずれも、カウント値“３”で“０”のラッチパルスを、
カウント値“７”で“１”のラッチパルスを生成する。
そして、ラッチイネーブル回路２４ｂおよび２４ｃの出
力が、フリップフロップ回路２６ｂおよび２６ｃでクロ
ックに応答してラッチされる。デコーダ２２ｂおよび２
２ｃは信号の読み出し時だけ能動化され、デコーダ２２
ｄおよび２２ｅは信号の書き込み時だけ能動化される。
このため、信号の読み出し時、図５（Ｈ）に示すリード
イネーブル信号がフリップフロップ回路２６ｂから出力
され、信号の書き込み時、図４（Ｈ）に示すライトイネ
ーブル信号が、フリップフロップ回路２６ｃから出力さ
れる。ライトイネーブル信号およびリードイネーブル信
号のいずれも、カウント値が“４”〜“７”をとる期間
だけローレベルとなる。
【００１９】デコーダ２２ｆおよび２２ｇの出力はＡＮ
Ｄ回路３０によって論理積を施され、論理積信号がクロ
ックに応答してフリップフロップ回路２６ｂでラッチさ
れる。そして、ラッチ信号がアクセスの終了タイミング
を規定するＲＥＡＤＹ信号となる。デコーダ２２ｆは信
号の読み出し時だけ能動化されるため、読み出し時は図
５（Ｉ）に示すようなカウント値が“７”および“９”
をとるときだけローレベルとなるＲＥＡＤＹ信号が出力
され、書き込み時は、図４（Ｉ）に示すようなカウント
値が“９”となるときだけローレベルとなるＲＥＡＤＹ
信号が出力される。このＲＥＡＤＹ信号によって、アク
セスの終了タイミングをしめす。なお、アドレスストロ
ーブ信号，チップセレクト信号，ライトイネーブル信
号，リードイネーブル信号およびＲＥＡＤＹ信号のいず
れも、アクティブローの信号である。
Ｄ回路３０によって論理積を施され、論理積信号がクロ
ックに応答してフリップフロップ回路２６ｂでラッチさ
れる。そして、ラッチ信号がアクセスの終了タイミング
を規定するＲＥＡＤＹ信号となる。デコーダ２２ｆは信
号の読み出し時だけ能動化されるため、読み出し時は図
５（Ｉ）に示すようなカウント値が“７”および“９”
をとるときだけローレベルとなるＲＥＡＤＹ信号が出力
され、書き込み時は、図４（Ｉ）に示すようなカウント
値が“９”となるときだけローレベルとなるＲＥＡＤＹ
信号が出力される。このＲＥＡＤＹ信号によって、アク
セスの終了タイミングをしめす。なお、アドレスストロ
ーブ信号，チップセレクト信号，ライトイネーブル信
号，リードイネーブル信号およびＲＥＡＤＹ信号のいず
れも、アクティブローの信号である。
【００２０】フリップフロップ回路２６ａから出力され
たチップセレクト信号ならびにリード／ライト信号は、
ＯＲ回路２８ｂにも入力される。ＯＲ回路２８ｂは、両
信号に論理和を施し、論理和信号をバッファ３２および
３４に入力する。バッファ３２には反転端子３２ａが設
けられているため、バッファ３２および３４が同時に能
動化されることはない。つまり、論理和信号がローレベ
ルであればバッファ３２だけが能動化され、論理和信号
がハイレベルであればバッファ３４だけが能動化され
る。バッファ３２は信号の書き込み時に能動化され、バ
ッファ３４は信号の読み出し時に能動化される。
たチップセレクト信号ならびにリード／ライト信号は、
ＯＲ回路２８ｂにも入力される。ＯＲ回路２８ｂは、両
信号に論理和を施し、論理和信号をバッファ３２および
３４に入力する。バッファ３２には反転端子３２ａが設
けられているため、バッファ３２および３４が同時に能
動化されることはない。つまり、論理和信号がローレベ
ルであればバッファ３２だけが能動化され、論理和信号
がハイレベルであればバッファ３４だけが能動化され
る。バッファ３２は信号の書き込み時に能動化され、バ
ッファ３４は信号の読み出し時に能動化される。
【００２１】図４を参照して、アドレス信号およびバイ
トイネーブル信号は、ハーフワードアクセス期間同じ値
を保持する。また、アドレス信号およびバイトイネーブ
ル信号の出力と同時に、図４（Ａ）に示すアドレススト
ローブ信号および図４（Ｊ）に示すライト信号が、ＣＰ
Ｕ１２からメモリコントローラ１４に入力される。メモ
リコントローラ１４は、ライトイネーブル信号がローレ
ベルとなる期間において、クロックのいずれかの立ち上
がりタイミングでライト信号を出力してメモリカード１
６の所望のバイトに書き込む。ＲＥＡＤＹ信号はカウン
ト値が“９”となるときだけローレベルとなる。ＲＥＡ
ＤＹ信号はＣＰＵ１２に与えられ、ＣＰＵ１２は、ＲＥ
ＡＤＹ信号の立ち上がりに応答して、チップセレクト信
号，アドレス信号，バイトイネーブル信号およびライト
信号の出力を中止する。つまり、メモリカード１６への
アクセスを中止する。
トイネーブル信号は、ハーフワードアクセス期間同じ値
を保持する。また、アドレス信号およびバイトイネーブ
ル信号の出力と同時に、図４（Ａ）に示すアドレススト
ローブ信号および図４（Ｊ）に示すライト信号が、ＣＰ
Ｕ１２からメモリコントローラ１４に入力される。メモ
リコントローラ１４は、ライトイネーブル信号がローレ
ベルとなる期間において、クロックのいずれかの立ち上
がりタイミングでライト信号を出力してメモリカード１
６の所望のバイトに書き込む。ＲＥＡＤＹ信号はカウン
ト値が“９”となるときだけローレベルとなる。ＲＥＡ
ＤＹ信号はＣＰＵ１２に与えられ、ＣＰＵ１２は、ＲＥ
ＡＤＹ信号の立ち上がりに応答して、チップセレクト信
号，アドレス信号，バイトイネーブル信号およびライト
信号の出力を中止する。つまり、メモリカード１６への
アクセスを中止する。
【００２２】以上のように、ライトイネーブル信号が立
ち上がってからアクセスが中止されるまでに２クロック
期間あり、この２クロック期間チップセレクト信号およ
びアドレス信号がホールドされる。したがって、十分な
ホールド期間を確保することができ、ＰＣＭＣＩＡフォ
ーマットを満足できる。図５を参照して、信号の読み出
し時、ＣＰＵ１２は、ＲＥＡＤＹ信号の最初の立ち下が
り期間におけるクロックの立ち上がりに応答して、図５
（Ｊ）に示すリード信号を取り込む。ＣＰＵ１２はその
後、ＲＥＡＤＹ信号の最初の立ち上がりに応答してバイ
トイネーブル信号の値を切り換える。このため、カウン
ト値が“８”となった時点でハーフワードアクセス期間
が終了する。ただし、ハーフワードアクセスのために、
バイトイネーブル信号が切り換わってもアドレス信号は
同じ値を維持する。ＲＥＡＤＹ信号は、カウント値が
“９”を取るとき再度立ち下がり、“０”に切り換わる
ときに立ち上がる。したがって、カウント値が“８”お
よび“９”をとる期間が、次のハーフワードアクセス期
間となる。アドレス信号は、ＲＥＡＤＹ信号の２回目の
立ち上がりに応答して切り換わる。
ち上がってからアクセスが中止されるまでに２クロック
期間あり、この２クロック期間チップセレクト信号およ
びアドレス信号がホールドされる。したがって、十分な
ホールド期間を確保することができ、ＰＣＭＣＩＡフォ
ーマットを満足できる。図５を参照して、信号の読み出
し時、ＣＰＵ１２は、ＲＥＡＤＹ信号の最初の立ち下が
り期間におけるクロックの立ち上がりに応答して、図５
（Ｊ）に示すリード信号を取り込む。ＣＰＵ１２はその
後、ＲＥＡＤＹ信号の最初の立ち上がりに応答してバイ
トイネーブル信号の値を切り換える。このため、カウン
ト値が“８”となった時点でハーフワードアクセス期間
が終了する。ただし、ハーフワードアクセスのために、
バイトイネーブル信号が切り換わってもアドレス信号は
同じ値を維持する。ＲＥＡＤＹ信号は、カウント値が
“９”を取るとき再度立ち下がり、“０”に切り換わる
ときに立ち上がる。したがって、カウント値が“８”お
よび“９”をとる期間が、次のハーフワードアクセス期
間となる。アドレス信号は、ＲＥＡＤＹ信号の２回目の
立ち上がりに応答して切り換わる。
【００２３】最初のＲＥＡＤＹ信号の立ち上がりつまり
カウント値が“７”から“８”に変化するときにリード
イネーブル信号が立ち上がるため、メモリカード１６か
らは所望のワードの上位１６ビットの信号だけが読み出
される。このリード信号は、そのままＣＰＵ１２に入力
され、カウント値が“７”をとる期間のクロックの立ち
上がりに応答して取り込まれ、図１に示すレジスタ１８
ａに書き込まれる。
カウント値が“７”から“８”に変化するときにリード
イネーブル信号が立ち上がるため、メモリカード１６か
らは所望のワードの上位１６ビットの信号だけが読み出
される。このリード信号は、そのままＣＰＵ１２に入力
され、カウント値が“７”をとる期間のクロックの立ち
上がりに応答して取り込まれ、図１に示すレジスタ１８
ａに書き込まれる。
【００２４】カウント値が“７”および“９”をとると
きにＲＥＡＤＹ信号を出力し、カウント値が“７”から
“８”に変化するタイミングでリードイネーブル信号を
立ち上げることによって、信号の読み出しが終了した後
２クロック期間アドレス信号をホールドすることができ
る。つまり、所望のワードの下位１６ビットからの信号
の読み出しを中止することによって、バイトイネーブル
信号がこの下位１６ビットを指定する期間、アドレス信
号をホールドすることができる。
きにＲＥＡＤＹ信号を出力し、カウント値が“７”から
“８”に変化するタイミングでリードイネーブル信号を
立ち上げることによって、信号の読み出しが終了した後
２クロック期間アドレス信号をホールドすることができ
る。つまり、所望のワードの下位１６ビットからの信号
の読み出しを中止することによって、バイトイネーブル
信号がこの下位１６ビットを指定する期間、アドレス信
号をホールドすることができる。
【００２５】メモリコントローラ１４が下位１６ビット
から信号を読み出せなかったとしても、ＣＰＵ１２は２
回目のＲＥＡＤＹ信号の立ち下がり期間に信号の取り込
み動作を行う。つまり、ＣＰＵ１２は、下位１６ビット
の信号が入力されるべき期間に取り込んだたとえばハイ
インピーダンスの信号をレジスタ１８ｂに格納する。し
かし、適切な信号はレジスタ１８ａにのみ存在するた
め、ＣＰＵ１２はレジスタ１８ａからのみ信号を読み出
し、所定の信号処理を施す。
から信号を読み出せなかったとしても、ＣＰＵ１２は２
回目のＲＥＡＤＹ信号の立ち下がり期間に信号の取り込
み動作を行う。つまり、ＣＰＵ１２は、下位１６ビット
の信号が入力されるべき期間に取り込んだたとえばハイ
インピーダンスの信号をレジスタ１８ｂに格納する。し
かし、適切な信号はレジスタ１８ａにのみ存在するた
め、ＣＰＵ１２はレジスタ１８ａからのみ信号を読み出
し、所定の信号処理を施す。
【００２６】具体的には、ＣＰＵ１２は信号の読出時、
図６および図７に示すフロー図を処理する。まずステッ
プＳ１で図５（Ａ）〜（Ｅ）に示す各種の信号を出力
し、次にステップＳ３で、ＲＥＡＤＹ信号が立ち上がっ
たかどうか判断する。ここで“ＹＥＳ”であれば、ステ
ップＳ５でクロックが立ち上がったかどうか判断し、こ
こでも“ＹＥＳ”であれば、ステップＳ７で入力信号を
レジスタ１８ａに保持する。このとき、所望のワードの
上位１６ビットのデータがレジスタ１８ａに格納され
る。ＣＰＵ１２は続いて、ステップＳ９でＲＥＡＤＹ信
号が立ち上がったかどうか判断し、“ＹＥＳ”であれば
ステップＳ１１でバイトイネーブル信号を反転させ、ス
テップＳ１３でＲＥＡＤＹ信号が立ち下がったかどうか
を再度判断する。ここで“ＹＥＳ”であれば、ステップ
Ｓ１５でクロックが立ち上がったと判断されるのを待っ
て、ステップＳ１７で入力信号をレジスタ１８ｂに保持
する。このとき、メモリカード１６からは下位１６ビッ
トの信号が読み出されないため、たとえばハイインピー
ダンス信号がレジスタ１８ｂに保持される。このため、
ＣＰＵ１２は、ステップＳ１９でレジスタ１８ａから信
号を読み出し、ステップＳ２１でこの信号に所定の処理
を施し、そして処理を終了する。
図６および図７に示すフロー図を処理する。まずステッ
プＳ１で図５（Ａ）〜（Ｅ）に示す各種の信号を出力
し、次にステップＳ３で、ＲＥＡＤＹ信号が立ち上がっ
たかどうか判断する。ここで“ＹＥＳ”であれば、ステ
ップＳ５でクロックが立ち上がったかどうか判断し、こ
こでも“ＹＥＳ”であれば、ステップＳ７で入力信号を
レジスタ１８ａに保持する。このとき、所望のワードの
上位１６ビットのデータがレジスタ１８ａに格納され
る。ＣＰＵ１２は続いて、ステップＳ９でＲＥＡＤＹ信
号が立ち上がったかどうか判断し、“ＹＥＳ”であれば
ステップＳ１１でバイトイネーブル信号を反転させ、ス
テップＳ１３でＲＥＡＤＹ信号が立ち下がったかどうか
を再度判断する。ここで“ＹＥＳ”であれば、ステップ
Ｓ１５でクロックが立ち上がったと判断されるのを待っ
て、ステップＳ１７で入力信号をレジスタ１８ｂに保持
する。このとき、メモリカード１６からは下位１６ビッ
トの信号が読み出されないため、たとえばハイインピー
ダンス信号がレジスタ１８ｂに保持される。このため、
ＣＰＵ１２は、ステップＳ１９でレジスタ１８ａから信
号を読み出し、ステップＳ２１でこの信号に所定の処理
を施し、そして処理を終了する。
【００２７】この実施例によれば、メモリカード１６に
対してハーフワード毎にアクセスを行い、読み出しにつ
いては上位１６ビットへのアクセスが終了した時点でリ
ードイネーブル信号をハイレベルとするようにしたた
め、下位１６ビットへのアクセス期間アドレスをホール
ドすることができ、ＰＣＭＣＩＡフォーマットを満足す
ることができる。
対してハーフワード毎にアクセスを行い、読み出しにつ
いては上位１６ビットへのアクセスが終了した時点でリ
ードイネーブル信号をハイレベルとするようにしたた
め、下位１６ビットへのアクセス期間アドレスをホール
ドすることができ、ＰＣＭＣＩＡフォーマットを満足す
ることができる。
【００２８】なお、この実施例ではハーフワードアクセ
スを用いて説明したが、この発明は、所望のバイトを所
定バイト毎に複数回アクセスする場合にも適用できるこ
とはもちろんである。
スを用いて説明したが、この発明は、所望のバイトを所
定バイト毎に複数回アクセスする場合にも適用できるこ
とはもちろんである。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例の動作の一部を示す図解図である。
【図３】メモリコントローラを示すブロック図である。
【図４】図３実施例の動作の一部を示すタイミング図で
ある。
ある。
【図５】図３実施例の動作の他の一部を示すタイミング
図である。
図である。
【図６】ＣＰＵの動作の一部を示すフロー図である。
【図７】ＣＰＵの動作の他の一部を示すフロー図であ
る。
る。
【図８】従来技術の動作を示すタイミング図である。
１０ …ディジタルカメラ １２ …ＣＰＵ １４ …メモリコントローラ １６ …メモリカード
Claims (4)
- 【請求項１】メモリに設けられたかつ第１所定数のバイ
トからなる所望のワードに対して所定バイト単位でアク
セス要求を出力するＣＰＵ、および前記アクセス要求に
応答して前記所望のワードにアクセスするアクセス手段
を備え、 前記アクセス手段は前記第１所定数よりも少ない第２所
定数のバイトに対するアクセスが終了したときアクセス
不能化信号を出力するアクセス不能化手段を含む、メモ
リアクセス方式。 - 【請求項２】前記ＣＰＵは、前記アクセス要求に応答し
て入力されたデータを保持する保持手段、および前記ア
クセス不能化信号出力後のアクセス要求に応答するデー
タを無効にする無効手段を含む、請求項１記載のメモリ
アクセス方式。 - 【請求項３】前記アクセス要求はデータの読出要求であ
る、請求項１または２記載のメモリアクセス方式。 - 【請求項４】前記ＣＰＵは同期バス方式を採用する、請
求項１ないし３のいずれかに記載のメモリアクセス方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05813398A JP3568384B2 (ja) | 1998-03-10 | 1998-03-10 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05813398A JP3568384B2 (ja) | 1998-03-10 | 1998-03-10 | メモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11259358A true JPH11259358A (ja) | 1999-09-24 |
| JP3568384B2 JP3568384B2 (ja) | 2004-09-22 |
Family
ID=13075497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05813398A Expired - Fee Related JP3568384B2 (ja) | 1998-03-10 | 1998-03-10 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3568384B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1192898A1 (en) | 2000-10-02 | 2002-04-03 | Tanita Corporation | Apparatus for managing female physical condition |
-
1998
- 1998-03-10 JP JP05813398A patent/JP3568384B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1192898A1 (en) | 2000-10-02 | 2002-04-03 | Tanita Corporation | Apparatus for managing female physical condition |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3568384B2 (ja) | 2004-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW518501B (en) | Microprocessing device having programmable wait states | |
| US7657696B2 (en) | Method to detect NAND-flash parameters by hardware automatically | |
| US6327175B1 (en) | Method and apparatus for controlling a memory array with a programmable register | |
| US6366992B2 (en) | Method and system for bypassing pipelines in a pipelined memory command generator | |
| US6519689B2 (en) | Method and system for processing pipelined memory commands | |
| JPH02113492A (ja) | 条件書き込み手段を有するランダム・アクセス・メモリ回路 | |
| JPH06290115A (ja) | メモリ・エラーを検出し訂正するシステムとその方法 | |
| KR19990087357A (ko) | 고속 명령 입력을 갖는 단순화된 클록 디램 | |
| US6484244B1 (en) | Method and system for storing and processing multiple memory commands | |
| JPS61264379A (ja) | 記憶回路 | |
| JP2006139879A (ja) | 半導体記憶装置 | |
| US7725665B2 (en) | Data processor | |
| JP3568384B2 (ja) | メモリアクセス回路 | |
| US7395399B2 (en) | Control circuit to enable high data rate access to a DRAM with a plurality of areas | |
| US20020188771A1 (en) | Direct memory access controller for carrying out data transfer by determining whether or not burst access can be utilized in an external bus and access control method thereof | |
| JP2591514B2 (ja) | １チップメモリデバイス | |
| US7213142B2 (en) | System and method to initialize registers with an EEPROM stored boot sequence | |
| US5860129A (en) | Data processing system for writing an external device and method therefor | |
| JPS61269751A (ja) | 独立のプログラム・メモリ・ユニツト及びデ−タ・メモリ・ユニツトを有するデ−タ処理システムにおける補助デ−タ・メモリ・ユニツトを使用する装置及び方法 | |
| US6356976B1 (en) | LSI system capable of reading and writing at high speed | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JPH0454653A (ja) | キャッシュメモリ | |
| JP3242474B2 (ja) | データ処理装置 | |
| JP2605656B2 (ja) | １チップメモリデバイス | |
| JP3441944B2 (ja) | シーケンシャルアクセス型半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031111 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040106 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040615 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080625 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |