JPH03103953A - キャッシュメモリ試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 キャッシュメモリの記憶が正しく行われるかをチェック
するキャッシュメモリ試験方式に関し、タグメモリ、デ
ータメモリのチェックを完全に行うことを目的とし、 アドレスバスに出力されるアドレス値に対応したデータ
を記憶しているかをタグメモリから読出して一致検出回
路で比較し、一致している時にデータメモリのデータを
データバスに出力するキャッシュメモリにおいて、テス
トすべきアドレスを記憶するアドレスレジスタと、前記
データメモリに加えるアドレスをアドレスバスか或いは
アドレスレジスタの出力かを選択する第１の選択手段と
、チェック時に該第１の選択手段をアドレスレジスタ側
に選択する選択信号を加える制御手段とを設けてなるよ
うに構或する。

〔産業上の利用分野〕

本発明は、キャッシュメモリに係り、更に詳しくはキャ
ッシュメモリの記憶が正しく行われるかをチェックする
キャッシュメモリ試験方式に関する。

〔従来の技術〕

キャッシュメモリシステムは、大容量であるが低速な主
メモリをＣＰＵからアクセスした場合に、高速に動作す
るように見せるメモリである。例えば主メモリに記憶し
てあるプログラムの一部の実行領域をキャッシュメモリ
に記憶させ、ＣＰＵはそのキャッシュメモリ内のプログ
ラムを読み出して実行する。このキャッシュメモリシス
テムにおいては、主メモリのスピードは低速であるにも
かかわらず、その一部を高速アクセス可能なメモリに記
憶させるので全動作を高速化することができるという特
徴を有している。

第８図は従来のキャッシュメモリの構威図である。プロ
セッサ（ＭＰＵ）１　１はアドレスバス１３ ４ ２とデータバスｌ３に接続しており、このアドレスバス
１２とデータバス１３を介してプログラムを読み出し実
行する。図示しないがこの実行においては、当然メモリ
やその結果を出力するＩＯ装置がこのバスに接続してい
る。プロセッサ１１に接続しているこれらの装置におい
て、主メモリが遅い場合に、キャッシュメモリ１４を設
け、実行の高速化を図っている。キャッシュメモリ１４
はタグメモリ１５、一致検出回路１６、データメモリ１
７よりなっている。

アドレスバス１２にはタグメモリ１５が接続しており、
そのタグメモリの出力は一致検出回路ｌ６に接続してい
る。一致検出回路１６はアドレスバスに接続しており、
アドレスバス１２に出力されたアドレスに対応するデー
タ等がタグメモリ内に格納されているかを比較し、格納
されていると判断した時にデータメモリ１７のデータを
許可している。そしてそのデータメモリ１７内の記憶し
ているたとえばプログラムをアドレスバス１２から加わ
るアドレスで選択し、データバス１３に出力し、プロセ
ッサ１１は取り込み実行する。

第９図はアドレスバスのビット構威図である。

アドレスバスはタグメモリ１５の内容と比較するデータ
として用いるｌ８ビットのデータピットと、タグメモリ
ｌ５のアドレスとして使用する１０ビットのインデクス
と、１６ブロックのどのブロックを選択するかを指示す
る４ビットのブロックビットとよりなっている。

アドレスビットの１０ビット（ＩＮＤＥＸ）はタグメモ
リｌ５に加わり、このタグメモリ１５からインデックス
（ＩＮＤＥＸ）のアドレスに格納されているアドレスの
内容が出力され、一致検出回路１６はタグメモリｌ５か
ら出力された内容（ＤＡＴＡ）と、アドレスバスより得
たデータ（ＤＡＴＡ）とが一致しているかを判別する。

その判別において一致していると判別した場合に、デー
タメモリ１７にデータバスの出力許可信号を出力する。

この時にデータメモリｌ７はアドレスバス１２の１０ビ
ット（ＩＮＤＥＸ）によってアドレスされ、そのアドレ
スで指示されたデータを５ ６ 出力する。主記憶メモリに比べ、キャッシュメモリ１４
のデータメモリ１７の記憶容量は小さいものであり、第
１０図に示すように全アドレス空間に対して、データメ
モリ１７が記憶するプログラムやデータはそのごく一部
の第１０図における斜線部の部分である。なお、この斜
線部の位置を変更することは以下の手順で行われる。す
なわち、上記一致検出回路１６において不一致と検出し
た場合、タグメモリ及びデータメモリに書き込み指示を
与える。この時タグメモリのデータとしてアドレスバス
１２より得た１８ビンｌ−（ＤＡＴＡ）を与え、データ
メモリには主記憶メモリよりＭＰＵへ転送されるデータ
をデータとして与える。以上の手順により、データメモ
リ１７にその変更した先のプログラ上等を記憶させるこ
とにより、任意のアドレス空間の場所のプログラムをデ
ータメモリに記憶することができる。

〔発明が解決しようとする課題〕

前述したようにキャッシュメモリシステムにおいては、
そのすべての動作をタグメモリ１５とデータメモリ１７
の２つのメモリによって決定づけられている。この一方
のメモリの一部が不良であっても目的のキャッシュメモ
リとしての動作はそこなわれるため、この２つのメモリ
の正常性を確認しなければならない。

特に、データメモリ１７は高速のメモリであるため、壊
れやすいという問題を有している。このためにも前述の
ように確実にタグメモリ１５やデータメモリ１７をチェ
ックしなければならない。

しかしながら、キャッシュメモリは実メモリとは異なる
構造となっているため、単にアドレスを加え、そのアト
ルスに一時データを格納し、同様にそのアドレスを与え
て読み出すような１回のり一ド／ライトの繰り返しによ
ってメモリの動作をチェンクすることはできない。なぜ
ならばこの場合、主メモリの動作を止めなければならな
くなるがチェック用のプログラム等も同時に読み出しが
不可となりチェックが出来なくなるためである。このた
め、従来はそのため以下の如くチェック処理を７ ８ 行っていた。

■主メモリを一旦読み出す。この時キャッシュメモリに
読み出したデータが格納される。

■もう工度読み出す。■でキャッシュメモリにデータが
格納されているので、キャッシュメモリの内容が読み出
される。

■書き込みを行う。この時にはキャッシュメモリの内容
が変更される。

■もう１度読み出し、不一致でないかチェックする。こ
の時にもキャッシュメモリの内容が読み出される。

■もとの内容を書き込む。■の書き込みでデータが変更
されているので、この書き込みでもとのデータにもどる
。

しかしながら、この方法では特にタグメモリに関して完
全なチェンクを行うことができないという問題を有して
いた。

本発明はタグメモリ、データメモリのチェックを完全に
行うことを目的とする。

〔課題を解決するための手段〕

第１図は本発明のブロンク図である。

アドレスバス１に出力されるアドレス値に対応したデー
タを記憶しているかをタグメモリ２から読み出して一致
検出回路３で比較し、一致しているときにデータメモリ
４のデータ出力を許可してイネーブルするキャッシュメ
モリを前提としている。

アドレスレジスタ５はテストすべきアドレスを記憶する
。

第１の選択千段６は前記データメモリに加えるアドレス
をアドレスバスからの信号とするかあるいはアドレスレ
ジスタの出力とするかを選択する。

第２の選択手段８は前記タグメモリ２に加えるアドレス
をアドレスバスからの信号とするかあるいはアドレスレ
ジスタの出力とするかを選択する。

第３の選択手段９は前記タグメモリ２の入力をデータバ
ス側からとするかアドレスバス側からとするかを選択し
、かつデータバスに出刀するか否かを選択する。

９ １０ 制御手段７はチェック時に第１の該選択千段６をアドレ
スレジスタ側に選択する制御信号を加える。また前記第
２、第３の選択手段８、９の選択動作ならびに前記一致
検出回路３を制御する。

〔作　　　用〕

第１の選択手段６がアドレスバス１のアドレスを選択し
データメモリ４に加え、第２の選択手段８がアドレスバ
ス１のアドレスをタグメモリに加え、第３の選択千段９
がタグメモリの出力を一致検出回路３に加えている時に
はキャッシュメモリとして動作する。すなわちアドレス
バス１に加わっている値を第２の選択手段８が選択しタ
グメモリ２に加え、タダメモリ２はそのアドレスに対応
した記憶データを第３の選択手段９を介して一致検出回
路３に加える。そして、アドレスバス１の値と一致して
いるかを一致検出回路３は検出する。

一致している場合にはデータメモリ４は主メモリのキャ
ッシュとしてコマンド等を記憶しているので、データメ
モリ４はアドレスバス１の第１の選択手段６で選択され
たアドレスに対応したデータをデータバス１０に出力す
る。

前述の動作は、キャッシュメモリとしての動作であり、
チェックを行う時には制御手段７が第ｌの選択千段６、
第２の選択手段８、第３の選択手段９等を切り換える。

タグメモリ２のメモリが正常動作しているかを判別する
場合には、制御千段７は第２の選択手段８を切り換えア
トレスレジスタ５の出力をタグメモリ２に加える。また
、第３の選択千段９はタグメモリ２の出力をデータバス
１０に出力する。この選択切換えによってアドレスレジ
スタ５で指示されるアドレスに対応したタグメモリの内
容がデータバス１０に出力される。

第３の選択手段９は双方向であるので、例えばプロセッ
サからアドレスレジスタ５にチェックすべきアドレスを
加え、書き込むべきデータを第３の選択千段９を介して
タグメモリ２に格納し再度読み出すことによってタグメ
モリ２が正常であるかを判断することができる。また、
データメモリ４をチェックする場合においては、アドレ
スレジス１１ １２ タ５を第１の選択手段６が選択しデータメモリ４に加え
る。また、この切り換えに対応し一致検出回ＮＩ３から
データメモリ４にイネーブルを出力する。

アドレスレジスタ５にデータメモリ４のアドレスを順次
格納するとともに出力し、そのアドレスに対してデータ
バス１０を介してデータメモリ４にデータを格納し、再
度読み出す動作を繰り返すことによりデータメモリ４の
動作を確認することができる。

〔実　　施　　例〕

以下、図面を用いて本発明を詳細に説明する。

第２図は実施例のキャッシュメモリの構或図である。ア
ドレスバス２０にはアドレスデコード回路２１が接続し
ている。アドレスデコード回路２１は例えば特定のアド
レスにデコードされており（１０空間でもよい）、特定
のアドレスがアクセスされた時にデータメモリチェック
信号（．ＳＲＡＭチェック信号）あるいはタダチェック
信号を出力し、また他の特定のアドレスがアクセスされ
た時にデータメモリチェック信号やタグチェック信号を
リセットする。まず、アドレスデコード回路２１がデー
タメモリチェック信号、並びにタダチェック信号を出力
しない場合について説明する。

選択回路２２にはアドレスレジスク２４の出力とアドレ
スバス２ｏが接続しており、データメモリチェック信号
が加わらない場合にはアドレスバス２０のアドレス値を
選択しデータメモリ２５に加える。選択回路２７にもア
ドレスレジスタ２４とアドレスバス２０が前記選択回路
２２と同様に接続しており、タグチェック信号が加わら
ない場合にはアドレスバス２０を選択しタグメモリ２８
ニ加エル。一致検出回路２６にはアドレスバス２０とタ
グメモリ２８の出力が加わっており、選択回路２７がア
ドレスバス２ｏを選択している時には従来のキャッシュ
メモリとしての一致検出回路２６と同様の動作をする。

すなわちタグメモリ２８から出力されるインデックスが
一致しているかを判別し、一致している場合に選択回路
２３を介１３ −１４ してデータメモリ２５にイネーブル信号を加える。

尚、選択回路２３はデータメモリチェック信号が加わら
ない場合には一致検出回路２６の出力をデータメモリ２
５に加える。

以上のような選択回路の選択によってタグメモリ２８、
一致検出回路２６、データメモリ２５が動作し従来のキ
ャンシュメモリと同様の動作をする。

第２図における本発明の実施例のキャッシュメモリにお
いては前述したアドレスレジスタ２４を有している。こ
れはアドレスデコード回路２１とデータバス２９に接続
しており、アドレスデコード回路２１でアドレスバス２
０から加わるアドレス値が特定のアドレス（アドレスレ
ジスタを指示するアドレス）であった時にアドレスレジ
スタ２４にライト或いはリード（リード／ライトは制御
線によって制御される）すなわちデータハス２９のデー
タをデータメモリの測定すべきアドレスとして取り込ん
だり、出力する。

アドレスレジスタ２４は記憶しているデータを選択回路
２２と選択回路２７に出力している。アドレスデコート
回路２１によって特定のアドレスが加わりデータメモリ
チェック信号が出力されると（特定のアドレスをアクセ
スするとデータメモリチェック信号が出力される）、選
択回路２２はアドレスレジスタ２４の出力を選択しデー
タメモリ２５に加える。また、選択回路２３は一致検出
回路２６の出力に依存せず掌にイネーブル信号をデータ
メモリ２５に加える。この選択回路２３のイネーブル信
号の出力によってデータメモリ２５はイネーブルとなる
。この時、選択回路２２によって選択されたアドレスレ
ジスタ２４のアドレス値がデータメモリ２５に加わって
おり、データメモリ２５はこのアドレスレジスク２４で
指示されるアドレス値に対応した記憶データをデータバ
ス２９に出力する。また、ライトの時にはデータハスの
データを取り込む。

アドレスレジスタ２４に例えば順次データメモリ２５に
格納ずべきアドレスを設定し、ライト／書込動作によっ
てデータメモリ２５に特定のデー１５ １６ 夕を書き込み、再度アドレスレジスタ２４を順次変化さ
せてデータメモリ２５の内容を読み出し書き込んだデー
タと一致しているかを６宜Ｊ忍することによって、デー
タメモリ２５の動作が正常であるかを検証することがで
きる。すなわち、データメモリチェック信号が加わった
時にはデータメモリ２５は主メモリと同様の動作となり
（アドレスレジスタ２４を介してはいるが）データメモ
リ２５へのりード／ライトの動作の繰り返しによって全
てのビットの検証を行うことができる。

一方、データメモリチェック信号がオフで、タグチェッ
ク信号がオンであった場合、すなわちアドレスバス２０
からタグチェック信号をオンとずべきアドレス値がアド
レスデコード回路２１に加わった時には、選択回路２７
並びに接続回路３０にタグチェック信号が加わり、選択
回路２７はアドレスバス２０の選択を切り換え、選択回
路２７はアドレスレジスタ２４の出力を選択する。また
、接続回路３０はいままでタダチェック信号が加わらな
い場合にはオフであったがこの時にデータハス２９とタ
グメモリ２８を双方向に接続する。すなわちアドレスレ
ジスタ２４のアドレス値が選択回路２７を介してタグメ
モリ２８に加わり、タグメモリ２８からは接続回路３０
を介してデータハス２９のデータを送受信ずる。このタ
ダチェック信号がオンの時には、前述したデータメモリ
チェック信号がオンと同様にアドレスレジスク２４のア
ドレス値によってタグメモリ２８のアドレスが設定され
、接続回路３０を介してタグメモリをアクセスすること
ができる。

すなわち、書き込みの時にはデータハス２９からのデー
タを接続回路３０を介してタグメモリに格納し、そのデ
ータが適正に書かれたか否かを判断するため読み出す。

この繰り返しをアドレスレジスタ２４を順次変化させる
ことによって全てのタグメモリのビットを検証すること
ができる。

タグチェック並びにデータメモリチェック信号が加わっ
た場合にはアドレスレジスタ２４内に格納されている例
えば”　ｓ　ｓ　ｓ　ｓ　”なる値のアドレスが（第６
図参照）アドレスで指示されるＳＲＡ１７ １８ Ｍ２５やタグメモリ２８内に試験診断指示レジスタ内（
例えばプロセッサ内に設けられているレジスタ）に格納
された値“’ｚｚｚｚ“が格納され、また読み出すこと
によって試験診断指示レジスタ内に格納される。

尚、第６図における試験診断指示レジスタはプロセッサ
内にあってもよく又図示しないが第２図におけるキャッ
シュメモリ内に設けてもよい。

第３図は選択回路２２、２７の詳細な回路図である。ア
ドレスレジスタ２４とアドレスバス２０の信号がそれぞ
れアンドゲー｝ＡＮＤＩ，ＡＮＤ２に加わっている。そ
して、アドレスデコード回路２１内に設けられたアドレ
スデコード回路の試験診断指示（タグチェック信号やデ
ータメモリチェック信号）■がアンドゲートＡＮＤＩに
またインバータＩＮＶを介してアンドゲートＡＮＤ２に
加わっている。アドレスデコード回路２１′が０を出力
しているすなわち試験診断指示が出力されていない時に
は、インバータＩＮＶＩを介してアンドゲ−１−ＡＮＤ
２にＨレヘルが加わり、アンドゲ一トＡＮＤ２がオンと
なりアドレスバス２０のアドレス信号をオアゲート○Ｒ
１を介してタグメモリやＳＲＡＭ２５に加える。また、
アドレスデコード回路２１′が特定アドレスを検出し、
試験診断指示信号を出力した場合（１レヘル）、アンド
ゲートＡＮＤＩがオンとなり、アドレスレジスタ２４を
選択してオアゲート○Ｒ１を介して出力する。すなわち
選択回路２２．２７は試験診断指示信号が加わるとアド
レスレジスタ２４の出力を選択し加わらない場合にはア
ドレスバス２０のアドレス線のアドレス信号をタグメモ
リ２８やデータメモリ２５に加える。

第４図は選択回路２３の詳細な回路図である。

アドレスデコード回路２１“の出力である試験診断指示
信号と一致検出回路２６の出力とがオアゲートＯＲ２に
加わっている。アドレスデコード回路２１“のデコード
値が試験診断指示でない場合には、０レベルを出力し、
通常の一致検出回路２６の出力がオアゲートＯＲ２を介
してデータメモリ２５に加わることとなる。また、試験
診断指示１９ ２０ である場合にはオアゲートＯＲ２に“１”が加わるので
その出力も“′１“′となりオアゲート○Ｒ２を介して
試験診断指示をそのままデータメモリ２５に加える。す
なわちデータメモリ２５を常にイネーブルとする。この
イネーブルによって、チェック時にはデータメモリ２５
がタグメモリの記憶データに依存せずにリード／ライト
可能となる。

第５図は接続回路の詳細な回路図である。アドレスデコ
ード回路２１内のアドレスデコード回路２１″′はタグ
チェックを指示するアドレスが加わり試験診断指示であ
るタグチェック信号を出力（　”　１　”　）する。こ
のアドレスデコード回路２　１”の出力はアンドゲート
ＡＮＤ３、ＡＮＤ４、ＡＮＤ５とインバータＩＮＶ３に
加わっている。試験指示であった場合、すなわちタダチ
ェック（“１′′）が出力された場合、アンドゲー｝Ａ
ＮＤ３，ＡＮＤ４，ＡＮＤ５はオンとなる。アンドゲー
トＡＮＤ３の他方の人力には読み出し／書き込み指示信
号が加わっており、読み出し時にはその信号が“１′゛
となるので、トライステートバッファＴｒＢのゲート入
力には“゜１′″が加わる。よってタグチェック時の読
み出しではタグメモリに２８からの出力をデータバス２
９へ出力する。読み出し時にはタグメモリ２８からのデ
ータがトライステートバッファＴｒＢを介してデータバ
スへ出力される。一方チェックのために書き込みを行う
場合には、読み出し／書き込み信号“０′゛が加わるの
で、インバータＩＮＶ２を介してアンドゲートＡＮＤ４
に“１゛が加わる。アンドゲートＡＮＤ４の他方には前
述したように試験診断指示信号すなわちタダチェック信
号（“１゛）が加わっているので、アンドゲートＡＮＤ
４の出力が゛１゛となりオアゲートＯＲ６を介してトラ
イステートバッファＴｒＢｌのゲート入力に“′１“を
加える。そしてトライステートバッファＴｒＢ１を動作
させている。

なおこのときにはＴｒＢ２はオフとなる。一方アンドゲ
ートＡＮＤ５にもタグチェック信号が加わり、他方はデ
ータバス２９に接続している。よって試験診断指示が加
わったときにはデータバスからの信号をアンドゲートＡ
ＮＤ５を介してさらに２　１一 ２２ はオアゲート○Ｒ５を介してトライステートＴｒＢ１に
加え、書き込み時にばトライステートハッファＴｒＢ１
からタグメモリ２８へ出力される。

以上のようなデータバスからのデータが書き込み時にタ
グメモリ２８に加わる。

タダチェック信号が出力されているときには一致検出回
路２６は動作しないので、データメモリ２５は不動作と
なり、リード・ライトに対応してトライステートハッフ
ァＴｒＢ１、ＴｒＢ等を介してデータハス１０にタグメ
モリ２のデータポートが電気的に接続されることとなる
。

一方、キャッシュメモリとして動作している場合にはタ
グチェック信号は゛０゜゜であり、アンドゲートＡＮＤ
３、ＡＮＤ４、ＡＮＤ５はオフとなる。これに対しタダ
チェック信号が加わっているインバータＩＮＶ３の出力
は′゜１“″となり、このインバータＩＮＶ３の出力が
加わっているアンドゲートＡＮＤ６はオンとなり、アド
レスバス２０より加わるアドレス値をオアゲートＯＲ５
を介してトライステートハッファＴｒＢ　１に加え、ト
ライステーｌ・ハッファＴｒＢ１はタグメモリ２８ヘア
ドレスバス２０よりの信号すなわちアドレスのデータの
１８ビットを出力する。タグメモリ２８には図示しない
が読み出し／書き込み指示が加わわっており、不一致の
ときには書き込み指示が加わり、１・ライステートハッ
ファＴｒＢ１から加わるアドレス値を取り込む。すなわ
ちインデックスに対応するタグメモリ内の位置にアトレ
スハスより加わる１８ビットのデータを格納する。通常
動作時にはタグメモリは読み出し動作をしており、タグ
メモリ２８から一致検出回路２６へアドレスバス２０よ
り出力されたインデンクスに対応するデータを出力し、
一致検出回路２６はアドレスバス２０内の１８ビットの
データと比較する。そして一致している場合には選択回
路２３からデータメモリ２５をイネーブルとする。一致
検出回路２６は出力にラッチ回路を有しており、タグメ
モリ２８にデータが格納されているか否かを判別するタ
イミングによってその結果を出力し特定周期保持する。

この保持によってもし不一致が発生した２３ ２４ 場合にはオアゲー｝ＯＲ６にインハー夕の出カすなわち
゛１″が加わりその結果としてトライステートハッファ
ＴｒＢ１をオンとし、このときタダチェック信号は゛ｏ
″であるのでインハータＩＮ■３で“１゛となってアン
ドゲートＡＮＤ６、オアゲー１−　Ｏ　Ｒ　５を介して
アドレスバス２ｏの１８ビットのデータをトライステー
Ｉ・ハッファＴｒＢ１を介してタグメモリ２８に出カず
る。このとき不一致であるときにはタグメモリへは書き
込み信号が加わっておりこの書き込みによってアトルス
ハス２０の１８ビットデータを格納ずる。

前述した第２図における本発明の実施例においては、ア
ドレスレジスタ２４はタグメモリ２８並びにデータメモ
リ２５をチェックする場合に同一で使用していた。なお
これは別々にすることも可能であり、アドレスレジスタ
２４と同様のアドレスレジスタ２４′を追加し、点線の
ごとく選択回路２７に加えデータメモリの検証とタグメ
モリの検証のアドレスレジスタを別にして同時にチェッ
クすることも可能である。

また、第２図においては、１個のアドレスレジスタ２４
のアドレス値に対し、タグメモリ２８、データメモリ２
５の１アドレスのデータ記憶をチェックしているが、こ
れに限るものではない。

第７図は本発明の他の実施例の構威図である。

アドレスレジスタ２４の出力を１−１回路３１並びに一
工回路３２に加え、３個のアドレスを同時に発生してい
る。そしてそれぞれの−１回路３２、＋１回路３１、ア
ドレスレジスタ２４の出力をアンドゲートＡＮＤＩＯ、
ＡＮＤＩＩ、ＡＮＤ１２に入力し、さらにアドレスデコ
ード回路２１″″のデコード出力をアドレスーＹ＋１の
時アンドゲートＡＮＤ　１　２に、アドレスーＹの時ア
ンドゲートＡＮＤＩＩに、アトレス−Ｉ−１の時アンド
ゲー１１０に人力している。１個のアドレス値をアドレ
スレジスタに設定して、３個のアドレスを発生し、ＣＰ
ＵからアドレスＹ−１、ｙ，ｙ＋１を順次指示すること
によってアンドゲートＡＮＤＩＯ、ＡＮＤＩＩ、ＡＮＤ
Ｉ２が順次オンとなり、３個のアドレスを順次出力する
。アンドゲートＡＮＤ２５ ２６ １０、ＡＮＤＩＩ、ＡＮＤ１２の出力はオアゲー｝ＯＲ
４に加わっており、このオアゲートによって前述の３個
のアンドゲートが順次データメモリ２５、タグメモリ２
８に加わる。なおこのときアドレスデコード２１／／／
／の３個の出カはオアゲートＯＲ３を介して例えばデー
タメモリチェック信号やタダチェック信号とする。また
さらに、オアゲートＯＲ３の出力はインバータＩＮＶ５
を介してアンドゲートＡＮＤ１３に加えている。アドレ
スレジスタ回路２１″″の３個の出力が共に“Ｉｏｌ”
であった場合、オアゲートＯＲ３の出力は゜“Ｏ　ｎで
あるので、インバータＩＮＶ５は反転して゛１′゛とし
、アンドゲートＡＮＤ１３をオンとする。アンドゲート
ＡＮＤ１３のオンによりアドレスバス２０のアドレス値
をアンドゲートＡＮＤ１３並びにオアゲート○Ｒ４に介
してメモリデークメモリやタグメモリ２８に加えている
。

以上のような構威にすることとにより、複数のアドレス
をアドレスレジスタ２４の１回の設定によって行うこと
ができる。すなわち、アンドゲートデコード２１″″の
出力がすべて“′０”゜の時には検証ではないので、ア
ンドゲート値をデータメモリやタグメモリに加えている
。選択回路２２、２７を以上の構或とすることによって
１回のアドレスレジスタの書き込みによって複数のアド
レスを検証することができる。

〔発明の効果〕

以上述べたように本発明によれば、タグメモリやデータ
メモリを各ビット単位等によって確実に検証することが
できる。

【図面の簡単な説明】

第１図は本発明のブロック図、 第２図は実施例のキャッシュメモリの構威図、第３図、
第４図は選択回路の詳細な回路図、第５図は接続回路の
詳細な回路図、 第６図はメモリのアクセスの説明図、 第７図は第２の実施例の構威図、 第８図は従来のキャッシュメモリの構或図、２７ ２８ 第９図はアドレスバスのビット構成図、第１０図はキャ
ッシュメモリシステムの中にデータが入っている場合を
アドレス空間で示した図である。 １・・・アドレスバス、 ２・・・タグメモリ、 ３・・・一致検出回路、 ４・・・データメモリ、 ５・・・アドレスレジスタ、 ６・・・第１の選択手段、 ７・・・制御手段、 ８・・・第２の選択手段、 ９・・・第３の選択手段、 １０・・・データバス．

Claims (1)

1. 【特許請求の範囲】 １）アドレスバス（１）に出力されるアドレス値に対応
   したデータをデータメモリ（４）に記憶しているかをタ
   グメモリ（２）から読出して一致検出回路（３）で比較
   し、一致している時にデータメモリ（４）のデータをデ
   ータバスに出力するキャッシュメモリにおいて、 テストすべきデータメモリ（４）のアドレスを記憶する
   アドレスレジスタ（５）と、 前記データメモリ（４）に加えるアドレスを、アドレス
   バスから入力するか或いはアドレスレジスタの出力から
   入力するかを選択する第１の選択手段（６）と、 チェック時に該第１の選択手段（６）をアドレスレジス
   タ側に選択する選択信号を加える制御手段（７）とを設
   けてなることを特徴とするキャッシュメモリ試験方式。 ２）アドレスバス（１）に出力されるアドレス値に対応
   したデータをデータメモリ（４）に記憶しているか判別
   するために設けられたタグメモリ（２）から読出された
   出力を一致検出回路（３）で比較し、一致している時に
   データメモリ（４）のデータをデータバスに出力するキ
   ャッシュメモリにおいて、 テストすべきタグメモリ（２）のアドレスを記憶するア
   ドレスレジスタ（５）と、 前記タグメモリに加えるアドレスを、アドレスバスから
   入力するか或いはアドレスレジスタから入力するかを選
   択する第２の選択手段（８）と、前記タグメモリ（２）
   の出力を一致検出回路（３）に加えるか、データバス（
   １０）に加えるかを選択する第３の選択手段（９）と、 チェック時に前記第２の選択手段（８）でアドレスレジ
   スタを選択し、前記第３の選択手段（９）でデータバス
   を選択する制御手段（７）とを設けてなることを特徴と
   するキャッシュメモリ試験方式。