TW531788B - Semiconductor apparatus - Google Patents

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TW531788B
TW531788B TW091100497A TW91100497A TW531788B TW 531788 B TW531788 B TW 531788B TW 091100497 A TW091100497 A TW 091100497A TW 91100497 A TW91100497 A TW 91100497A TW 531788 B TW531788 B TW 531788B
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isf
semiconductor device
impurity concentration
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TW091100497A
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Riichiro Takemura
Tsugio Takahashi
Masayuki Nakamura
Ryo Nagai
Norikatsu Takaura
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Hitachi Ltd
Nec Corp
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Description

531788 A7 B7 五、發明説明（1 ) 【發明領域】 本發明係關於半導體裝置，特別是關於適用於其半導 體裝置的讀出放大器部分或差動放大電路部分的構成之有 效的技術。 【發明背景】 【習知技藝之說明】 在本發明中所參照的文獻的一覽表如以下所示，文獻 的參照係依照文獻號碼。 (1 )、〔文獻1〕：超L S I記憶體，伊藤淸男著 ，培風館1 9 9 4年1 1月5日初版發行 (2 )、〔文獻 2〕·· Fundamental of Modern VLSI Devices, Cambridge University Press 1998 (3) 、〔文獻3〕：曰本特開平8—167661 號公報 (4) 、〔文獻4〕：日本特開平2000-1 9 6 0 1 7號公報 本發明者所檢討的技術係關於半導體裝置的讀出放大 器部分的構成，考慮如以下的技術。以下並非公知的技術 ，而是作爲本發明的前提由本發明者所檢討的技術，使用 圖面說明其槪要。圖1 6係顯示由本發明者所檢討的 D R A Μ晶片內的電晶體通道區域與讀出放大器的佈局圖 (a )，以及讀出放大器的主要部分之讀出放大器交叉耦 合部分的佈局圖（b )，與剖面圖（c )的槪要。而且， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----：__J (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -4- 531788 A7 B7 五、發明説明（2 ) 圖1 7係顯示讀出放大器交叉耦合部分與共通源極線的一 部分之電路圖。 (請先閱讀背面之注意事項再填寫本頁) D R A Μ (動態隨機存取記憶體，Dynamic Random Access Memory)爲了成本降低、製程簡易化，PM〇S、 Ν Μ〇S電晶體的閘極材料係使用N +多晶矽。D R A Μ其 記憶體陣列（Memory array ) Μ Α內的讀出放大器（Sense Amplifier )區塊（Block ) S A B的Ν Μ〇S電晶體的通道 區域P I NP ( SA)的雜質濃度在濃度p ( SA) —定 。同樣地記憶體陣列Μ A內的讀出放大器S A B的 P Μ〇S電晶體的通道區域Ν I Ν P ( S A )的雜質濃度 在濃度n (SA) —定。這些濃度其周邊電路pe r i的 Ν Μ〇S電晶體的通道區域之P I Ν P ( p e r i )的雜 質濃度P (P e r i )與PMOS電晶體的通道區域 Ν I Ν P ( p e r i )的雜質濃度p ( p e r i )分別相 等。 再者，讀出放大器交叉耦合部分C C的電晶體係由以 如圖1 6 ( b ) 、（ c )以及圖1 7的N +多晶矽爲閘極的 經濟部智慧財產局員工消費合作社印製 N +多晶矽閘極N + ρ ο 1 y的P Μ〇S (以下N +閘極 PMOS)之Qp〇’ 、Qpl’ ，與以N +多晶矽爲閘極 的N +多晶矽閘極N + ρ ο 1 y的Ν Μ 0 S (以下N +閘極 NMOS)之Qn〇 、Qn 1所構成。Ν +閘極PM〇S Q P 0 ’ 、Q p 1 ’的電晶體係埋入通道構成，有啓始値 電壓（Threshold voltage)的偏差變大的問題。讀出放大器 中的雙電晶體（Pair transistor )啓始値偏差的影響記載其 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 531788 A7 B7 五、發明説明（3 ) (請先閱讀背面之注意事項再填寫本頁) 詳細於〔文獻1〕。由啓始値偏差所造成的雙Μ〇S間的 啓始値差在讀出放大器動作中因減少有效訊號量，故造成 讀錯的原因。此電晶體的啓始値偏差係因在製程的偏差起 因、佈局（Layout )起因等所產生。在到此爲止的構成中， 爲了降低此啓始値偏差使用閘極長較大的電晶體，或採用 在佈局偏差少的圖案以降低啓始値偏差。 【發明槪要】 可是，關於如前述的半導體裝置的技術，本發明者檢 討的結果明瞭如以下的事情。例如隨著半導體裝置的微細 加工的進行，僅以上述手法無法獲得充分的啓始値偏差降 低效果。在前述圖17中N +閘極PM〇SQp〇，、 經濟部智慧財產局員工消費合作社印製 Q P 1 ’其通道構成係埋入通道，啓始値偏差變大。而且 ，N +閘極N Μ〇S Q η 〇、Q η 1係以N +多晶矽作爲閘 極，因成爲表面通道，故與Ν +閘極Ρ Μ 0 S比較啓始値偏 差小。但是，即使是表面通道的電晶體也需要藉由微細加 工的記憶體陣列的縮小，以及縮小讀出放大器的佈局，以 小面積實現偏差少的佈局很困難。 而且，有以電晶體的啓始値調節用通道雜質打入（以 下稱爲通道植入）製程作爲起因的啓始値偏差，偏差量全 體爲約數十m V〜數百十m V以上。據此，讀出放大器所 實際感測的有效訊號減少，在讀出放大器中讀錯的可能性 變大，.增加不良位元（Bit)。再者，高積集、大容量 D R A Μ因資料線振幅電壓的低電壓化或構造上記憶胞（ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -6 - 531788 Α7 Β7 五、發明説明（4 )
Memory cell)容量少，故記憶胞讀出訊號量自身減少。因 此，爲了安定的動作必須降低啓始値偏差。 (請先閲讀背面之注意事項再填寫本頁) 因此，本發明的目的係提供降低使訊號量減少的讀出 放大器的電晶體的啓始値差，減小讀出放大器放大時的雜 訊成分之一的電晶體啓始値偏差的影響，在讀出放大器中 可正確地感測、放大由記憶胞讀出的微小訊號之半導體裝 置。 本發明的前述以及其他目的與新穎的特徵可由本說明 書的記述以及添付圖面而明暸。 在本案中所揭示的發明之中，若簡單地說明代表的發 明槪要的話如以下所示。 本發明爲了減少啓始値調整用的通道雜質導入量（以 下通道植入量）所造成的啓始値偏差，減少電晶體製作製 程中的通道植入量，降低啓始値偏差，以實現啓始値差小 的讀出放大器。再者，若遺漏電流（Leakage current)爲成 爲問題的啓始値的話，則利用基板偏壓（Bias )補償啓始値 降低部分，以低消耗功率實現啓始値偏差小的讀出放大器 〇 經濟部智慧財產局員工消費合作社印製 即依照本發明的半導體裝置，其特徵爲適用於具有： 複數個記憶胞，配設於複數條字線與複數條資料線的 交點； 複數個讀出放大器，包含對應該複數條資料線的每一 條而配設，以被交叉結合的P型多晶矽爲閘電極的第一導 電形的第一 Μ I S F E T對；以及 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -7 - 531788 A7 —一 _ B7 五、發明説明（5 ) (請先閲讀背面之注意事項再填寫本頁) 解碼器電路，包含以P型多晶矽爲閘電極的該第一導 電形的第二Μ I S F E T，用以選擇該記憶胞的任一個， 之半導體裝置， 該第一 Μ I S F Ε Τ對的通道雜質濃度比該第二 Μ I S F Ε Τ的通道雜質濃度還低。 而且，依照本發明的半導體裝置，其特徵爲適用於具 有：包含以第一電位爲基板電位，以Ρ型多晶矽爲閘電極 的第一導電形的第一 Μ I S F Ε Τ，基板電位爲第二電位 ，以Ν型多晶矽爲閘電極的第二導電形的第二 Μ I S F Ε Τ的電路； 閘極連接於任一個汲極端子，以源極端子爲共通的Ρ 型多晶矽爲閘電極的該第一導電形的第三Μ I S F Ε Τ、 第四 Μ I S F Ε Τ ; 閘極被輸入第一訊號，以汲極端子連接於該第三 Μ I S F Ε Τ的汲極端子之Ν型多晶矽爲閘電極的該第二 導電形的第五MI SFET ;以及 經濟部智慧財產局員工消費合作社印製 閘極被輸入第二訊號，以汲極端子連接於該第四 Μ I S F Ε Τ的汲極端子，源極端子共通連接於該第五 Μ I S F Ε Τ的Ν型多晶矽爲閘電極的該第二導電形的第 六MI SFET，之半導體裝置， 該第五MISFET以及該第六MISFET的通道 雜質濃度比該第一 Μ I S F Ε Τ的通道雜質濃度低，該第 五Μ I S F Ε Τ以及該第六Μ I S F Ε Τ的基板電位比該 第二電位低。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -8 - 531788 A7 B7 五、發明説明（6 ) 【圖式之簡單說明】 (請先閲讀背面之注意事項再填寫本頁) 圖1 ( a ) 、（ b ) 、（ C )係顯示適用本發明的 D R A Μ的電晶體通道區域與讀出放大器的佈局圖，以及 顯示讀出放大器交叉耦合部分的佈局圖與剖面圖。 圖2 ( a ) 、( b ) 、（ c )係顯示適用本發明的讀 出放大器交叉耦合部分的P Μ 0 S與讀出驅動器的 Ρ Μ〇S的剖面圖，以及對與Ρ Μ〇S有關的基板深度方 向的通道雜質分布，與顯示與PMOS有關的通道中的雜 質濃度與啓始値以及啓始値偏差的關係圖。 圖3(a) 、 （b) 、 （c) 、 （d)係顯示適用本 發明的讀出放大器、記憶體陣列、次字驅動器的部分之剖 面圖。 圖4係顯示適用本發明的第一實施形態一之讀出放大 器的部分之電路圖。 圖5係顯示適用本發明的第一實施形態一之動作的波 形圖。 經濟部智慧財產局員工消費合作社印製 圖6係顯示在適用本發明的第一實施形態一中，進行 Ρ Μ〇S先行的情形之動作的波形圖。 圖7係顯示適用本發明的s D R A Μ的全體構成之區 塊圖。 圖8 ( a ) 、（ b ) 、（ c )係顯示適用本發明的解 碼器電路以及反相器與反及電路的電路圖。 圖9係顯示適用本發明的記憶體陣列內的次記憶體陣 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚） -9- 531788 A7 B7 五、發明説明（7 ) 列的分割圖。 (請先閱讀背面之注意事項再填寫本頁) 圖1 0係顯示適用本發明的第二實施形態二之讀出放 大器的部分之電路圖。 圖1 1係顯示適用本發明的第三實施形態三之讀出放 大器的部分之電路圖。 圖1 2係顯示適用本發明的第三實施形態三之動作的 波形圖。 圖1 3係顯示適用本發明的第三實施形態三之變形例 的讀出放大器的部分之電路圖。 圖1 4係顯示適用本發明的第四實施形態四之讀出放 大器的部分之電路圖。 圖1 5係顯示適用本發明的差動放大電路之電路圖。 圖1 6 ( a ) 、( b ) 、（ c )係顯示作爲本發明的 前提而檢討的D R A Μ的電晶體通道區域與讀出放大器的 佈局圖，以及顯示讀出放大器交叉耦合部分的佈局圖與剖 面圖。 經濟部智慧財產局員工消費合作社印製 圖1 7係顯示作爲本發明的前提而檢討的讀出放大器 的部分之電路圖。 【符號說明】
Chip： DRAM晶片 ΜΑ: 記憶體陣列 S Μ A : 次記憶體陣列 P I N P ( S Μ A )： 記憶胞電晶體通道區域 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）' "" -10- 531788 A7 B7 五、發明説明（8 ) p (SMA)： 記憶胞電晶體通道雜質濃度 S A B ： 讀出放大器區塊 C C : 讀出放大器交叉耦合部分 PINP(SAl)、PINP(SA2)、 P I N P ( S A )： 讀出放大器NM〇S通道區域 N I N P (S A 1 )、 Ν I Ν P ( S A 2 )： 讀出 放大器P Μ〇 S通道區域 p ( S A 1 ) 、P ( s A 2 )' P ( S A )： 讀出 放大器Ν Μ〇 s通道雜質濃度 η ( S A 1 ) 、η ( S A 2 )' n ( S A )： 讀出 (請先閲讀背面之注意事項再填寫本頁) 放大器PMO S通道雜質濃度 S W D B ： 次字驅動器區塊 S W D : 次字驅動器 PINP (SWD) ·· 次字驅動器NMOS通道區 域 N I N P (SWD) ·· 次字驅動器PM〇S通道區 域 經濟部智慧財產局員工消費合作社印製 p ( S W D ) ·· 次字驅動器N M〇S通道雜質濃度 n (SWD): 次字驅動器P Μ〇S通道雜質濃度 peri: 周邊電路 P I N P ( p e r i ): 周邊電路NMOS通道區 域 N I N P ( p e r i ) ·· 周邊電路PMO S通道區 域 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 531788 A7 B7 五、發明説明（9 ) p (per i) ·· 周邊電路NMOS通道雜質濃度 n ( p e r i )： 周邊電路P Μ〇S通道雜質濃度 (請先閲讀背面之注意事項再填寫本頁) L ( P ) ： P Μ〇S電晶體擴散層 L ( Ν ) ： Ν Μ〇S電晶體擴散層 Ρ + Ρ ο 1 y : P型多晶矽閘極 N + Ρ ο 1 y : N型多晶矽閘極 S G I : 元件隔離區域 W ·· 鎢 PWELL (SA)、PWELL (SMA)、 PWELL (SWD) : P型半導體區域 NWELL (SA)、NWELL (SMA)、 NWELL (SWD) ： N型半導體區域 DWELL ： 深N型半導體區域 ρ-sub: P型半導體基板
Q ρ 0、Q ρ 1 ·· 讀出放大器P +閘極Ρ Μ〇S
Q ρ 0 ’ 、Q ρ 1 ’ ·· 讀出放大器Ν +閘極Ρ Μ〇S 經濟部智慧財產局員工消費合作社印製
Qn〇、Qnl、QnO’ 、Qnl’ ： 讀出放大 器N +閘極Ν Μ〇S
Q Ρ 2 : 讀出驅動器Ρ +閘極Ρ Μ〇S
Q η 2 : 讀出驅動器Ν +閘極Ν Μ〇S Q η 3、Q η 4 : 讀出驅動器過驅動用Ν +閘極
Ν Μ〇S
Q ρ 3 : 讀出驅動器過驅動用Ρ +閘極Ρ Μ〇S M C ： 記憶胞 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） _ -12- 531788 A7 B7 五、發明説明（10) 經濟部智慧財產局員工消費合作社印製 號 P C : 預 充 電 電 路 I 〇 G ·· 輸 入 輸 出 閘 電 路 S Η R : 共用 閘 電 路 S A D P Λ s A D Ν 二 讀 出 馬區 動 器 S A D P 1 ; 過 馬區 動 器 S A D P 2 : 恢 復 驅 動 器 C S P c ； 共 通 源 極 線 預 充 電 電 路 X A ： 交 叉 區 域 W L ； 字 線 D 1 t 、 D 1 b … D η t D η b : Y S 1 > … Y S η : 列 選 擇 線 C s P C s N ： 共 通 源 極 線 I 〇 T Λ I 〇 B 輸 入 輸 出 線 S P Λ s N S ί F > 1 ‘ S ] D 丨 2 讀 P c s ·· 預 充 電 控 制訊 號 S H R R Λ s Η R L 二 共 用 閘 極 控制 V B L R : 資 料 線 預 充 電 X A B ： 行位 址 緩 衝 器 Y A B ； 列位 址 緩 衝 器 X — D E c : 行位 址 解 碼 器 Y — D E c : 列 位址 解 碼 器 I / 〇 — c T L : 輸 入 輸 出 控 制 器 I / 〇 B 資 料 輸 入 輸 出 緩 衝 器 資料線 讀出放大器活化訊 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 531788 Α7 Β7 五、發明説明（11 ) T G . 時脈訊號生成電路 V G ： 電壓產生電路 (請先閱讀背面之注意事項再填寫本頁) A 0…A η ·· 位址輸入端子 D Q 0…D Q η : 資料輸入輸出端子 M W D : 主字驅動器 INVO、INV1、INV00-INV03 : 反相器 N A N D 0…N A N D 3 : 反及聞
Qp4、Qp5: P+閘極PM〇S
Qn5、Qn6、Qn7 : N +閘極 NM〇S 【較佳實施例之詳細說明】 以下根據圖示詳細地說明本發明的實施形態。此外， 在用以說明貫施形態的全圖中對同一構件附加相同的符號 ，省略其反覆的說明。 經濟部智慧財產局員工消費合作社印製 在本實施形態的半導體裝置中，構成各區塊（Block ) 的電路元件係藉由公知的C Μ〇S (互補型Μ〇S電晶體 )等的積體電路技術，形成於如單晶矽的一個半導體基板 上。M〇S F Ε Τ (金屬一氧化物一半導體場效電晶體， Metal Oxide Semiconductor Field Effect Transistor )的電 路記號未附加箭頭者表示N型MOSFET (NM〇S) ，與附加箭頭者的P型MOSFET (PM〇S)區別。 以下爲了稱呼MOSFET係簡略化稱爲MOS。而且， 以圓形圈住電路記號的N Μ〇S以及p Μ〇S係當作顯示 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） " -14- 531788 Α7 Β7 五、發明説明（12 ) (請先閱讀背面之注意事項再填寫本頁) 啓始値調節用的通道雜質導入量（以下爲通道植入量）少 的電晶體。再者，關於閘極材料只要圖中、文中未特別顯 W，令NMOS爲N 多晶石夕；PMOS爲P多晶石夕。再者 ，本發明係以Μ〇S F E T作爲具體例，惟也包含絕緣閘 極電晶體Μ I S F Ε Τ (金屬一絕緣體一半導體場效電晶 體，Metal Insulator Semiconductor Field Effect Transistor) 。而且，本案發明記憶體陣列的構成即使是開放型資料線 構成或折回型資料線構成也有同樣的效果，並未限定於資 料線構成。以下在折回型資料線構成中說明本發明。 (實施形態一） 經濟部智慧財產局員工消費合作社印製 使用圖1〜圖9說明本發明的第一實施形態一。圖1 係顯示適用本發明的D R A Μ的電晶體通道區域與讀出放 大器的佈局圖，以及顯示讀出放大器交叉耦合部分的佈局 圖與剖面圖。圖2係顯示讀出放大器交叉耦合部分的 Ρ Μ〇S與讀出驅動器的Ρ Μ〇S的剖面圖，以及對與 PM〇S有關的基板深度方向的通道雜質分布，與顯示與 Ρ Μ ◦ S有關的通道中的雜質濃度與啓始値以及啓始値偏 差的關係圖。圖3係顯示讀出放大器、記憶體陣列、次字 驅動器的部分之剖面圖。圖4係顯示第一實施形態一之讀 出放大器的部分之電路圖。圖5係顯示第一實施形態一之 動作的波形圖。圖6係顯示進行Ρ Μ〇S先行的情形之動 作的波形圖。圖7係顯示適用本發明的S D R A Μ的全體 構成之區塊圖。圖8係顯示解碼器電路以及反相器與反及 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -15- 531788 A7 B7 --—---------—----—--- 五、發明説明（13) (N A N D )電路的電路圖。圖9係顯示記憶體陣列內的 ;欠記憶體陣列的分割圖。 (請先閱讀背面之注意事項再填寫本頁) 由圖1 ( a )說明以電晶體的通道植入量區域分割 D R A Μ晶片C h i p內部的記憶體陣列Μ A與周邊電路 P e r i的一部分之一例。次記憶體陣列S Μ A的記憶胞 電晶體通道區域P I N P ( S Μ A )的雜質濃度P ( 經濟部智慧財產局員工消費合作社印製 S Μ A )。而且，次字驅動器區塊SWDB的NM〇S電 晶體通道區域P I N P ( S W D )的雜質濃度爲p ( s W D ) ;PM◦S電晶體通道區域NINP(SWD) 的雜質濃度爲n (SWD)。在讀出放大器區塊SAB有 交叉耦合部分C C的電晶體的Ν Μ 0 S電晶體通道區域 plNP (SA1)以及其以外的NMOS電晶體通道區 域PINP (SA2)，各個雜質濃度爲p (SA1)以 及P ( S A 2 )。同樣地，有交叉耦合部分C C的電晶體 的PMOS電晶體通道區域NINP (SA1)以及其以 外的PMOS電晶體通道區域NINP (SA2)，各個 雜質濃度爲n (SA1)以及n (SA2)。周邊電路 Per i的NMOS電晶體通道區域PINP (per i )爲解碼器電路等的周邊電路用的Ν Μ ◦ S電晶體通道區 域，雜質濃度爲p ( p e r i )。同樣地p Μ 0 S電晶體 通道區域ΝΙ NP (p e r i )爲解碼器電路等的周邊電 路用的P Μ〇S電晶體通道區域，雜質濃度爲n ( p e r i ) ο 由圖1 ( b ) 、（ c )說明交叉耦合部分c C的佈局 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 531788 A7 ____ B7 五、發明説明（14 ) (請先閱讀背面之注意事項再填寫本頁) 之一例與佈局圖中A - A ’間的剖面圖的一例。關於讀出 放大器區塊S A B、次字驅動器s W D、次記憶體陣列 S Μ A部分的詳細的剖面構成，在之後使用圖3來說明。 本發明的讀出放大器其特徵爲構成交叉耦合部分C C的P + 閘極PM〇S QpO、Qp 1與N +閘極NM〇S Q η 〇、Q η 1分別與周邊電路p e r i的電晶體比較， 閘極氧化膜厚相等，惟通道植入量即使用電晶體通道區域 的通道雜質濃度少的電晶體。即交叉耦合部分C C與周邊 電路p e r i的通道雜質濃度的大小關係爲p ( S A 1 ) <p(peri) ;n(SAl)<n(peri) 〇 再 者，與接鄰於這些交叉耦合部分C C的電晶體的通道雜質 濃度的大小關係爲P ( S A 1 ) < p ( S A 2 ); n (SA1) <n (SA2)。 其次，以本發明所使用的P +閘極P Μ〇S、N +閘極 N Μ〇S說明關於少通道植入的電晶體。首先，敘述關於 電晶體的閘極材料。如圖1 ( b ) 、（ c )所示的P +多晶 經濟部智慧財產局員工消費合作社印製 矽閘極P + Ρ ο 1 y的P +閘極P Μ〇S與N +多晶矽閘極 Ν + ρ ο 1 y的Ν +閘極Ν Μ〇S，若令閘極極性與通道中 的載子的極性爲同極性，則通道成爲形成於矽基板中的閘 極正下方之所謂的表面通道。如在習知的D R A Μ所使用 的使閘極材料的極性與通道材料不同者成爲埋入通道。表 面通道的電晶體與埋入通道的電晶體比較，電流驅動力大 ，短通道（S h 〇 r t c h a η n e 1)特性也良好。 其次，使用圖2敘述關於通道植入的一例。圖2係簡 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 531788 A7 ______ B7_ 五、發明説明（15 ) (請先閲讀背面之注意事項再填寫本頁) 單地顯示本發明的交叉耦合部分C C的p Μ〇S Q p 0 ( 通道區域爲NINP (SA1))與讀出驅動器的 PM〇SQp2 (通道區域爲NINP (SA2))的剖 面圖的一例（a );對與ρ Μ〇S有關的基板深度方向（ Depth)的通道雜質分布（η )的關係的一例（b );與 Ρ Μ ◦ S有關的通道中的雜質濃度（n )與啓始値（ t h :圖的Υ軸）以及啓始値偏差（D ν t h :以圖中 的誤差條（Error bar)的長度顯示）的關係之一例（c )。 在圖2 ( a )閘極爲P +多晶矽閘極P + ρ 〇丨y，於 其上疊層有以閘極配線低電阻化爲目的金屬之鎢W。而且 ，L (P)爲PMOS電晶體擴散層的P型半導體區域， 成爲電晶體的源極/汲極區域。n ( S A 1 )、 n (SA2)與圖1 一樣，顯示PMOS的通道雜質濃度 。如圖2 ( b )，藉由通道植入量以及植入方法，決定分 布於圖2 ( a )所示的電晶體通道的基板深度方向（Depth )的雜質濃度與其尖峰値。此爲通道雜質濃度，決定顯示 電晶體特性的啓始値電壓的參數。在圖2 ( b )通道雜質 經濟部智慧財產局員工消費合作社印製 濃度爲通道雜質分布的尖峰値之n(SA1)以及 n ( S A 2 )。 而且，雜質濃度與啓始値的關係如圖2 ( c )所示， 雜質濃度越低即通道植入量少的電晶體啓始値電壓越低。 例如在P +閘極Ρ Μ〇S中，若以砷（A s )或磷（ρ )爲 雜質導入通道的話，通道雜質濃度約1 X 1 〇 1 8 c m — 3其 啓始値約0 · 2 V左右，但是若減少通道植入量則變成一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）一 '~' ~ 531788 A 7 B7 五、發明説明（16 ) 〇.1 V (由於爲p Μ〇s，故與實際的啓始値反轉符號 )。再者，如圖2 ( c )所示若降低通道雜質濃度，則啓 始値的偏差量D V t h也降低。關於此通道中的雜質濃度 與啓始値偏差的關係，記載於〔文獻2〕的（4 _ 6 4 ) 式，藉由減少通道植入量，可降低通道植入起因的電晶體 的啓始値偏差。 如此，N +閘極N Μ〇S、P +閘極P Μ〇S藉由降低 通道植入即通道雜質濃度，可降低啓始値。即可使低啓始 値化與啓始値偏差的降低兩立。另一方面，習知的Ν +閘極 Ρ Μ〇S如圖2 ( c )若降低通道雜質濃度的話啓始値升 高。即對於實現低電壓動作所需的低啓始値電晶體，因無 法降低通道雜質濃度，故無法降低啓始値偏差。 此處，若使用降低通道雜質濃度的Ρ +閘極Ρ Μ〇S、 Ν +閘極Ν Μ〇S的話，啓始値過低，電晶體的斷開（ 〇f f )電流增加，有因次啓始遺漏電流（Subthreshold leakage current)而增加維持電流（Standby current)的情形 。此情形設定交叉耦合部分C C的Ρ Μ ◦ S Q ρ 〇、 Q Ρ 1的基板電壓V Β Ρ比資料線振幅電壓V D L還高， 藉由基板偏壓效應可補償啓始値。同樣地，藉由設定交叉 耦合部分CC的NMOSQnO、Qnl的基板電壓 V B N比接地電位V S S還低，可藉由基板偏壓效應補償 啓始値。據此，可降低遺漏電流也是特徵。而且，當遺漏 電流不成爲問題時，因高速動作故作成像不被施加基板電 壓的構成較好。基板電壓被如圖3所示的次記憶體陣列 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公慶) (請先閱讀背面之注意事項再填寫本頁) _裝· 訂 經濟部智慧財產局員工消費合作社印製 -19- 531788 A7 B7 五、發明説明（17 ) S Μ A周邊的剖面構成限制。 (請先閱讀背面之注意事項再填寫本頁) 其次，使用圖3說明關於包含適用於本發明的次字驅 動器S W D與讀出放大器區塊S A B與次記憶體陣列 S Μ A的剖面構造的一例。記憶胞M C的電晶體係以 Ν Μ〇s構成。Ν Μ〇S係閘電極包含Ν +多晶矽的層之 Ν +多晶矽閘極Ν + Ρ ο 1 y。而且，本例係以閘極配線電 阻降低爲目的於其上層配置金屬層例如鶴W。P Μ〇S係 閘電極包含ρ +多晶矽的層之ρ +多晶矽閘極ρ + ρ 〇 1 y 。與NMO S —樣於其上層配置有鎢W的金屬層。S G I 爲元件隔離區域，係用以絕緣擴散層間的氧化膜。 在本發明最佳的構成之圖3 ( a )的構成，次記憶體 經濟部智慧財產局員工消費合作社印製 陣列S Μ A的記憶胞電晶體的基板區域之P型半導體區域 PWELL (SMA)與讀出放大器區塊SAB的 NMOS的基板區域之P型半導體區域PWELL (SA )係電性連接，構成一個區域。由於不電性隔離次記憶體 陣列基板區域P W E L L ( S Μ A )與讀出放大器 NMOS基板區域PWELL (SA)之間，故可僅降低 隔離區域部分的面積。據此，讀出放大器N Μ〇S基板區 域P W E L L ( S A )與次記憶體陣列基板區域 PWELL (SMA)等電壓，例如設定爲VBB。在次 記憶體陣列基板區域P W E L L ( S Μ A )的基板深處配 置有深N型半導體區域DWELL。據此，次字驅動器 SWD的PM〇S基板區域之N型半導體區域NWE L L (SWD )與讀出放大器區塊SAB的PM〇S基板區域 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -20- 531788 A7 B7 五、發明説明（18 ) (請先閲讀背面之注意事項再填寫本頁) 之N型半導體區域N W E L L ( S A )電性連接。因次字 驅動器S W D需將P Μ ◦ S的基板電壓設爲字線升壓電壓 VPP以上，故讀出放大器PMOS基板區域NWELL (S A )的電壓也被設定爲與次字驅動器Ρ Μ〇S基板區 域N W E L L ( S W D )相等，V Ρ Ρ以上。即本構成讀 出放大器的NM〇S的基板電壓VBN、PMOS的基板 電壓V B P分別被設定爲與記憶胞相等的V B B、V Ρ P 以上。 由圖4說明實施本發明的讀出放大器的電路構成的一 例。連接於左右的次記憶體陣列S Μ A的資料線對D 1 t 與Dlb…Dn t與Dnb在讀出放大器區塊SAB內， 分別連接於交叉耦合部分C C的電晶體。 經濟部智慧財產局員工消費合作社印製 首先，說明關於讀出放大器區塊S A B內的電路構成 。預充電（Precharge )電路P C係用以在維持（Standby ) 狀態下，藉由預充電控制訊號P C S將資料線對設定成預 充電位準（Level )，通常爲資料線振幅的1 / 2之預充電 電位V B L R的電路，例如以連接使如圖示的資料線間短 路的Μ〇S與資料線與V B L R的開關構成。輸入輸出閘 極電路I ◦ G係進行對資料線與記憶體陣列外部的資料的 輸入輸出之部分。例如，以如圖的資料線與輸入輸出線 I〇Τ、I〇Β之間的列（Column)選擇線Y S 1… Y S η控制的N Μ〇S構成。配置於讀出放大器兩側的共 用閘電路S H R係藉由共用閘極控制訊號S H R L以及 S H R R用以將讀出放大器兩側的次記憶體陣列S Μ Α的 本紙張尺度適用中國國家標準（CNS ) A4規格（2l〇X297公釐) "~ -21 - 531788 A7 ___ _B7 五、發明説明（19 ) 任一個連接於交叉耦合部分C C的電晶體的選擇開關。例 如以如圖的N Μ〇s電晶體的轉換（T r a n s f e r )型開關構成 ο (請先閱讀背面之注意事項再填寫本頁) 讀出放大器交叉耦合部分C C係用以放大由記憶胞 M C讀出的微小訊號到資料線振幅的電路，如圖4所示的 互相交叉結合的各兩個NMOSQnO、Qnl ' PMOSQpO、QP1常被使用。交叉耦合部分cc被 P Μ ◦ S側共通源極線C S P與N Μ〇S側共通源極線 C S Ν驅動。各個共通源極線C S Ρ、C S Ν係被分散配 置複數個於讀出放大器內的讀出驅動器S A D Ρ、 S A D N驅動。而且，這些讀出驅動器S A D P、 S A D N在交叉區域X A僅各配置一個的構成也可能。 經濟部智慧財產局員工消費合作社印製 PM〇S的Q ρ 2以及NM〇S的Q π 2分別被讀出放大 器活化訊號S P、S N活化，以驅動共通源極線。而且， 共通源極線C S P、C S N在維持狀態中被資料線預充電 控制訊號P C S控制，被配置於次字驅動器區塊s w d B 與讀出放大器區塊S A B的交叉區域之交叉區域ΧΑ的共 通源極線預充電電路C S P C預充電到V B L R。 以上預充電電路P C '輸入輸出閘極電路I〇g、共 用閘電路SHR、讀出驅動器SADN的NM〇S電晶體 的通道區域爲PINP(SA2);交叉耦合部分CC的 NMOS電晶體的通道區域爲PINP (sai)。而且 ，讀出驅動器S A D P的Ρ Μ〇S電晶體的通道區域爲 Ν I Ν P ( S A 2 );交叉耦合部分C C的ρ μ 0 S電晶 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -22- 531788 A7 B7 五、發明説明（20 ) 體的通道區域爲NINP (SA1)。 (請先閲讀背面之注意事項再填寫本頁) 其次，使用圖5說明關於本電路構成的動作之一例。 由可使用資料庫（Bank acti ve )訊號控制資料線對的預充電 之預充電控制訊號P C S係由V P P或V D L以上的電位 遷移到V S S。與此大致同時，選擇讀出的次記憶體陣列 S Μ A的訊號在此處若當作選擇左側的次記憶體陣列 S Μ A者的話，共用閘極控制訊號S H R R的訊號由 V Ρ Ρ遷移到V S S，右側的次記憶體陣列S Μ Α被由讀 出放大器區塊S A B切離。然後，由外部輸入的位址（ A 0….A η )或在內部使其產生的位址係藉由如後述的 圖8所示的解碼器電路預解碼，然後，該預解碼訊號更藉 由被主字驅動器（M W D )、次字驅動器（S W D )等解 碼，使字線W L被選擇，被保持於記憶胞M C的資料出現 在資料線D 1 t 、D 1 b…。此時，產生於資料線間的微 小訊號爲讀出訊號量△ V。 經濟部智慧財產局員工消費合作社印製 再者，在資料被充分地讀出後，N Μ〇S側讀出放大 器活化訊號S Ν由V S S遷移到V D L或其以上的電壓， 與此大致同時，Ρ Μ 0 S側讀出放大器活化訊號s ρ由 V D L或其以上的電壓遷移到V S S。據此，讀出放大器 共通源極線C S N、C S P分別被連接於V s S、V D L 。資料線D 1 t 、D 1 b…係以讀出訊號量a v爲基礎， 被設定於各個資料線振幅電壓V D L (高電位側）與 V S S (低電位側）。此時，對讀出訊號量a v，若令讀 出放大器交叉耦合部分C C的電晶體的啓始値爲Δ v t h 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） - 23- 531788 Α7 Β7 五、發明説明（21 ) (請先閲讀背面之注意事項再填寫本頁) ，則讀出放大器實際感測的有效的訊號量爲△ V -△ V t h。藉由本發明使電晶體的啓始値偏差被降低，交 叉耦合部分C C的雙Μ 0 S間的啓始値差△ V t h變小。 據此，有效訊號量增加。放大終了後，進行讀出放大器資 料保持或資料讀出、寫入等的動作。 其次，說明預充電動作的一例。預充電動作首先字線 W L被設定爲V S S，然後，讀出放大器活化訊號S P、 SN分別被設定爲VDL以上、VSS。而且，藉由預充 電控制訊號P C S資料線被預充電到預充電位準V B L R 。與此大致同時，記憶陣列選擇的共用閘極控制訊號 S H R R上升，讀出放大器與右側次記憶體陣列S Μ A連 接，成爲維持狀態。 經濟部智慧財產局員工消費合作社印製 此時，當考慮由一條字線讀出的資料圖案時，讀出放 大器的放大時間變的最長的最壞情況係注目的讀出放大器 讀出” L ”資料，其他全部的讀出放大器讀出” Η ”資料 的情形。與讀出放大器的活化訊號S Ρ、S Ν的驅動定時 (T i m i n g )相同的情形，驅動力高的Ν Μ〇S先開 始放大，對Ν Μ〇S閘極/源極間電壓大的” Η ”資料的 讀出放大器係比” L ”資料的讀出放大器還先被放大。於 是，在先動作的大多數的讀出放大器的電流共通源極的電 位變動，被施加於出現” L ”資料的注目讀出放大器的電 壓減少，放大變慢。 對於這種情形如圖6顯示一例，若藉由S Ρ使 Ρ Μ〇S側先活化（Ρ Μ〇S先行驅動）讀出放大器的活 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -24- 531788 A7 B7 五、發明説明（22 ) (請先閲讀背面之注意事項再填寫本頁) 化訊號S P、s N的驅動定時的話，可縮短注目讀出放大 器的” L ”資料的放大時間。此乃因藉由先驅動驅動力低 的P Μ〇S側，可加速對P Μ〇S閘極/源極間電壓大的 ” L ”資料的放大速度，降低” Η ”資料與” L ”資料的 放大時間的差。但是，因此情形讀出放大器中的感測動作 係藉由PMOS來進行，故交叉耦合部分CC的PMOS 的雙Μ〇S的啓始値偏差會影響。即由習知的構成 Ρ Μ ◦ S對的啓始値偏差大，故若進行Ρ Μ〇S先行驅動 的話有效訊號量減少，有誤動作之虞。但是，藉由使用本 發明，因交叉耦合部分C C的Ρ Μ〇S的啓始値偏差被降 低，即使進行Ρ Μ〇S先行在誤動作的可能性小上，讀出 動作的高速化仍爲可能。 經濟部智慧財產局員工消費合作社印製 其次，由圖7說明關於適用本發明的同步（ Synchronous ) DRAM (SDRAM)的一例。各電路區 塊係藉由以被輸入控制訊號的定時訊號生成電路T G形成 的內部控制訊號的定時來動作。對於被輸入T G的控制訊 號，有以時脈（Clock )訊號C L K的定時輸入的晶片選擇 訊號/ C S、行位址選通脈衝（Strobe )訊號/ R A S、列 位址選通脈衝訊號/ C A S、寫入致能（Write enable )訊 號/ W E。這些控制訊號與位址訊號的組合係稱爲指令（ Command )。時脈致能（Clock enable )訊號C K E係決定 時脈訊號的有效無效。而且，輸入輸出掩蔽（Mask )訊號 D Q Μ係爲了掩蔽由輸入輸出端子D Q 0…D Q η輸入輸 出的資料，用以控制資料輸入輸出緩衝器I /〇Β的訊號 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ' " -25 - 經濟部智慧財產局員工消費合作社印製 531788 Α7 Β7 五、發明説明（23 ) 。V G係S D R A Μ的電壓產生電路，供給字線升壓電壓 V Ρ Ρ、記憶體陣列用的基板電壓V Β Β、記憶體陣列電 壓VDL、周邊電路電壓VCL等的各種電位。 S D R A Μ係採用由位址輸入端子A 〇、A 1…A η 行位址或列位址被時分割地輸入的位址多方式。由位址輸 入端子輸入到行位址緩衝器X A Β的行位址係配置於圖1 (a )的周邊電路p e r i，例如藉由使用如圖8 ( a ) 顯示一例的如圖8 ( b )所示的反相器I N V 〇、 I N V 1、I N V 0 0…或圖8 ( c )所示的反及電路 N A N D之解碼器電路，輸入行位址A i與A i + 1被行 位址解碼器X - D E C解讀，生成預解碼訊號R F 〇 〇、 RF〇l、RF〇2、RF〇3。圖8所示的解碼器部分 的電路爲了避免電晶體的啓始値因基板偏壓效應而上升， 基板電壓NMO S、PMO S都與源極電位相同。即在 NMOS 係 VSS (OV)在 PMOS 係 VCL。以同樣 的方式利用由其他位址生成的其他預解碼訊號，使一個記 憶體陣列Μ A中的特定字線被選擇。依照此特定字線一個 字部分的記憶胞變成選擇狀態。接著列位址被輸入列位址 緩衝器Y A B的話，藉由配置於圖1的周邊電路p e r i 的列位址解碼器Y - D E C，使進行讀出或寫入的記憶胞 更被選擇。此外，S D R A Μ係具有以通常資料庫（Bank )位址指定的複數個記憶體陣列（或資料庫），惟此圖僅 代表地顯示一個記憶體陣列M A ( B A N K 0 )。 如圖9顯示一例，本發明所適用的D R A Μ的一個資 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） I----^----^--衣------1T------ (請先閲讀背面之注意事項再填寫本頁) -26- 531788 Α7 Β7 五、發明説明（24 ) (請先閱讀背面之注意事項再填寫本頁) 料庫，由被自行位址選擇字線的行位址解碼器X - D E C 與自列位址選擇資料線的列位址解碼器Y - D E C包圍的 複數個記憶胞區域所構成，該記憶胞區域包含配置成矩陣 狀的複數個次記憶體陣列S Μ A。雖然未特別被限制，但 是此記憶體陣列採用階層字線方式，在記憶體陣列Μ A的 一邊配置有主字驅動器列M W D。連接於主字驅動器列 M W D的主字線係用以跨過複數個次記憶體陣列S Μ Α而 配設於上層的金屬配線層。而且，列方向的選擇係採用自 列位址解碼器Y - D E C輸出的複數條列選擇線Y S跨過 複數個次記憶體陣列S Μ A而配設的共通Y解碼器方式。 此處，係顯示被由次記憶體陣列S Μ A與複數個次字驅動 器S W D所構成的次字驅動器區塊S W D B與由複數個讀 出放大器電路所構成的讀出放大器區塊S A B包圍的最小 記憶體陣列區塊。 經濟部智慧財產局員工消費合作社印製 以上，本實施形態一之構成中的優點如以下所示。（ 1 )、藉由以少通道植入電晶體作爲交叉親合部分c C的 電晶體使用，可降低啓始値偏差，雙M〇s間的啓始値差 小，有效訊號量增加，可進行穩定的資料的感測/放大動 作。（2 )、記憶胞電容容量小的位元或記憶胞電晶體中 的遺漏電流多的位元等，可正確讀取讀出訊號量少的位元 被選擇時的小訊號量，可減少不良位元，與良率提高有關 。（3 )、藉由施加基板偏壓使啓始値電壓上升，可抑制 在讀出放大器資料保持狀態下的遺漏電流。而且，讀出驅 動器的Ρ +閘極Ρ Μ〇S Q p 2、Ν +閘極 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -27- 531788 A7 B7 五、發明説明（25 ) NM〇SQn2，藉由使用通常通道植入量的電晶體，可 降低維持狀態下的遺漏電流，可降低消耗功率° ( 4 )、 (請先閎讀背面之注意事項再填寫本頁)
藉由以使用圖3 (a)的構成，使讀出放大器區塊SAB 的N Μ〇S的基板區域與次記憶體陣列s M A的基板區域 共通，使隔離區域不需要，可減/J、丨布Μ胃胃胃肖丨咸晶片胃 積。 此外，〔文獻3〕' 〔文獻4〕雖然有使用N +閘極 N Μ〇S與P +閘極P Μ ◦ S的兩種閘極讀出放大器的記載 ，惟並無著眼於通道植入量與啓始値電壓的關係，考慮此 通道植入量的記述。 (實施形態一的變形例） 再者，使用前述圖3說明第一實施形態一的變形例。 第一實施形態一的剖面構造也可以圖3 ( b )取代圖 3(a)。圖3 ( b )的剖面圖與（a )的構成比較佈局 經濟部智慧財產局員工消費合作社印製 面積大，惟次記憶體陣列基板區域P W E L L ( S Μ A ) 與讀出放大器NMOS基板區域PWELL (SA)係被 隔離，可獨立地設定電位爲特徵。本構成中的效果除了第 一實施形態一的效果（1 ) 、（ 2 ) 、（ 3 )外，尙有藉 由以讀出放大器的NM〇 S的基板電壓VB N爲V S S， 可抑制因基板偏壓效應所造成的啓始値上升，可實現高速 動作。 其他的第一實施形態一的變形例，第一實施形態一的 剖面構造也可以圖3 ( c )。圖3 ( c )的構成係次字驅 I紙張尺度適财關家縣（CNS ) A4規格（21GX297公釐) ' -28- 531788 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（26 ) 動器S W D不使用P Μ〇S的構成。因此，不進行 D W E L L隔離，可將讀出放大器Ρ Μ〇S基板區域 N W E L L ( S A )的電位設定成資料線振幅電壓（ V D L )以上的任意的電壓。本構成中的效果除了第一實 施形態一的效果（1 ) 、（ 2 ) 、（ 3 )外，尙有藉由以 讀出放大器的Ρ Μ ◦ S的基板電壓V B P爲V D L，可抑 制因基板偏壓效應所造成的啓始値上升，可實現高速動作 〇 再者，其他的第一實施形態一的變形例，剖面構造也 可以圖3 (d)。圖3 (d)的構成係圖3 (b)與圖3 (c )的組合，次字驅動器S W D不使用Ρ Μ〇S，次記 憶體陣列基板區域P W E L L ( S Μ A )與讀出放大器 N Μ 0 S基板區域P W E L L ( S A )係被隔離爲特徵。 因此，可設定讀出放大器的NM〇S的基板電壓VBN與 PM〇S的基板電壓VB P的兩方成任意的電壓。本構成 中的效果係第一實施形態一的效果（1 ) 、（ 2 ) 、（ 3 )與讀出放大器的NMOS的基板電壓VBN與PMOS 的基板電壓V B P分別爲V S S、V D L，使高速動作爲 可能。 而且，讀出放大器部分的變形例也能以N Μ 0 S構成 讀出驅動器S A D Ρ。這種情形需要反轉讀出放大器活化 訊號S P的邏輯。 (實施形態二） 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -29 - 531788 A7 _B7_ 五、發明説明（27 ) (請先閱讀背面之注意事項再填寫本貢) 其次，使用圖1 〇說明關於第二實施形態二。圖1 0 係顯示適用本發明的第二實施形態二之讀出放大器的部分 之電路圖。 在第二實施形態二中，如圖1 0的交叉耦合部分C C 的一例之電路構成所示，僅前述圖4的交叉親合部分c c 當作與圖1 〇置換者。關於其他的電路構成係與前述第一 實施形態一一樣的構成。在第一實施形態一 N Μ〇S、 經濟部智慧財產局員工消費合作社印製 Ρ Μ〇S都使用通道植入量少的電晶體。本構成關於 NM〇S的N+閘極NM〇SQnO’ 、Qnl’係使用通 常通道植入量的電晶體，僅p M〇s的N +閘極 Ρ Μ〇S Q ρ Ο、Q Ρ 1使用通道植入少的電晶體。此乃 因與Ν Μ〇S比較Ρ Μ〇S的啓始値偏差大，故以僅降低 Ρ Μ〇S的啓始値偏差爲目的。與第一實施形態一比較， 因Ν Μ 0 S的電晶體種類減少，故有製程被簡略化的優點 。關於同動作的波形圖，與前述圖4 一樣。而且，與第一 實施形態——樣，可藉由Ν Μ 0 S構成讀出驅動器 S A D Ρ。這種情形在動作波形圖的圖5中，需要反轉讀 出放大器活化訊號S P的邏輯。 敘述關於本構成的剖面構成。在與前述第一實施形態 ——樣的圖3 ( a )的構成中，可分別使V Ρ P ( >VDL)與啓始値上升而施加PM〇S(QpO與 Qpl)的基板電壓VBP。另一方面，關於NMOS因 NM〇S(Qn〇’ 、Qnl’ ）的基板電壓V BN爲 V B B ( < V S S )，故動作速度變慢，惟可降低資料保 本ϋ尺度適用中國國家標準（CNS ) A4規格（210X297公釐）—· 一 -30- 531788 A7 B7 _ 五、發明説明（28 ) 持狀恶的遺漏電流。 (請先閱讀背面之注意事項再填寫本頁) 本實施形態二之構成的優點如以下所示。（1 )、對 於比較NMOS與PMOS，啓始値偏差大的？以03藉 由適用少通道植入P Μ 0 S，可抑制P M〇s的啓始値偏 差，可縮小P Μ〇S對間的啓始値差，使穩定的感測/放 大動作爲可能。（2 )、對於Ν Μ〇S與前述第一實施形 態一比較，因電晶體的種類少，故有製程被簡略化的點。 對於其他效果與前述第一實施形態--樣。 (實施形態二的變形例） 再者，第二實施形態二的變形例，剖面構造也可以圖 3 ( b )取代圖3 ( a )。在第二實施形態對於Ν Μ〇S (Q η 〇 ’ 、Q η 1 ’ ），由於是通常通道植入電晶體， 啓始値較高，故可以基板電壓V Β Ν作爲V S S，可防止 因基板偏壓效應所造成的啓始値上升，使高速動作爲可能 〇 經濟部智慧財產局員工消費合作社印製 其他的第二實施形態二的變形例剖面構造也可以圖3 (c )。在圖3 ( c )本構成的優點除了第一實施形態一 的優點（2 )、第二實施形態二的優點（1 ) 、（ 2 )外 ，藉由令讀出放大器的PMOS的基板電壓Vbp爲 V D L，使高速動作爲可能。 再者，其他的第二實施形態二的變形例剖面構造也可 以圖3 ( d )。本構成的優點除了第~實施形態—的優點 (2 )、第二實施形態二的優點（1 ) 、（ 2 )外，藉由 本紙張尺度適用中國國家標準( CNS ) A4規格（210X297公釐） · -------- -31 - 531788 A7 B7 五、發明説明（29 ) 令讀出放大器的NM〇S的基板電壓V B N以及PM〇S 的基板電壓V B P分別爲V S S、V D L，使高速動作爲 (請先閱讀背面之注意事項再填寫本頁) 可能。 (實施形態三） 其次，使用圖1 1〜圖1 3說明關於第三實施形態三 。圖1 1係顯示適用本發明的第三實施形態三之讀出放大 器的部分之電路圖。圖1 2係顯示第三實施形態三之動作 的波形圖。 圖1 3係顯示第三實施形態三之變形例的讀出放大器 的部分之電路圖。 經濟部智慧財產局員工消費合作社印製 在圖1 1僅顯示關於讀出放大器的交叉耦合部分C C 與共通源極線c S P ' C S N的一例。關於其他部分與前 述的圖4 一樣。本構成係適用於對前述第一實施形態一的 讀出放大器構成，讀出動作的一定期間、以比資料線振幅 電壓V D L高的過驅動電壓V D D驅動讀出放大器的過驅 動方式之例子。與第一實施形態一比較，藉由以高電壓驅 動讀出放大器，可高速地放大。而且，與第一實施形態一 一樣，可降低交叉耦合部分C C的電晶體的啓始値偏差， 因可縮小雙Μ 0 S間的啓始値差△ V t h，故高速且穩定 的感測/放大動作爲可能。 關於圖1 1的動作使用圖1 2說明一例。在資料線預 充電終了後到字線W L選擇、記憶胞M C資料讀出爲止與 前述第一實施形態一以及二一樣。在感測/放大讀出資料 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） * 一~ -32 - 531788 A7 B7 五、發明説明（30 ) (請先閲讀背面之注意事項再填寫本頁) 時，藉由將讀出放大器的活化訊號S N由V S S遷移到 VDL (或VPP)，由讀出驅動器SADN的N +閘極 N Μ〇S Q η 2供給V S S給共通源極線C S N。大致與 此同時，藉由將讀出放大器活化訊號s Ρ 1由V S S遷移 到比過驅動電壓V D D高出N +閘極N Μ〇S Q η 3的啓始 値以上的電壓，例如V Ρ Ρ，由過驅動器S A D Ν Ρ 1的 Q η 3對共通源極線C S P供給過驅動電壓V D D。資料 線高電位側在超過資料線振幅電壓V D L的時間△ t ρ， 活化訊號S P 1變成V S S，活化訊號S P 2交錯地遷移 到V P P。據此，共通源極線C S P被由恢復驅動器（ Restore driver ) S A D P 2 的 N + 閘極 N Μ 〇 S Q η 4 供給 資料線振幅電壓V D L。預充電動作係以反轉前述第一實 施形態一的讀出放大器活化訊號S P者當作s P 2同樣地 考慮。 經濟部智慧財產局員工消費合作社印製 在圖1 1因讀出驅動器的過驅動器S A D Ρ 1以及恢 復驅動器S A D P 2係以N Μ〇S構成，故各個讀出放大 器活化訊號S Ρ 1、S Ρ 2其活化時的邏輯係與前述第一 實施形態一的活化訊號S Ρ反轉。而且，此Ν Μ〇S爲通 道植入量少的NM〇S也可以，且爲通常通道植入量的 Ν Μ〇S也可以。若以通道植入量少的ν Μ〇S則啓始値 低，特別是在S A D Ρ 1中有過驅動的效果更顯現，高速 動作爲可能的優點。即使使用少通道植入電晶體，因在維 持狀態下閘極/源極間電壓成爲負電壓，故遺漏電流被抑 制，對於消耗電流不成爲問題。另一方面關於S A D N的 本紙張尺度適财關家標準（CNS ) A4規格（210X297公釐)~' -33- 531788 _B7 ___ 五、發明説明（31 ) (請先閲讀背面之注意事項再填寫本頁) Q η 2，因在維持狀態下閘極/源極間電壓爲〇 v，故爲 了降低次啓始遺漏電流，使用通常通道植入量的電晶體較 佳。 而且，本構成的變形例如圖1 3顯示一例，有以 Ρ Μ〇S的Ρ +閘極Ρ Μ〇S Q ρ 3構成過驅動器 S A D Ρ 1的方式。對於這種情形需要令讀出放大器活化 訊號S Ρ 1和與圖1 2反轉的第一實施形態一同樣。而且 ，在Q P 3爲了降低維持狀態下的遺漏電流，使用通常通 道植入量的電晶體較佳。再者，與此一樣，也有以 Ρ Μ〇S構成恢復驅動器S A D P 2的方式。對於這種情 形對於讀出放大器活化訊號S P 2需要當作與圖1 2反轉 的訊號，對於電晶體，爲了降低維持狀態下的遺漏電流， 使用通常通道植入量的電晶體較好。 敘述關於本構成的剖面構成。在與前述第一實施形態 ——樣的圖3 ( a )的構成中爲了進行過驅動，須令讀出 放大器的PM〇S的基板電壓VB P爲過驅動電壓VDD 以上。在圖3 ( a )，對N Μ〇S的基板電壓與記憶胞電 經濟部智慧財產局員工消費合作社印製 晶體相等的V Β Β，因Ρ Μ〇S的基板電壓爲V Ρ Ρ，都 成爲被施加基板電壓的構成。因此，Ρ Μ〇S、Μ Μ 0 S 啓始値電壓都上升，有可降低在讀出放大器資料保持狀態 下的遺漏電流之優點。 以上，本實施形態三之構成的優點如以下所示° ( 1 )、藉由過驅動使高速地放大爲可能。（2 )、藉由交叉 耦合部分C C的電晶體使用少通道植入電晶體，可降低啓 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -34 - 531788 A7 __B7 _ 五、發明説明（32 ) (請先閲讀背面之注意事項再填寫本頁) 始値偏差，可實現穩定的感測/放大動作°特別是以高電 壓急遽地被活化的p Μ〇S的啓始値偏差可降低。（3 ) 、記憶胞電容容量小的位元或記憶胞電晶體中的遺漏電流 多的位元等，可正確讀取讀出訊號量少的位元被選擇時的 小訊號量，可減少不良位元，與良率提高有關。（4 )、 藉由過驅動用驅動器使用Ν Μ 0 S或通常通道植入量的 Ρ Μ〇S，可降低在維持狀態下的遺漏電流。（5 )、藉 由對讀出放大器的電晶體施加基板偏壓使啓始値電壓上升 ，可抑制在讀出放大器資料保持狀態下的遺漏電流。 (實施形態三的變形例） 再者，第三實施形態三的變形例，剖面構造也可以圖 3 ( b )取代圖3 ( a )。在圖3 ( b )，讀出放大器的 Ν Μ〇S的基板電壓V B N可爲任意値。本構成的優點除 了第三實施形態三的優點（1 ) 、（ 2 ) 、（ 3 ) 、（ 4 )外，藉由令讀出放大器的NM〇S的基板電壓VBN爲 V S S，使高速動作爲可能。 經濟部智慧財產局員工消費合作社印製 其他的第三實施形態三的變形例剖面構造也可以圖3 (c )。這種情形若爲Ρ Μ〇S的基板電壓V D D以上的 電壓的話爲任意。本構成的優點除了第三實施形態三的優 點（1 ) 、（ 2 ) 、（ 3 ) 、（ 4 )外，藉由令讀出放大 器的PMOS的基板電壓VBP爲VDD，使高速動作爲 可能。 再者，其他的第三實施形態三的變形例剖面構造也可 以圖3 ( d )。本構成的優點除了第三實施形態三的優點 本G張尺度適用中國國家標準（CNS ) A4規格（210X297公餐)， -- -35- 531788 A7 B7 五、發明説明（33 ) (1 ) 、( 2 ) 、（ 3 ) 、（ 4 )外，藉由令讀出放大器 (請先閱讀背面之注意事項再填寫本頁) 的NM〇S的基板電壓VBN以及PM〇S的基板電壓 V B P分別爲V S S、V D D，使高速動作爲可能。 (.實施形態四） 其次，使用圖1 4說明關於第四實施形態四。圖1 4 係顯示適用本發明的第四實施形態四之讀出放大器的部分 之電路圖。 經濟部智慧財產局員工消費合作社印製 在圖1 4僅顯示關於讀出放大器交叉耦合部分C C與 共通源極線C S P、C S N的一例。關於其他部分與前述 的圖4 一樣。本構成係適用於對前述第二實施形態二的讀 出放大器構成，讀出初期的一定期間△ t p、以比資料線 振幅電壓V D L高的過驅動電壓V D D驅動讀出放大器的 過驅動方式之例子。與第三實施形態三的不同點爲在讀出 放大器內配置有過驅動器S A D P 1，過驅動器 S A D P 1與讀出放大器相同，以通常通道植入的N +閘極 N Μ〇S Q η 3構成。而且，在共通源極線的一端配置有 恢復驅動器S A D Ρ 2，恢復驅動器S A D Ρ 2的Ν +閘極 NMOSQn4也與讀出放大器相同，以通常通道植入的 N Μ〇S構成。與第三實施形態三一樣，與第二實施形態 二比較，藉由利用過驅動器S A D Ρ 1的Q η 3以高電壓 驅動讀出放大器，可高速地放大。
再者，與第二實施形態二一樣，藉由僅對Ρ Μ 0 S的 QpO、Qp 1適用少通道植入量的電晶體，與NM〇S 本紙張尺度適用中國國家標準（CNS ) A4規格（21 OX297公釐） -36- 531788 A7 B7 五、發明説明（34 ) (請先閲讀背面之注意事項再填寫本頁) 比較可降低啓始値偏差大的p M 0 S的偏差，可降低父叉 耦合部分CC的雙PMOS (Qpo與Qpl)之間的啓 始値差△ V t h。特別是因藉由過驅動使P Μ 0 S急遽地 被活化，故本發明有效。而且，與第二實施形態一 一樣’ 與第一以及第三實施形態比較，關於Ν Μ ◦ S因電晶體種 類少，故也有電晶體製作製程可簡略化的優點。 而且，在圖1 4過驅動器s A D P 1與恢復驅動器 SADP2都以NM〇S (Qn3、Qn4)構成。對於 變形例，即使令過驅動器S A D P 1與恢復驅動器 S A D P 2的任一個或兩者爲P Μ〇S的構成也有同樣的 效果。例如當令過驅動器爲Ρ Μ ◦ S時，需要使讀出放大 器活化訊號S Ρ 1的邏輯與前述圖1 2反轉。對於此時的 Ρ Μ〇S，爲了降低維持狀態下的遺漏電流，使用通常通 道植入量的電晶體較佳。以Ρ Μ〇S構成恢復驅動器 S A D Ρ 2的情形也一樣。動作波形圖與前述第三實施形 態三的圖1 2 —樣。 經濟部智慧財產局員工消費合作社印製 而且，因進行過驅動，故需令讀出放大器的？“〇8 的基板電壓V B P爲過驅動電壓VD D以上。在與前述第 一實施形態一同樣的圖3 ( a )的剖面構成中，對 Ν Μ〇S的基板電壓與記憶胞電晶體相等的V B B，因 PM〇S的基板電壓爲V Ρ Ρ，都成爲被施加基板電壓的 構成。因此，Ν Μ〇S爲通常通道植入的電晶體，在啓始 値較高上因被施加基板偏壓，故動作速度變慢，惟 Ρ Μ 0 S也因基板偏壓效應使啓始値電壓上升，有可降低 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -37 - 531788 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（35 ) 在讀出放大器資料保持狀態下的遺漏電流之優點。 以上，本實施形態四之構成的優點如以下所示。（1 )、藉由過驅動使高速地放大爲可能。（2 )、藉由交叉 耦合部分c c的電晶體使用少通道植入電晶體’可降低啓 始値偏差，可實現穩定的感測/放大動作。特別是以高電 虜急遽地被活化的p Μ〇S的啓始値偏差可降低。（3 ) 、記憶胞電容容量小的位元或記憶胞電晶體中的遺漏電流 多的位元等，可正確讀取讀出訊號量少的位兀被選擇時的 小訊號量，可減少不良位元，與良率提高有關。（4 )、 藉由過驅動用驅動器使用Ν Μ 0 S或通常通道植入量的 Ρ Μ〇S，可降低在維持狀態下的遺漏電流。（5 )、藉 由對讀出放大器的電晶體施加基板偏壓使啓始値電壓上升 ，可抑制在讀出放大器資料保持狀態下的遺漏電流。（6 )、對於Ν Μ〇S無須通道植入用的罩幕（Mask )，與前 述第一實施形態一比較，有製程被簡略化。對於其他的效 果與前述第一實施形態一相同。 (實施形態四的變形例） 再者，第四實施形態四的變形例，剖面構造也可以圖 3 (b)取代圖3 (a)。交叉耦合部分CC的NMOS 因是通常通道植入的電晶體，所以是較高的啓始値，但因 NMOS的基板電壓VBN可爲任意値，故藉由當作 V S S，因可避免因基板偏壓效應所造成的啓始値上升， 故高速動作爲可能。本構成的優點除了第四實施形態四的 表紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）— ----- -38- I-------r — ΦΜ^II (請先閱讀背面之注意事項再填寫本頁)
-、1T 531788 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（36 ) 優點（1 ) 、（ 2 ) 、（ 3 ) 、（ 4 )外，藉由令讀出放 大器的NMOS的基板電壓VBN爲VSS，使高速動作 爲可能。 其他的第四實施形態四的變形例剖面構造也可以圖3 (c )。在本例雖然P Μ〇S的基板電壓爲任意，惟藉由 令PMOS的基板電壓VBP爲VDD，可實現高速動作 ，另一方面，即使在資料保持狀態，因基板偏壓被施加， 故可降低遺漏電流。以上，本構成的優點除了第四實施形 態四的優點（1 ) 、（ 2 ) 、（ 3 ) 、（ 4 )外，藉由令 讀出放大器的PMOS的基板電壓VBP爲VDD，使高 速動作爲可能。 再:者，其他的第四實施形態四的變形例剖面構造也可 以圖3 ( d )。本構成的優點除了第四實施形態四的優點 (工）'(2)、（3)、（4)、（6)外，藉由令讀 出放大器的NM〇S的基板電壓VB N以及PM〇S的基 板電JB V B P分別爲v s s、v d D，使高速動作爲可能 〇 以上的第一、第二、第三以及第四實施形態中的電壓 値的一例如以下所示。若資料線高電位側電壓V D L爲 1 _ 5 V以下的話，被資料線讀出的訊號量爲1 0 0 m V ~ 2 0 0 m V左右，再者，因藉由記憶體陣列構成而變成 1 0 G m V以下，故本發明在動作的穩定化的點具有效果 °胃# ’在V d l = 1 · 2 V之低消耗功率化的資料線低 SS te € ti IS _列，因讀出訊號量更減少，故顯現更大的效 本—度適财關家蘇^^.( 21Q謂公襲-- 衣-- (請先閱讀背面之注意事項再填寫本頁) 訂 -39 - 531788 A7 B7 五、發明説明（37) (請先閲讀背面之注意事項再填寫本頁) 果。字線升壓位準V P P對資料線高電位側電壓V D L施 加記憶胞M C的電晶體啓始値以及電流驅動電壓的程度爲 適當，約VDL + 1 · 7V。而且，關於過驅動電壓 V D D，藉由與外部電壓V C C直結，即使在資料線振幅 爲1 . 5 V以下的低電壓中高速的讀出放大器動作仍可能 〇 本發明特別有效果的製程區域係在資料線間距（Pitch )或字線間距之中，使用對於小的1 / 2 (此處稱爲最小 加工尺寸F )容易引起加工誤差的接近最小加工尺寸F的 閘極長L g於交叉耦合部分C C的情形，或使用閘極加工 誤差較大的最小加工尺寸F爲〇 . 1 5 // m以下的超微細 加工、具有藉由相位的閘極加工誤差之相位偏移法於微影 (Lithography )的加工尺寸的區域，更有效果。 而且，關於利用通道植入的雜質濃度，N Μ〇S、 經濟部智慧財產局員工消費合作社印製 PMO S其通常通道植入電晶體的通道雜質濃度都在 〜1 X 1 0 1 8 c m — 3前後，少通道植入電晶體的雜質濃度 在其一半具有降低效果。再者，令成其1 〇分之1以下的 1 0 1 6 c m — 3左右的話更有效果。此時，因啓始値降低故 施加基板電壓較佳。 (本實施形態五） 適用本發明於再其他的半導體裝置的差動放大電路之 一例係以第五實施形態顯示於圖1 5。圖1 5係顯示適用 本發明的差動放大電路之電路圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -40- 531788 Μ Β7 五、發明説明（38) 在圖1 5所示的一例之差動放大電路，對輸入訊號 (請先閱讀背面之注意事項再填寫本頁) V I Ν以參照電壓V R E F爲基準，使用於輸出反轉資料 的電路，判定常自位址或指令等外部輸入的訊號之部分。 Φ Ε Ν爲活化放大電路的訊號。V〇U Τ爲輸出訊號。此 處，在PMOS的Ρ+閘極PM〇SQp4與Qp5若有啓 始値差的話，左右的負荷變成不平衡，會影響差動動作部 分之Ν Μ〇S的動作。在Ν Μ〇S的N +閘極 Ν Μ 0 S Q η 5與Q η 6若有啓始値差的話，則有以對輸 入訊號的判定處理進行誤動作的可能性。而且，即使到不 進行誤動作，若在複數個差動放大電路間具有啓始値偏差 的話，在差動放大電路之間變成動作速度的誤差，需要對 輸入訊號大大地取定時裕度（Margin)，有動作裕度少的問 題。 經濟部智慧財產局員工消費合作社印製 因此，本發明適用少通道植入電晶體於這些電晶體， 以降低啓始値偏差以及雙Μ ◦ S間的啓始値差。再者，因 藉由少通道植入成爲低啓始値，故令Ρ Μ〇S ( Q ρ 4、 Q Ρ 5 )的基板電壓V Β Ρ爲V C L以上，例如若爲外部 電壓V C C或D RAM的話，令成字線升壓電壓VP ρ， 令NM〇S (Qn5、Qn6)的基板電壓VBN爲 V S S以下，例如若爲D R a M的話，藉由令成記憶胞 M C的電晶體基板電壓V b b，可降低由於基板偏壓效應 使啓始値電壓上升，資料輸出時的次啓始遺漏電流，可低 消耗功率化。據此，降低啓始値偏差，降低差動放大電路 間的動作速度的誤差以及雙Μ〇S間的啓始値差，可實現 本紙張尺度適用中國國家標準（CNS ) Μ規格（2丨〇><297公襲）— ' -41 - 531788 Α7 Β7 五、發明説明（39) 穩定動作與低消耗功率化。 (請先閲讀背面之注意事項再填寫本頁) 以上根據發明的實施形態具體地說明了由本發明者所 創作的發明，惟本發明並非限定於前述發明的實施形態， 當然在不脫離其要旨的範圍可進行種種的變更。 例如本發明並非僅限定於前述第一、第二、第三以及 第四實施形態所述之讀出放大器部分或前述第五實施形態 所述之差動放大電路，即使在其他的差動放大電路或常被 使用於延遲段的c Μ〇S反相器中，藉由使用本發明藉由 降低啓始値偏差，可實現穩定動作、動作誤差。 若整理本發明的代表例的話爲如以下的點。 (1) 、一種半導體裝置，係具有： 複數個記憶胞，配設於複數條字線與複數條資料線的 交點； 複數個讀出放大器，包含對應該複數條資料線的每一 條而配設，以被交叉結合的Ρ型多晶矽爲閘電極的第一導 電形的第一 Μ I S F Ε Τ對；以及 經濟部智慧財產局員工消費合作社印製 解碼器電路，包含以Ρ型多晶矽爲閘電極的該第一導 電形的第二Μ I S F Ε Τ，用以選擇該記憶胞的任一個， 其特徵爲： 該第一 Μ I S F Ε Τ對的通道雜質濃度比該第二 Μ I S F Ε Τ的通道雑質濃度還低。 (2) 、在前述（1)的半導體裝置中，其特徵爲： 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） "一 - -42- 531788 Α7 Β7 五、發明説明（4〇 ) 該第一 Μ I S F E T對的基板電位之第三電位係比該 第二電位高的電位。 (請先閱讀背面之注意事項再填寫本頁) (3) 、在前述（1)的半導體裝置中，其特徵爲： 該讀出放大器更具有以被交叉結合的Ν型多晶矽爲閘電極 的第二導電形的第三MISFET對， 該解碼器電路更具有以Ν型多晶砂爲閘電極的該第二 導電形的第四Μ I S F Ε Τ， 該第三Μ I S F Ε Τ對的通道雜質濃度比該第四 Μ I S F Ε Τ的通道雜質濃度低。 (4) 、在前述（3)的半導體裝置中，其特徵爲： 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 該第一 Μ I S F Ε Τ對的基板電位之第三電位係比該 第二電位高的電位。 (5) 、在前述（3)的半導體裝置中，其特徵爲： 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 經濟部智慧財產局員工消費合作社印製 該第三Μ I S F Ε Τ對的基板電位之第四電位係比該 第一電位低的電位。 (6) 、在前述（5)的半導體裝置中，其特徵爲： 該第四電位與構成該記憶胞的第五Μ I S F Ε Τ的基板電 位相等。 (7 )、在前述（3 )的半導體裝置中，其特徵爲： 在該複數個記憶胞的基板區域之Ρ型導電形的第一區域的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -43- 531788 A7 _ B7 五、發明説明（41 ) 下方配置有N型導電形的第二區域， (請先閲讀背面之注意事項再填寫本頁) 該第一 Μ I S F E T對的基板區域之第三區域與該第 二區域電性連接， 該第三Μ I S F Ε Τ對的基板區域之第四區域與該第 一區域電性連接。 (8) 、在前述（1)的半導體裝置中，其特徵爲： 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 該半導體裝置更具有以用以對該讀出放大器供給該第 二電位的Ρ型多晶矽爲閘電極的該第一導電形的第六 Μ I S F Ε Τ， 該第六Μ I S F Ε Τ的通道雜質濃度比該第一 Μ I S F Ε Τ對的通道雜質濃度高。 (9) 、在前述（8)的半導體裝置中，其特徵爲： 該字線係延伸於第一方向， 經濟部智慧財產局員工消費合作社印製 該資料線係延伸於與該第一方向交叉的第二方向， 該第六Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 (10) 、在前述（8)的半導體裝置中，其特徵爲 : 該半導體裝置更具有以用以對該讀出放大器供給比該 第二電位還高的第五電位的Ρ型多晶矽爲閘電極的該第一 導電形的第七MISFET， 該第七Μ I S F Ε Τ的通道雜質濃度比該第一 Μ I S F Ε Τ對的通道雜質濃度高。 I紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ~ ' -44 - 531788 Α7 Β7 五、發明説明（42) (1 1 )、在前述（1 〇 )的半導體裝置中，其特徵 爲：該字線係延伸於第一方向， (請先閱讀背面之注意事項再填寫本頁) 該資料線係延伸於與該第一方向交叉的第二方向， 該第七Μ I S F E T係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 (12) 、在前述（3)的半導體裝置中，其特徵爲 :該讀出放大器的每一個係將對應的資料線的訊號放大到 低電位側的第一電位或高電位側的第二電位， 該半導體裝置更具有以用以對該讀出放大器供給該第 二電位的Ν型多晶矽爲閘電極的該第二導電形的第八 Μ I S F Ε Τ， 該第八Μ I S F Ε Τ的通道雜質濃度比該第三 MISFET對的通道雜質濃度高。 (13) 、在前述（12)的半導體裝置中，其特徵 爲：該字線係延伸於第一方向， 經濟部智慧財產局員工消費合作社印製 該資料線係延伸於與該第一方向交叉的第二方向， 該第八Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 (14) 、在前述（12)的半導體裝置中，其特徵 爲：該半導體裝置更具有以用以對該讀出放大器供給比該 第二電位還高的第五電位的Ν型多晶矽爲閘電極的該第二 導電形的第九MISFET， 該第九Μ I S F Ε Τ的通道雜質濃度比該第一 MI SFET對的通道雜質濃度高。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -45 - 531788 Α7 Β7 五、發明説明（43 ) (1 5 )、在前述（1 4 )的半導體裝置中，其特徵 爲：該字線係延伸於第一方向， (請先閲讀背面之注意事項再填寫本頁) 該資料線係延伸於與該第一方向交叉的第二方向， 該第九Μ I S F E T係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 (16) 、在前述（10)的半導體裝置中，其特徵 爲：該半導體裝置更具有該記憶胞的基板區域之Ρ型導電 形的第一區域與配置於該第一區域下方之Ν型導電形的第 二區域， 該第七Μ I S F Ε Τ係在該第二區域之上，接鄰於該 第一*區域，且形成於電性連接的Ρ型導電形的區域內。 (17) 、在前述（3)的半導體裝置中，其特徵爲 :該讀出放大器的每一個係將對應的資料線的訊號放大到 低電位側的第一電位或高電位側的第二電位， 該半導體裝置更具有以用以對該讀出放大器供給該第 一電位的Ν型多晶矽爲閘電極的該第二導電形的第十 Μ I S F Ε Τ， 經濟部智慧財產局員工消費合作社印製 該第十Μ I S F Ε Τ的通道雜質濃度比該第三 Μ I S F Ε Τ對的通道雜質濃度高。 (18) 、在前述（17)的半導體裝置中，其特徵 爲：該字線係延伸於第一方向， 該資料線係延伸於與該第一方向交叉的第二方向， 該第十Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) " ~ -46- 531788 A7 B7 五、發明説明（44) (請先閱讀背面之注意事項再填寫本頁) (19) 、在前述（1)的半導體裝置中，其特徵爲 :該第一 Μ I S F E T對的通道內的雜質濃度係該第二 Μ I s F Ε Τ對的通道內的雜質濃度的一半以下。 (20) 、在前述（1)的半導體裝置中，其特徵爲 :該第一 Μ I S F Ε Τ對的通道內的雜質濃度係2 , 0 X 1 0 1 7 c m _ 3 以下。 (21) 、在前述（3)的半導體裝置中，其特徵爲 :該第三Μ I S F E T對的通道內的雜質濃度係該第四 Μ I S F Ε Τ對的通道內的雜質濃度的一半以下。 (22) 、在前述（3)的半導體裝置中，其特徵爲 :該第三Μ I S F Ε Τ對的通道內的雜質濃度係2 . 0 X 1 0 1 7 c m _ 3 以下。 (23) 、在前述（1)的半導體裝置中，其特徵爲 :該讀出放大器的每一個係將對應的資料線的訊號放大到 低電位側的第一電位或高電位側的第二電位， 該第二電位係1 . 6 V以下。 (24) 、一種半導體裝置，係具有： 經濟部智慧財產局員工消費合作社印製 包含以第一電位爲基板電位，以P型多晶矽爲閘電極 的第一導電形的第一 MI SFET，基板電位爲第二電位 ，以N型多晶矽爲閘電極的第二導電形的第二 Μ I S F Ε T的電路； 閘極連接於任一個汲極端子，以源極端子爲共通的ρ 型多晶砂爲聞電極的該第一導電形的第三M I S F Ε Τ、 第四 Μ I S F Ε Τ ; 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）" — -47- 531788 A7 B7 五、發明説明（45) (請先閱讀背面之注意事項再填寫本頁) 閘極被輸入第一訊號，以汲極端子連接於該第三 Μ I S F E T的汲極端子之N型多晶矽爲閘電極的該第二 導電形的第五MI SFET ;以及 閘極被輸入第二訊號，以汲極端子連接於該第四 Μ I S F Ε Τ的汲極端子，源極端子共通連接於該第五 Μ I S F Ε Τ的Ν型多晶矽爲閘電極的該第二導電形的第 六MI SFET，其特徵爲： 該第五MISFET以及該第六MISFET的通道 雜質濃度比該第一 Μ I S F Ε Τ的通道雜質濃度低，該第 五Μ I S F Ε Τ以及該第六Μ I S F Ε Τ的基板電位比該 第二電位低。 (2 5)、在前述（24)的半導體裝置中，其特徵 爲：該第三MISFET以及該第四MISFET的通道 雜質濃度比該第一 Μ I S F Ε T的通道雜質濃度低，該第 三MI SFET以及該第四MI SFET的基板電位比該 第一電位高° 經濟部智慧財產局員工消費合作社印製 (26)、在前述（24)或（25)的半導體裝置 中，其_寸徵爲·該弟一號係比該第一*電位低，比該第二 電位高的電位。 【發明的功效】 如果簡單地說明藉由在本案中所揭示的發明之中代表 的發明所獲得的功效的話，如以下所示。 (1)、在第一實施形態N]VI〇S、PM〇S都降低 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -48- 531788 A7 __ B7 五、發明説明（46) (請先閲讀背面之注意事項再填寫本頁) 啓始値電壓的偏差，可在讀出放大器中實現穩定的感測/ 放大動作。具體上，藉由讀出放大器使用減少通道植入量 的電晶體，以降低使有效訊號量減少的啓始値偏差。據此 ，即使在讀出小訊號量的資料時，也不減少有效訊號量， 可在讀出放大器中確實地進行感測/放大。而且，關於因 少通道植入量所造成的低啓始値化，藉由施加基板電壓以 補償啓始値，降低遺漏電流，可降低讀出放大器保持狀態 的消耗功率。 (2 )、在第二實施形態二，與第一實施形態一比較 雖然無法獲得N Μ 0 S的啓始値偏差降低效果，但是對於 偏差大的Ρ Μ〇S，使用本發明有效。 (3 )、如第三、第四實施形態，藉由倂用過驅動方 式，也能實現在低電壓的高速讀出動作。而且，藉由讀出 驅動器使用通常通道植入量的電晶體，可降低維持時的遺 漏電流，可實現低消耗功率。 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -49-

Claims (1)

  1. 531788 Α8 Β8 C8 D8 六、申請專利範圍1 1.一種半導體裝置，係具有： 複數個記憶胞，配設於複數條字線與複數條資料線的 交點； 複數個讀出放大器，包含對應該複數條資料線的每一 條而配設，以被交叉結合的P型多晶矽爲閘電極的第一導 電形的第一 Μ I S F E T對；以及 解碼器電路，包含以Ρ型多晶矽爲閘電極的該第一導 電形的第二Μ I S F Ε Τ ,用以選擇該記憶胞的任一個， 其特徵爲： 該第一Μ I S F Ε Τ對的通道雜質濃度比該第二 Μ I S F Ε Τ的通道雜質濃度還低。 2 .如申請專利範圍第1項所述之半導體裝置，其中 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 該第一 Μ I S F Ε Τ對的基板電位之第三電位係比該 第二電位高的電位。 3 .如申請專利範圍第1項所述之半導體裝置，其中 該讀出放大器更具有以被交叉結合的Ν型多晶砂爲閘電極 的第二導電形的第三Μ I S F Ε Τ對， 該解碼器電路更具有以Ν型多晶矽爲閘電極的該第二 導電形的第四MISFET， 該第三Μ I S F Ε Τ對的通道雜質濃度比該第四 Μ I S F Ε Τ的通道雜質濃度低。 4 .如申請專利範圍第3項所述之半導體裝置，其中 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) • «n m m n m m - n In n n n ϋ n n ϋ m 經濟部智慧財產局員工消費合作社印製 -50- 531788 A8 B8 C8 _ __ D8 六、申請專利範圍2 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 該第一 Μ I S F E T對的基板電位之第三電位係比該 第二電位高的電位。 5 .如申請專利範圍第3項所述之半導體裝置，其中 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 該第三Μ I S F Ε Τ對的基板電位之第四電位係比該 第一電位低的電位。 - 6 .如申請專利範圍第5項所述之半導體裝置，其中 該第四電位與構成該記憶胞的第五Μ I S F Ε Τ的基板電 位相等。 7 .如申請專利範圍第3項所述之半導體裝置，其中 在該複數個記憶胞的基板區域之Ρ型導電形的第一區域的. 下方配置有Ν型導電形的第二區域， 該第一 Μ I S F Ε Τ對的基板區域之第三區域與該第 二區域電性連接， 該第三Μ I S F Ε Τ對的基板區域之第四區域與該第 一區域電性連接。 8 ·如申請專利範圍第1項所述之半導體裝置，其中 該讀出放大器的每一個係將對應的資料線的訊號放大到低 電位側的第一電位或高電位側的第二電位， 該半導體裝置更具有以用以對該讀出放大器供給該第 二電位的Ρ型多晶矽爲閘電極的該第一導電形的第六 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) • ί -= is I— m ι· 1 i— ^， 經濟部智慧財產局員工消費合作社印製 -51 - 531788 A8 B8 C8 D8 六、申請專利範圍3 Μ I S F E T， 該第六Μ I S F Ε Τ的通道雜質濃度比該第一 Μ I S F Ε Τ對的通道雜質濃度高。 9 ·如申請專利範圍第8項所述之半導體裝置，其中 該字線係延伸於第一方向， 該資料線係延伸於與該第一方向交叉的第二方向， 該第六Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 1 〇 ·如申請專利範圍第8項所述之半導體裝置'，其 中該半導體裝置更具有以用以對該讀出放大器供給比該第 二電位還高的第五電位的Ρ型多晶矽爲閘電極的該第一導 電形的第七MISFET， 該第七Μ I S F Ε Τ的通道雜質濃度比該第一 MISFET對的通道雜質濃度高。 1 1 .如申請專利範圍第1 0項所述之半導體裝置， 其中該字線係延伸於第一方向， 該資料線係延伸於與該第一方向交叉的第二方向， 該第七Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 1 2 .如申請專利範圍第3項所述之半導體裝置，其 中該讀出放大器的每一個係將對應的資料線的訊號放大到 低電位側的第一電位或高電位側的第二電位， 該半導體裝置更具有以用以對該讀出放大器供給該第 二電位的Ν型多晶矽爲閘電極的該第二導電形的第八 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ----------裝-I (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -52- 531788 Α8 Β8 C8 D8 六、申請專利範圍4 Μ I S F E T， 該第八Μ I S F Ε Τ的通道雜質濃度比該第三 Μ I S F Ε Τ對的通道雜質濃度高。 1 3 ·如申請專利範圍第1 2項所述之半導體裝置， 其中該字線係延伸於第一方向， 該資料線係延伸於與該第一方向交叉的第二方向， 該第八Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 1 4 .如申請專利範圍第1 2項所述之半導體裝·置， 其中該半導體裝置更具有以用以對該讀出放大器供給比該 第二電位還高的第五電位的Ν型多晶矽爲閘電極的該第二 導電形的第九MISFET， 該第九Μ I S F Ε T的通道雜質濃度比該第一 Μ I S F Ε Τ對的通道雜質濃度高。 1 5 _如申請專利範圍第1 4項所述之半導體裝置， 其中該字線係延伸於第一方向， 該資料線係延伸於與該第一方向交叉的第二方向， 該第九Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 1 6 .如申請專利範圍第1 〇項所述之半導體裝置， 其中該半導體裝置更具有該記憶胞的基板區域之Ρ型導電 形的第一區域與配置於該第一區域下方之Ν型導電形的第 二區域， 該第七Μ I S F Ε Τ係在該第二區域之上，接鄰於該 本紙張尺度適用中國國家標率（CNS ) Α4規格（210Χ297公釐）~ (請先閱讀背面之注意事項再填寫本頁) - - ·ί il -=- - las- 、1Τ 經濟部智慧財產局員工消費合作社印製 -53 - 經濟部智慧財產局員工消費合作社印製 531788 A8 B8 C8 D8 六、申請專利範圍5 第一區域，且形成於電性連接的P型導電形的區域內。 1 7 .如申請專利範圍第3項所述之半導體裝置，其 中該讀出放大器的每一個係將對應的資料線的訊號放大到 低電位側的第一電位或高電位側的第二電位， 該半導體裝置更具有以用以對該讀出放大器供給該第 一電位的N型多晶矽爲閘電極的該第二導電形的第十 Μ I S F E T， 該第十Μ I S F Ε Τ的通道雜質濃度比該第三 MISFET對的通道雜質濃度高。 1 8 .如申請專利範圍第1 7項所述之半導體裝置， 其中該字線係延伸於第一方向， 該資料線係延伸於與該第一方向交叉的第二方向， 該第十Μ I S F Ε Τ係用以並列於延伸於該第一方向 的該複數個讀出放大器而配置複數個。 工9 .如申請專利範圍第i項所述之半導體裝置，_ 中該第一 Μ I S F Ε T對的通道內的雜質濃度係該第二 Μ I S F Ε Τ對的通道內的雜質濃度的一半以下。 2 〇 .如申請專利範圍第1項所述之半導體裝置，_ 中該第一 Μ I S F Ε Τ對的通道內的雜質濃度係2 . 〇 χ 1〇1 7 c m — 3以下。 2 1 ·如申請專利範圍第3項所述之半導體裝置，其 中該第三Μ I S F Ε T對的通道內的雜質濃度係該第四 Μ I S F Ε Τ對的通道內的雜質濃度的一半以下。 2 2 ·如申請專利範圍第3項所述之半導體裝置，_ 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X297公釐） I upd - «818 -3-1 Bli_ —i 1 (請先閱讀背面之注意事項再填寫本頁j -、π -54- 531788 Α8 Β8 C8 D8 夂、申請專利範圍6 中δ亥桌二Μ I S F E T對的通道內的雜質濃度係2 , 〇 x 1〇17cm — 3以下。 (請先閲讀背面之注意事項再填寫本頁) 2 3 ·如申請專利範圍第1項所述之半導體裝置，其 中該讀出放大器的每一個係將對應的資料線的訊號放大到 低電位側的第一電位或高電位側的第二電位， 該第二電位係1 . 6 V以下。 2 4 . —種半導體裝置，係具有·· 包含以第一電位爲基板電位，以p型多晶矽爲閘電極 的第一導電形的第一 Μ I S F E T，基板電位爲第二電位 ，以Ν型多晶矽爲閘電極的第二導電形的第二 Μ I S F Ε Τ的電路； 閘極連接於任一個汲極端子，以源極端子爲共通的Ρ 型多晶矽爲閘電極的該第一導電形的第三Μ I S F Ε Τ、 第四 Μ I S F Ε Τ ; 閘極被輸入第一訊號，以汲極端子連接於該第三 Μ I S F Ε Τ的汲極端子之Ν型多晶矽爲閘電極的該第二 導電形的第五MISFET;以及 經濟部智慧財產局員工消費合作社印製 閘極被輸入第二訊號，以汲極端子連接於該第四 Μ I. S F Ε Τ的汲極端子，源極端子共通連接於該第五 Μ I S F Ε Τ的Ν型多晶矽爲閘電極的該第二導電形的第 六Μ I S F Ε Τ，其特徵爲： 該第五MI SFET以及該第六MI SFET的通道 雜質濃度比該第一 Μ I S F Ε Τ的通道雜質濃度低，該第 五Μ I S F Ε Τ以及該第六Μ I S F Ε Τ的基板電位比該 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） _55 - 531788 Α8 Β8 C8 D8 六、申請專利範圍7 第二電位低。 2 5 ·如申請專利範圍第2 4項所述之半導體裝置， 其中該第三MISFET以及該第四MISFET的通道 雜質濃度比該第一 Μ I S F E T的通道雜質濃度低，該第 三Μ I S F Ε Τ以及該第四Μ I S F Ε Τ的基板電位比該 第一電位高。 2 6 _如申請專利範圍第2 4項或第2 5項所述之半 導體裝置，其中該第一訊號係比該第一電位低，比該第二 電位高的電位。 11-1 —^ϋ io^i .ϋ ΒϋΒ. 5_ ji —a (請先閱讀背面之注意事項再填寫本頁) 訂 f 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -56-
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