CN1125487C - 动态随机存取存储器电容器存储电极的制造方法 - Google Patents
动态随机存取存储器电容器存储电极的制造方法 Download PDFInfo
- Publication number
- CN1125487C CN1125487C CN98122710A CN98122710A CN1125487C CN 1125487 C CN1125487 C CN 1125487C CN 98122710 A CN98122710 A CN 98122710A CN 98122710 A CN98122710 A CN 98122710A CN 1125487 C CN1125487 C CN 1125487C
- Authority
- CN
- China
- Prior art keywords
- polysilicon layer
- insulating barrier
- storage electrode
- insulating
- gap wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 80
- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000003860 storage Methods 0.000 title claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 170
- 229920005591 polysilicon Polymers 0.000 claims abstract description 170
- 238000004519 manufacturing process Methods 0.000 claims abstract description 43
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims description 131
- 230000005669 field effect Effects 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000001259 photo etching Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 230000000994 depressogenic effect Effects 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims description 4
- 239000000428 dust Substances 0.000 claims description 3
- 238000003701 mechanical milling Methods 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 230000003287 optical effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种DRAM电容器存储电极的制造方法，包括在节点接触窗开口中填入第二多晶硅层；形成已图案化的第三绝缘层，其具有暴露欲形成存储电极的区域；形成共形的第三多晶硅层；形成共形的第四绝缘层和第四多晶硅层；以绝缘间隙壁为掩模，去除部分第四绝缘层和第四多晶硅层；形成第五多晶硅层并构图。本发明利用镶嵌的方法来形成存储电极，可以避免存储单元区和逻辑电路区之间的高度差，因此不需平坦化的步骤即可进行后续的制作工艺，可降低制作工艺的风险，还有，在不影响布局的情况下，利用绝缘间隙壁来将多晶硅层图案化，以形成岛状双冠状电容器，因此可以有效增加电容器的电容量。
Description
技术领域
本发明涉及一种动态随机存取存储器的电容器的制造方法，特别是涉及一种岛状双冠状(Double-crown)电容器存储电极的制造方法。
背景技术
随着半导体元件的集成密度(Integration)的增加，一般需依据集成电路元件制造方法逐渐缩减的设计原则(Design Rules)来减小电路结构元件的尺寸。而DRAM电容器元件尺寸的缩小，电容器的电容量也会减小，如此会导致电容器非常容易受α粒子辐射的影响。此外，当电容量(Capacitance)降低时，由存储电容器所存储的电荷必须增加再补充(Refresh)频率。即使将特殊的介电膜层(Dielectric Film)做为电容器的绝缘层，简单的叠层式电容器(Stacked Capacitor)仍不能提供足够的电容量。
现有技术有一些方法可解决上述的问题。例如，使用沟槽型电容器(Trench-shape Capacitor)来增加电容器的面积。降低电容器的介电膜层厚度能增加电容器的电容量，但此种方法仅限于小批量(Yield)的生产，难以保证其可靠性(Reliability)。
已有许多报道指出，利用三维空间的电容器结构来增加电容器的电容量。举例说明，Sim等人在美国专利第5,399,518号提出，形成双柱状(Double-cylindrical)电容器的制造方法，其方法先光刻位线(Bit Line)的接触窗口，接着完成位线的形成后，再进行电容器的节点接触窗口(Node Contact)的光刻。之后，沉积一层较厚的多晶硅层且填满节点接触窗口。通过用于形成外部柱状的外部光刻掩模和用于形成内部柱状的内部光刻掩模，来定义多晶硅层，以形成双柱状电容器的结构。
Park等人在美国专利第5,443,993号也提出，先形成位线，再形成电容器的节点接触窗口，然后在已图案化的导电层上，利用绝缘间隙壁(Spacer)，形成双柱状电容器，之后再将绝缘间隙壁移除。
Aho等人在美国专利第5,491,103号也提出，形成双冠状电容器的方法，其方法在已图案化的光致抗蚀剂上沉积低温氧化物(Low TemperatureOxide)，用以形成光致抗蚀剂层的侧壁，以避免光致抗蚀剂图像的变形。当移除光致抗蚀剂后，进行导电层的沉积和回光刻，以形成冠状电极。
Kim等人在美国专利第5,438,013号提出，利用控制的底切(ControlledUnderdut)来形成双侧壁掩模，以用于光刻和将导电层图案化，以形成双柱状电极。然而，间隙壁和电容器的尺寸依据此控制的底切。
另外，增加叠层单元(Stack Cell)的高度，可以增加叠层型电容器的电容量。然而，因为叠层单元的高度高于周边电路(Peripheral Circuit)区，此将造成单元平坦化(Cell Planarization)和金属连线到集成电路的困难。当DRAM的尺寸接近深次微米(Deep-submicron)时，则需要新的方法来制造高电容量小尺寸的电容器。
发明内容
本发明的目的在于提供一种DRAM电容器存储电极的制造方法，可以避免存储单元区和逻辑电路区之间的高度差，因此不需平坦化的步骤即可进行后续的制作工艺，可降低制作工艺的风险。
本发明的另一目的在于提供一种DRAM电容器存储电极的制造方法，在不影响布局的情况下，可以有效增加电容器的电容量。
为实现上述目的，本发明一方面提供一种DRAM电容器存储电极的制造方法，包括下列步骤：
提供一半导体基底，该半导体基底上已形成有一场效晶体管，该场效晶体管有二源极/漏极区；
形成一第一绝缘层，覆盖该场效晶体管；
在该第一绝缘层上形成一第一多晶硅层；
对该第一多晶硅层构图且剥除部分该第一绝缘层，形成一凹陷区，其对应于该各源极/漏极区；
在该凹陷区的该第一多晶硅层和该第一绝缘层的侧壁形成一多晶硅间隙壁；
以该第一多晶硅层和该多晶硅间隙壁为掩模，将该第一绝缘层图案化，用以形成一位线接触窗开口和一节点接触窗开口，以分别暴露出该各源极/漏极区的表面；
其中，所述方法还包括以下步骤：
在该第一多晶硅上，形成一第二多晶硅层，且填满该位线接触窗开口和该节点接触窗开口；
在该第二多晶硅层上形成一硅化金属层；
在该硅化金属层上形成一第二绝缘层；
限定该第二绝缘层、该硅化金属层、该第二多晶硅层、该第一多晶硅层和该多晶硅间隙壁，直到暴露出该第一绝缘层，用以于该各源极/漏极区形成一位线；
在该位线的该第二绝缘层、该硅化金属层和该第二多晶硅层的侧壁形成一第一绝缘间隙壁；
形成已图案化的一第三绝缘层覆盖该位线，该第三绝缘层有一开口暴露出要形成该电容器存储电极的区域，且该第三绝缘层的厚度为该存储电极的高度；
在该第三绝缘层上形成一第三多晶硅层，该第三多晶硅层与该第三绝缘层共形，该第三多晶硅层与该节点接触窗开口的该第二多晶硅层接触；
在该第三多晶硅层上形成一第四绝缘层，该第四绝缘层与该第三多晶硅层共形；
在该第四绝缘层上形成一第四多晶硅层，该第四多晶硅层与该第四绝缘层共形；
形成一第二绝缘间隙壁，在该开口侧壁的该第四多晶硅层上；
以该第二绝缘间隙壁为掩模，剥除部分该第四多晶硅层和部分该第四绝缘层，直到暴露出部分该第三多晶硅层；
形成一第五多晶硅层填满该开口，且与该第四多晶硅层和该第三多晶硅层接触；
剥除部分该第五多晶硅层、部分该第四多晶硅层和部分该第三多晶硅层，直到暴露出该第三绝缘层；以及
剥除该第三绝缘层、该第四绝缘层和该第二绝缘间隙壁，以完成该电容器的存储电极。
优选地，该第二绝缘层的材料包括氮化硅。
优选地，该第三多晶硅层、第四多晶硅层和第四绝缘层的厚度为400～700埃。
优选地，该第一绝缘层、该第三绝缘层、该第四绝缘层和该第二绝缘间隙壁的材料包括氧化物。
优选地，该第一绝缘间隙壁的材料包括氮化硅。
优选地，该第三绝缘层的厚度为7,000～9,000埃。
优选地，以该第二绝缘间隙壁为掩模，剥除部分该第四多晶硅层和部分该第四绝缘层，直到暴露出部分该第三多晶硅层的方法，包括各向异性光刻法。
优选地，剥除部分该第五多晶硅层、部分该第四多晶硅层和部分该第三多晶硅层，直到暴露出该第三绝缘层的方法，包括化学机械研磨法。
优选地，剥除该第三绝缘层、该第四绝缘层和该第二绝缘间隙壁，以完成该电容器的该存储电极的方法，包括各向同性光刻法。
本发明提供一种DRAM电容器存储电极的制造方法，包括下列步骤：提供一半导体基底，该半导体基底上已形成有一场效晶体管，该场效晶体管有二源极/漏极区；形成一第一绝缘层，覆盖该场效晶体管；在该第一绝缘层上形成一第一多晶硅层；构成该第一多晶硅层且剥除部分该第一绝缘层，形成一凹陷区，其对应于该各源极/漏极区；在该凹陷区的该第一多晶硅层和该第一绝缘层的侧壁形成一多晶硅间隙壁；以该第一多晶硅层和该多晶硅间隙壁为掩模，将该第一绝缘层图案化，用以形成一位线接触窗开口和一节点接触窗开口，以分别暴露出该各源极/漏极区的表面；在该第一多晶硅上，形成一第二多晶硅层，且填满该位线接触窗开口和该节点接触窗开口；在该第二多晶硅层上形成一硅化金属层；在该硅化金属层上形成一第二绝缘层；构成该第二绝缘层、该硅化金属层、该第二多晶硅层、该第一多晶硅层和该多晶硅间隙壁，直到暴露出该第一绝缘层，用以于该各源极/漏极区形成一位线；在该位线的该第二绝缘层、该硅化金属层和该第二多晶硅层的侧壁形成一第一绝缘间隙壁；形成已图案化的一第三绝缘层覆盖该位线，该第三绝缘层有一开口暴露出要形成该电容器存储电极的区域，且该第三绝缘层的厚度为该存储电极的高度；在该第三绝缘层上形成一第三多晶硅层，该第三多晶硅层与该第三绝缘层共形，该第三多晶硅层与该节点接触窗开口中的该第二多晶硅层接触；在该第三多晶硅层上形成一第四绝缘层，该第四绝缘层与该第三多晶硅层共形；在该第四绝缘层上形成一第四多晶硅层，该第四多晶硅层与该第四绝缘层共形；形成一第二绝缘间隙壁，在该开口侧壁的该第四多晶硅层上；以该第二绝缘间隙壁为掩模，剥除部分该第四多晶硅层和部分该第四绝缘层，直到暴露出部分该第三多晶硅层；形成一第五多晶硅层填满该开口，且与该第四多晶硅层和该第三多晶硅层接触；剥除部分该第五多晶硅层、部分该第四多晶硅层和部分该第三多晶硅层，直到暴露出该第三绝缘层；以及剥除该第三绝缘层、该第四绝缘层和该第二绝缘间隙壁，以完成该电容器的存储电极。
本发明还提供另一种方法是，一种DRAM电容器存储电极的制造方法，适用于一基底，该基底上已形成有一场效晶体管，该场效晶体管上覆盖有一第一绝缘层，该第一绝缘层已形成有一节点接触窗暴露出该场效晶体管的一源极/漏极区，该DRAM电容器存储电极的制造方法包括下列步骤：形成一第二多晶硅层，其填入该节点接触窗开口；形成已图案化的一第三绝缘层，其覆盖该第一绝缘层，该第三绝缘层有一开口暴露出要形成该电容器存储电极的区域，且该第三绝缘层的厚度为该存储电极的高度；在该第三绝缘层上形成一第三多晶硅层，该第三多晶硅层与该第三绝缘层共形，该第三多晶硅层与该节点接触窗开口中的该第二多晶硅层接触；在该第三多晶硅层上形成一第四绝缘层，该第四绝缘层与该第三多晶硅层共形；在该第四绝缘层上形成一第四多晶硅层，该第四多晶硅层与该第四绝缘层共形；在该开口侧壁的该第四多晶硅层上，形成一绝缘间隙壁；以该绝缘间隙壁为掩模，剥除部分该第四多晶硅层和部分该第四绝缘层，直到暴露出部分该第三多晶硅层；形成一第五多晶硅层填满该开口，且与该第四多晶硅层和该第三多晶硅层接触；剥除部分该第五多晶硅层、部分该第四多晶硅层和部分该第三多晶硅层，直到暴露出该第三绝缘层；以及剥除该第三绝缘层、该第四绝缘层和该绝缘间隙壁，以完成该电容器的该存储电极。
附图说明
为了让本发明的上述和其他目的、特点和优点能更明显易懂，下面特举一优选实施例，并配合附图，作详细说明，其中：
图1A至图1M为本发明优选实施例的一种DRAM电容器存储电极的制造流程剖视图；
图2为现有叠堆电容器存储电极的示意图；
图3为美国专利第5,688,713号的双冠状电容器存储电极的示意图；
图4为本发明的岛状双冠状电容器存储电极的示意图。
具体实施方式
图1A至图1M所示，为根据本发明一优选实施例的一种岛状双冠状电容器的制造流程剖视图。图中的半导体基底100，优选的是P掺杂的半导体硅基底。DRAM在电路布局上，可分为存储单元区(Memory Cell Region)和周边电路区(Peripheral Region)，在半导体基底100表面的每一DRAM存储单元的区域形成场效晶体管(Field Effect Transistor)105，优选的是N型的场效应晶体管。此外，在周边电路区除了形成N型的场效应晶体管外，并在P掺杂的半导体基底中形成N井(N Well)，用以形成P型的场效应晶体管，以形成互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor-CMOS)电路，做为周边电路区的电路。
本实施例以于存储单元区形成电容器的制作工艺为主。
首先请参照图1A，场效晶体管105形成于半导体基底100的主动区，相邻的主动区并以元件隔离结构做电隔离，优选的元件隔离结构包括浅沟槽隔离区(STI)、场氧化区或其他类似此性质的，在此以场氧化区101为例。其中场效晶体管105包括栅极与源极/漏极区102、103。其中源极/漏极区102是为要形成的存储电极的电接触区，源极/漏极区103是为要形成的位线的电接触区。
接着同时形成位线接触窗口和电容器的节点接触窗口，其方法利用本发明人以前所获准的美国专利第5,688,713号，如图1B至图1E所示。
请参照图1B，在整个基底100上形成一层绝缘物质，其材料优选的是氧化物、硼磷硅玻璃(BPSG)等，并进行平坦化制作工艺，于是形成如图所示的绝缘层111。接着在绝缘层111上形成一层多晶硅层117，其形成方法比如是低温化学气相沉积(LPCVD)法，其厚度约为500～1,500埃左右。之后，在多晶硅层117上形成一层已图案化的光致抗蚀剂层118，此光致抗蚀剂层118暴露出约对应于源极/漏极区102和103的区域。
接着请参照图1C，以光致抗蚀剂层118为掩模，进行各向异性光刻制作工艺，用以将多晶硅层117图案化，使其转为多晶硅层117a，用以作为后续制作工艺的掩模。光刻步骤可以分为主光刻(Main Etching)和过光刻(Over Etching)，其中在剥除部分多晶硅层117的过程中，由于主光刻步骤剥除完大部分的多晶硅层117后，为了确保未被光致抗蚀剂118覆盖的多晶硅层117可以完全被移除，以避免影响后续制作工艺的质量，通常在过光刻的步骤中会将部分绝缘层111部分移除，使其转为绝缘层111a，因此形成如图所示的凹陷110。
接着请参照图1D，在整个基底100表面形成一层共形的多晶硅层，之后进行各向异性的光刻制作工艺，用以于凹陷110处的多晶硅层117a和绝缘层111a的侧壁形成多晶硅间隙壁127。之后以多晶硅层117a和多晶硅间隙壁127为掩模，进行各向异性光刻制作工艺，直至暴露出源极/漏极区102和103的表面，使绝缘层111a转为绝缘层111b，以同时形成电容器的节点接触窗口122和位线的接触窗口123。
由于多晶硅层117a的图案通过光致抗蚀剂118做为光刻掩模而完成，然而利用光致抗蚀剂进行图案化有其极限，若仅以多晶硅层117a为掩模，无法使节点接触窗口122和接触窗口123再进行缩小，因此本发明配合多晶硅间隙壁127的使用，以突破光致抗蚀剂的极限，使节点接触窗口122和接触窗口123再缩小，以提高元件的集成密度。
接着请参照图1E，在整个基底100表面形成一层多晶硅层，并填满节点接触窗口122和位线的接触窗口123，在此，所形成的多晶硅层和之前用于当掩模的多晶硅层117a和多晶硅间隙壁127三者以标号137表示。之后，在多晶硅层137上依序形成一层硅化金属138和绝缘层139，其中硅化金属138优选的材料是硅化钨，绝缘层139优选的材料是氮化硅(SiNx)。在绝缘层139上形成一已图案化的光致抗蚀剂140，此光致抗蚀剂140覆盖要形成位线的区域。
由于电容器的节点接触窗口122和位线的接触窗口123同时形成，因此可以简化制作工艺，且不会有现有的节点接触窗口的高宽比过大而影响导电材料的填入等问题发生。
接着请参照图1F，以光致抗蚀剂140为掩模，进行各向异性的光刻制作工艺，依序光刻绝缘层139、硅化金属层138和多晶硅层137，直至暴露出绝缘层111b，使其分别转为绝缘层139a和硅化金属层138a，而多晶硅层137在对应于光致抗蚀剂140的区域转为多晶硅层137a，以完成具有顶覆层(即绝缘层139a)的位线115，其中未被光致抗蚀剂140覆盖区域的多晶硅层137转为多晶硅层137b，此多晶硅层137b留下的部分为电容器的一部分。
接着请参照图1G，在位线115的侧壁形成间隙壁149，其材料优选的是氮化硅(SiNx)。间隙壁149的形成方法先在整个基底100表面形成一层共形的绝缘层，之后再进行各向异性光刻制作工艺，于是完成间隙壁149。间隙壁149与顶盖层(即绝缘层139a)用于保护位线115，并做为位线115与其他导电元件之间的电隔离之用。
之后进行本发明的电容器制作工艺的一优选实施例，如图1H至图1M所示。
接着请参照图1H，在位线115上形成一层较厚的绝缘层131，此绝缘层131优选的材料是氧化物，此绝缘层131的厚度约等于要形成的存储电极的高度，其厚度约为7,000～9,000埃。由于本发明电容器的制造方法采用镶嵌(Damascene)的方式进行，因此可以避免存储单元区和周边电路区的高度落差，以利于周边电路区后续制作工艺的进行。若将本发明应用于埋入式DRAM的制作工艺，也可以降低存储器区和逻辑电路区(Logic CircuitRegion)之间的高度差。之后，在绝缘层131上形成一层已图案化的光致抗蚀剂148，此光致抗蚀剂148覆盖的区域约对应于位线115的区域。
接着请参照图1I，以光致抗蚀剂148为掩模，进行各向异性光刻制作工艺，直至暴露出绝缘层111b，使绝缘层131转为绝缘层131a，以形成开口150。以传统的方法剥除光致抗蚀剂148后，在整个基底100表面形成共形的多晶硅层147，且与节点接触窗口122内的多晶硅层137b接触，其中多晶硅层147的厚度约为400～700埃左右。之后依序形成共形的绝缘层141、多晶硅层157和绝缘层151，其厚度均约为400～700埃左右。
接着请参照图1J，以多晶硅层157为终止层，进行各向异性光刻制作工艺，用以使绝缘层151在开口150的侧壁形成间隙壁151a(即开口150中的多晶硅层157的上方)。
接着请参照图1K，以间隙壁151a为掩模，利用各向异性光刻制作工艺，剥除多晶硅层157，直至暴露出绝缘层141，多晶硅层157转为多晶硅层157a。接着以间隙壁151a和多晶硅层157a为掩模，利用各向异性光刻制作工艺，剥除绝缘层141，直至暴露出多晶硅层147，使绝缘层141转为绝缘层141a，然而在此制作工艺中，也会造成间隙壁151a的损耗，但不影响光刻的结果。
接着请参照图1L，在整个基底100表面形成一层多晶硅层，且填满开口150以与多晶硅层157a和147接触，其中在此所形成的多晶硅层与先前的多晶硅层157a和147三者以标号167表示。
接着请参照图1M，进行平坦化制作工艺，优选的是化学机械研磨制作工艺(CMP)，用以磨除部分的多晶硅层167，直至暴露出绝缘层131a、141a和151a，使多晶硅层167转为多晶硅层167a，其中多晶硅层167a为电容器的存储电极。之后将绝缘层131a、141a和151a剥除，直至大约裸露出存储电极的表面，其剥除的方法优选的是各向同性光刻法，其比如是湿式光刻。
随后电容器的制作工艺为本领域术技人员所熟悉，在此不多赘述。此外，本发明也可以应用于嵌入式DRAM。
为了更清楚描述本发明的电容器对电容量的改善，请参照图2至图4。图2是现有的叠层电容器的存储电极200的示意图；图3是双冠状电容器的存储电极300的示意图，为本发明人先前所获准的美国专利第5,688,713号；图4是本发明的岛状双冠状电容器的存储电极400的示意图。以长×宽×高为0.7μm×1.2μm×0.8μm的电容器布局为例，传统的叠层电容器的存储电极200(如图2)的表面积约为3.88μm2，双冠状电容器的存储电极300(如图3)的表面积约为10.78μm2，本发明的岛状双冠状电容器的存储电极400(如图4)的表面积可高达约12.43μm2，因此本发明可以获得表面积极高的存储电极，由于存储电极的表面积与电容量成正比，因此利用本发明所提供的制作工艺，在不影响元件布局的前提下，可以有效提高电容器的电容量。
本发明的特点如下：
(1)应用本发明的存储电极的制造方法，可以有效降低存储器区和周边电路之间的高度差。若应用于嵌入式DRAM也可以降低存储器区和逻辑电路区之间的高度差。
(2)应用本发明的存储电极的制造方法，在不影响布局的情况下，可以有效提高电容器的电容量。
虽然以上结合一优选实施例揭露了本发明，然而其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，应当可作各种的更动与润饰，因此本发明的保护范围视为附上的权利要求所界定的为准。
Claims (9)
1.一种DRAM电容器存储电极的制造方法，包括下列步骤：
提供一半导体基底，该半导体基底上已形成有一场效晶体管，该场效晶体管有二源极/漏极区；
形成一第一绝缘层，覆盖该场效晶体管；
在该第一绝缘层上形成一第一多晶硅层；
对该第一多晶硅层构图且剥除部分该第一绝缘层，形成一凹陷区，其对应于该各源极/漏极区；
在该凹陷区的该第一多晶硅层和该第一绝缘层的侧壁形成一多晶硅间隙壁；
以该第一多晶硅层和该多晶硅间隙壁为掩模，将该第一绝缘层图案化，用以形成一位线接触窗开口和一节点接触窗开口，以分别暴露出该各源极/漏极区的表面；
其特征在于，所述方法还包括以下步骤：
在该第一多晶硅上，形成一第二多晶硅层，且填满该位线接触窗开口和该节点接触窗开口；
在该第二多晶硅层上形成一硅化金属层；
在该硅化金属层上形成一第二绝缘层；
限定该第二绝缘层、该硅化金属层、该第二多晶硅层、该第一多晶硅层和该多晶硅间隙壁，直到暴露出该第一绝缘层，用以于该各源极/漏极区形成一位线；
在该位线的该第二绝缘层、该硅化金属层和该第二多晶硅层的侧壁形成一第一绝缘间隙壁；
形成已图案化的一第三绝缘层覆盖该位线，该第三绝缘层有一开口暴露出要形成该电容器存储电极的区域，且该第三绝缘层的厚度为该存储电极的高度；
在该第三绝缘层上形成一第三多晶硅层，该第三多晶硅层与该第三绝缘层共形，该第三多晶硅层与该节点接触窗开口的该第二多晶硅层接触；
在该第三多晶硅层上形成一第四绝缘层，该第四绝缘层与该第三多晶硅层共形；
在该第四绝缘层上形成一第四多晶硅层，该第四多晶硅层与该第四绝缘层共形；
形成一第二绝缘间隙壁，在该开口侧壁的该第四多晶硅层上；
以该第二绝缘间隙壁为掩模，剥除部分该第四多晶硅层和部分该第四绝缘层，直到暴露出部分该第三多晶硅层；
形成一第五多晶硅层填满该开口，且与该第四多晶硅层和该第三多晶硅层接触；
剥除部分该第五多晶硅层、部分该第四多晶硅层和部分该第三多晶硅层，直到暴露出该第三绝缘层；以及
剥除该第三绝缘层、该第四绝缘层和该第二绝缘间隙壁，以完成该电容器的存储电极。
2.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，该第二绝缘层的材料包括氮化硅。
3.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，该第三多晶硅层、第四多晶硅层和第四绝缘层的厚度为400～700埃。
4.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，该第一绝缘层、该第三绝缘层、该第四绝缘层和该第二绝缘间隙壁的材料包括氧化物。
5.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，该第一绝缘间隙壁的材料包括氮化硅。
6.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，该第三绝缘层的厚度为7,000～9,000埃。
7.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，以该第二绝缘间隙壁为掩模，剥除部分该第四多晶硅层和部分该第四绝缘层，直到暴露出部分该第三多晶硅层的方法，包括各向异性光刻法。
8.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，剥除部分该第五多晶硅层、部分该第四多晶硅层和部分该第三多晶硅层，直到暴露出该第三绝缘层的方法，包括化学机械研磨法。
9.如权利要求1所述的DRAM电容器存储电极的制造方法，其特征在于，剥除该第三绝缘层、该第四绝缘层和该第二绝缘间隙壁，以完成该电容器的该存储电极的方法，包括各向同性光刻法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN98122710A CN1125487C (zh) | 1998-11-26 | 1998-11-26 | 动态随机存取存储器电容器存储电极的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN98122710A CN1125487C (zh) | 1998-11-26 | 1998-11-26 | 动态随机存取存储器电容器存储电极的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1255748A CN1255748A (zh) | 2000-06-07 |
| CN1125487C true CN1125487C (zh) | 2003-10-22 |
Family
ID=5227856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98122710A Expired - Lifetime CN1125487C (zh) | 1998-11-26 | 1998-11-26 | 动态随机存取存储器电容器存储电极的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1125487C (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1301548C (zh) * | 2003-10-21 | 2007-02-21 | 上海宏力半导体制造有限公司 | 在半导体制程中避免多晶硅纵樑形成的半导体结构 |
| US7906418B2 (en) * | 2003-12-03 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having substantially planar contacts and body |
| CN109755243B (zh) * | 2017-11-02 | 2021-11-02 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043298A (en) * | 1989-03-09 | 1991-08-27 | Kabushiki Kaisha Toshiba | Process for manufacturing a DRAM cell |
| US5543345A (en) * | 1995-12-27 | 1996-08-06 | Vanguard International Semiconductor Corp. | Method for fabricating crown capacitors for a dram cell |
| US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
| US5700731A (en) * | 1995-12-07 | 1997-12-23 | Vanguard International Semiconductor Corporation | Method for manufacturing crown-shaped storage capacitors on dynamic random access memory cells |
| US5792689A (en) * | 1997-04-11 | 1998-08-11 | Vanguard International Semiconducter Corporation | Method for manufacturing double-crown capacitors self-aligned to node contacts on dynamic random access memory |
| US5804852A (en) * | 1996-09-09 | 1998-09-08 | Vanguard International Semiconductor Corporation | Stacked capacitor DRAM structure featuring a multiple crown shaped polysilicon lower electrode |
-
1998
- 1998-11-26 CN CN98122710A patent/CN1125487C/zh not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043298A (en) * | 1989-03-09 | 1991-08-27 | Kabushiki Kaisha Toshiba | Process for manufacturing a DRAM cell |
| US5700731A (en) * | 1995-12-07 | 1997-12-23 | Vanguard International Semiconductor Corporation | Method for manufacturing crown-shaped storage capacitors on dynamic random access memory cells |
| US5543345A (en) * | 1995-12-27 | 1996-08-06 | Vanguard International Semiconductor Corp. | Method for fabricating crown capacitors for a dram cell |
| US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
| US5804852A (en) * | 1996-09-09 | 1998-09-08 | Vanguard International Semiconductor Corporation | Stacked capacitor DRAM structure featuring a multiple crown shaped polysilicon lower electrode |
| US5792689A (en) * | 1997-04-11 | 1998-08-11 | Vanguard International Semiconducter Corporation | Method for manufacturing double-crown capacitors self-aligned to node contacts on dynamic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1255748A (zh) | 2000-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100360414B1 (ko) | 트윈 비트 결함을 방지하는 실린더형 커패시터의 하부전극형성방법 | |
| JP2608363B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP3320794B2 (ja) | 波状素子接点コンデンサを形成するための方法 | |
| US7582925B2 (en) | Integrated circuit devices including insulating support layers | |
| US20040173836A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN1222029C (zh) | 制造用于半导体装置的圆柱型电容器的方法 | |
| CN1507034A (zh) | 用于制造具有在位线方向延伸的接触体的半导体器件的方法 | |
| WO2021233111A1 (zh) | 存储器的形成方法及存储器 | |
| JPH0727978B2 (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| US6709915B2 (en) | Methods of fabricating integrated circuit memory devices | |
| KR20030057947A (ko) | 반도체 소자의 실린더형 커패시터 제조방법 | |
| CN1125487C (zh) | 动态随机存取存储器电容器存储电极的制造方法 | |
| KR100333058B1 (ko) | 반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조 | |
| US6001682A (en) | Method of fabricating cylinder capacitors | |
| KR100242470B1 (ko) | 반도체 메모리장치 제조방법 | |
| KR100950752B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100599051B1 (ko) | 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법 | |
| KR100632058B1 (ko) | 고집적 반도체 메모리장치 및 그 제조 방법 | |
| KR100278643B1 (ko) | 반도체 메모리장치 제조방법 | |
| KR20050072168A (ko) | 반도체 메모리 소자 및 그의 제조방법 | |
| US6423611B1 (en) | Manufacturing process of capacitor | |
| KR100431819B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| US6423597B1 (en) | Structure of a DRAM and a manufacturing process thereof | |
| KR20030093817A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR100609535B1 (ko) | 반도체소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Applicant after: Taiwan Semiconductor Manufacturing Co., Ltd. Applicant before: Shida Integrated Circuit Co., Ltd. |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: SHIDA INTEGRATED CIRCUIT CO., LTD. TO: TAIWAN SEMICONDUCTOR MFG |
|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20031022 |