JPS61181154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61181154A JPS61181154A JP60022373A JP2237385A JPS61181154A JP S61181154 A JPS61181154 A JP S61181154A JP 60022373 A JP60022373 A JP 60022373A JP 2237385 A JP2237385 A JP 2237385A JP S61181154 A JPS61181154 A JP S61181154A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｃ−ＭＯＳ等両等電導電型バイスに対して、コンタクト
孔の埋め込み層にｎ型、およびｐ型の２種類の不純物を
ドープする方法（耐酸化層の被着と除去と、埋め込み層
表面に形成された酸化物層の形成と除去を組合わせ、２
種類の不純物を別々の埋め込み層にドープする）を提供
し、コンタクト孔を埋め込む基板平坦化方法が採用でき
るようになった。
孔の埋め込み層にｎ型、およびｐ型の２種類の不純物を
ドープする方法（耐酸化層の被着と除去と、埋め込み層
表面に形成された酸化物層の形成と除去を組合わせ、２
種類の不純物を別々の埋め込み層にドープする）を提供
し、コンタクト孔を埋め込む基板平坦化方法が採用でき
るようになった。
本発明はＣ−ＭＯＳ等のデバイスに対し、両方の導電型
のオーミックコンタクトを形成する方法に関する。
のオーミックコンタクトを形成する方法に関する。
デバイスの多層化、集積化にともない、電極窓等のコン
タクト孔の段差被覆の問題から、基板の平坦化が必要に
なってきている。
タクト孔の段差被覆の問題から、基板の平坦化が必要に
なってきている。
この要求に対し、基板上に被着された絶縁層にコンタク
ト孔を開け、この上に配線層を形成してオーミックコン
タクトを形成する際、コンタクト孔上の段差を緩和して
被覆状態を良くするため、多結晶珪素（ポリＳｉ）層を
コンタクト孔に埋め込み、さらにポリＳｉ層にコンタク
ト抵抗を下げるため不純物をドープする方法が採用され
ている。
ト孔を開け、この上に配線層を形成してオーミックコン
タクトを形成する際、コンタクト孔上の段差を緩和して
被覆状態を良くするため、多結晶珪素（ポリＳｉ）層を
コンタクト孔に埋め込み、さらにポリＳｉ層にコンタク
ト抵抗を下げるため不純物をドープする方法が採用され
ている。
単一導電型のデバイスでは、埋め込み層への不純物導入
はいずれか一方の不純物だけを導入するため単純である
。
はいずれか一方の不純物だけを導入するため単純である
。
しかし、Ｃ−ＭＯＳ等のデバイスのように、基板上内に
形成されたｎ型とｐ型の両方の導電型の領域上の絶縁層
にコンタクト孔を開け、この上に配線層を形成してオー
ミックコンタクトを形成する際は、コンタクト孔に埋め
込まれたポリＳｉ層にｎ型とｐ型の２種類の不純物をド
ープしなければならず、従来は適当な方法がなかった。
形成されたｎ型とｐ型の両方の導電型の領域上の絶縁層
にコンタクト孔を開け、この上に配線層を形成してオー
ミックコンタクトを形成する際は、コンタクト孔に埋め
込まれたポリＳｉ層にｎ型とｐ型の２種類の不純物をド
ープしなければならず、従来は適当な方法がなかった。
第２図（１１〜（３）は従来例による単一導電型のデバ
イスに対する埋め込み方式の平坦化方法を説明する基板
断面図である。
イスに対する埋め込み方式の平坦化方法を説明する基板
断面図である。
第２図（１）において、半導体基板２１に、例えば電界
効果トランジスタ（ＦＥＴ）のソース、またはドレイン
領域としてｎ”（ｐ”）型の領域２２を形成する。
効果トランジスタ（ＦＥＴ）のソース、またはドレイン
領域としてｎ”（ｐ”）型の領域２２を形成する。
つぎに、基板全面に絶縁層として燐珪酸ガラス（ＰＳＧ
）層２３を被着し、ｎ＋（ｐ＋）型の領域２２の上にコ
ンタクト孔２４を開口する。
）層２３を被着し、ｎ＋（ｐ＋）型の領域２２の上にコ
ンタクト孔２４を開口する。
第２図（２）において、コンタクト孔２４を覆ってポ’
ＪＳｉ層２５を被着する。
ＪＳｉ層２５を被着する。
第２図（３）において、ポリＳｉ層２５を全面エツチン
グして、ＰＳＧ層２３を露出させ、コンタクト孔２４に
埋め込み層としてポリＳｉ層２５を埋め込む。
グして、ＰＳＧ層２３を露出させ、コンタクト孔２４に
埋め込み層としてポリＳｉ層２５を埋め込む。
つぎに、イオン注入、拡散等により埋め込み層のポリＳ
ｉ層２５にｎ （ｐ）型の不純物をドープする。
ｉ層２５にｎ （ｐ）型の不純物をドープする。
つぎに、アルミニウム（ＡＩ）層２６を基板全面に被着
し、パターニングして電極、あるいは配線層を形成する
。
し、パターニングして電極、あるいは配線層を形成する
。
以上のようにして、単一導電型のデバイスに対してコン
タクト孔の平坦化ができる。
タクト孔の平坦化ができる。
Ｃ−ＭＯＳ等両導電型０デバイスに対して、コンタクト
孔の埋め込み層にｎ型、およびｐ型の２種類の不純物を
ドープすることは困難であるため、コンタクト孔を埋め
込む基板平坦化方法は採用できなかった。
孔の埋め込み層にｎ型、およびｐ型の２種類の不純物を
ドープすることは困難であるため、コンタクト孔を埋め
込む基板平坦化方法は採用できなかった。
上記問題点の解決は、半導体基板ｌ内に形成されたｎ型
領域６、およびｐ型領域９を覆って、絶縁層１０と耐酸
化層１１を順次被着する工程と、該ｎ型領域６、および
該ｐ型領域９上の該絶縁層１０と該耐酸化層１１を開口
し、それぞれの開口部に多結晶半導体層１２Ｎ 、１２
Ｐを埋め込む工程と、該多結晶半導体層１２Ｎ 、 １
２Ｐの表面に、それぞれ半導体酸化物層１３Ｎ 、１３
Ｐを形成する工程と、該半導体酸化物層１３Ｎを除去し
、ｎ型不純物を該多結晶半導体層１２Ｎに導入する工程
と、該半導体酸化物層１３Ｐを除去し、ｐ型不純物を該
多結晶半導体層１２Ｐに導入する工程とを含む本発明に
よる半導体装置の製造方法により達成される。
領域６、およびｐ型領域９を覆って、絶縁層１０と耐酸
化層１１を順次被着する工程と、該ｎ型領域６、および
該ｐ型領域９上の該絶縁層１０と該耐酸化層１１を開口
し、それぞれの開口部に多結晶半導体層１２Ｎ 、１２
Ｐを埋め込む工程と、該多結晶半導体層１２Ｎ 、 １
２Ｐの表面に、それぞれ半導体酸化物層１３Ｎ 、１３
Ｐを形成する工程と、該半導体酸化物層１３Ｎを除去し
、ｎ型不純物を該多結晶半導体層１２Ｎに導入する工程
と、該半導体酸化物層１３Ｐを除去し、ｐ型不純物を該
多結晶半導体層１２Ｐに導入する工程とを含む本発明に
よる半導体装置の製造方法により達成される。
本発明によれば、耐酸化層１１をマスクにして多結晶半
導体層１２Ｎ 、１２Ｐの表面を酸化して半導体酸化物
層１３Ｎ 、 １３Ｐを形成し、ドープしようとする方
の半導体酸化物層１３Ｎ （１３Ｐ）を除去して、半導
体酸化物層１３Ｐ （１３Ｎ）を注入マスクにしたイオ
ン注入によりｎ （ｐ）型不純物をドープし、最初に開
けられた耐酸化層１１のコンタクト孔にセルファライン
して２種類の不純物をドープする方法を提供することが
できる。
導体層１２Ｎ 、１２Ｐの表面を酸化して半導体酸化物
層１３Ｎ 、 １３Ｐを形成し、ドープしようとする方
の半導体酸化物層１３Ｎ （１３Ｐ）を除去して、半導
体酸化物層１３Ｐ （１３Ｎ）を注入マスクにしたイオ
ン注入によりｎ （ｐ）型不純物をドープし、最初に開
けられた耐酸化層１１のコンタクト孔にセルファライン
して２種類の不純物をドープする方法を提供することが
できる。
第１図（１）〜（５）は本発明によるＣ−ＭＯ５等両導
電型のデバイスに対する埋め込み方式の平坦化方法を説
明する基板断面図である。
電型のデバイスに対する埋め込み方式の平坦化方法を説
明する基板断面図である。
第１図（１）において、半導体基板としてｎ型Ｓｉ基板
１に、ｐ型ウェル２を形成する。
１に、ｐ型ウェル２を形成する。
ｐ型ウェル２とｎ型Ｓｉ基板１の境界に素子間分離領域
としてフィールド酸化領域３を形成する。
としてフィールド酸化領域３を形成する。
ｎチャネルＦＥＴはｐ型ウェル２に、ｐチャネルＦＥＴ
はｎ型Ｓｉ基板１に形成する。
はｎ型Ｓｉ基板１に形成する。
つぎにｎチャネルＦＥＴを形成する。二酸化珪素（Ｓｉ
Ｏｚ）層４を介してポリＳｉよりなるゲート５を注入マ
スクとして、砒素イオン（Ａｓつ、燐（Ｐ′）等を注入
してセルファラインでソース、またはドレイン領域とし
てｎ１型の領域６を形成する。
Ｏｚ）層４を介してポリＳｉよりなるゲート５を注入マ
スクとして、砒素イオン（Ａｓつ、燐（Ｐ′）等を注入
してセルファラインでソース、またはドレイン領域とし
てｎ１型の領域６を形成する。
つぎにｐチャネルＦＥＴを形成する。ＳｉＯ□層７を介
してポリＳｔよりなるゲート８を注入マスクとして、硼
素イオン（Ｂつ等を注入してセルファラインでソース、
またはドレイン領域としてｐ＋型の領域９を形成する。
してポリＳｔよりなるゲート８を注入マスクとして、硼
素イオン（Ｂつ等を注入してセルファラインでソース、
またはドレイン領域としてｐ＋型の領域９を形成する。
ＦＥＴを形成後、基板全面に絶縁層として厚さ１μｍの
２８０層１０と、耐酸化層として厚さ１０００人の窒化
珪素（Ｓｉ、Ｎオ）層１１を順次被着する。
２８０層１０と、耐酸化層として厚さ１０００人の窒化
珪素（Ｓｉ、Ｎオ）層１１を順次被着する。
第１図（２）において、ｎ゛型の領域６とｐ゛型の領域
９上の２８０層１０とＳｉ３Ｎ、層１１にコンタクト孔
を開口する。
９上の２８０層１０とＳｉ３Ｎ、層１１にコンタクト孔
を開口する。
つぎに、コンタクト孔を覆ってポリＳｉ層１２を被着す
る。
る。
つぎに、ポリＳｉ層１２を全面エツチングして、Ｓｉ３
Ｎ４層１１を露出させ、コンタクト孔にポリＳｉ層１２
Ｎと１２Ｐを残す（埋め込む）。
Ｎ４層１１を露出させ、コンタクト孔にポリＳｉ層１２
Ｎと１２Ｐを残す（埋め込む）。
つぎに、熱酸化により、埋め込み層のポリＳｉ層１２Ｎ
と１２Ｐの表面に、ＳｉＯ□層１３Ｎと１３Ｐを形成す
る。
と１２Ｐの表面に、ＳｉＯ□層１３Ｎと１３Ｐを形成す
る。
第１図（３）において、ＳｉＯｚ層１３Ｐを含むｐチャ
ネルＦＥＴ部をレジストで覆い、弗酸（ＩＦ）を用いて
ＳｉＯ□層１３Ｎを除去する。
ネルＦＥＴ部をレジストで覆い、弗酸（ＩＦ）を用いて
ＳｉＯ□層１３Ｎを除去する。
つぎにＳｉＯ□層１３Ｐと５ｉｚＮ４層１１を注入マス
クにして、＾Ｓ＋、Ｐ゛等を埋め込み層のポリＳｉ層１
２Ｎに注入して、ｎ型の不純物をドープする。
クにして、＾Ｓ＋、Ｐ゛等を埋め込み層のポリＳｉ層１
２Ｎに注入して、ｎ型の不純物をドープする。
第１図（４）において、再度ポリＳｉ層１２Ｎの表面を
酸化してＳｉＯ□層１３ＮＡを形成し、第１図（３）の
工程に準じて埋め込み層のポリＳｉ層１２Ｐに８０等を
注入して、ｐ型の不純物をドープする。
酸化してＳｉＯ□層１３ＮＡを形成し、第１図（３）の
工程に準じて埋め込み層のポリＳｉ層１２Ｐに８０等を
注入して、ｐ型の不純物をドープする。
第１図（５）において、コンタクト孔のＳｉＯ□層１３
ＮＡを除去し、ＡＩ層１４を基板全面に被着し、バター
ニングして配線層を形成する。
ＮＡを除去し、ＡＩ層１４を基板全面に被着し、バター
ニングして配線層を形成する。
以上のようなドープ方法により、コンタクト孔の平坦化
ができる。
ができる。
以上詳細に説明したように本発明によれば、Ｃ−ＭＯＳ
等両等電導電型バイスに対してコンタクト孔の平坦化が
でき、配線層の段差被覆を改善し、デバイスの信頼性を
向上させることができる。
等両等電導電型バイスに対してコンタクト孔の平坦化が
でき、配線層の段差被覆を改善し、デバイスの信頼性を
向上させることができる。
第１図（１）〜（５）は本発明によるＣ−ＭＯ３等両導
電型のデバイスに対する埋め込み方式の平坦化方法を説
明する基板断面図、 第２図（１）〜（３）は従来例による単一導電型のデバ
イスに対する埋め込み方式の平坦化方法を説明する基板
断面図である。 図において、 １はｎ型Ｓｉ基板、 ２はｐ型ウェル、 ３はフィールド酸化領域、 ４はＳｔＯ□）層、 ５はゲート、 ６はｎ“型のソース、またはドレイン領域、７はＳｉ０
２層、 ８はゲート、 ９はｐ°型のソース、またはドレイン領域、１０は絶縁
層でＰ２Ｏ層、 １１は耐酸化層で５ｉｓＮａ層、 １２Ｎと１２ＰはポリＳｉ層、 １３Ｎ と１３ＮＡと１３Ｐ はＳｉＯ□層、１４は配
線層でＡ１層 である。
電型のデバイスに対する埋め込み方式の平坦化方法を説
明する基板断面図、 第２図（１）〜（３）は従来例による単一導電型のデバ
イスに対する埋め込み方式の平坦化方法を説明する基板
断面図である。 図において、 １はｎ型Ｓｉ基板、 ２はｐ型ウェル、 ３はフィールド酸化領域、 ４はＳｔＯ□）層、 ５はゲート、 ６はｎ“型のソース、またはドレイン領域、７はＳｉ０
２層、 ８はゲート、 ９はｐ°型のソース、またはドレイン領域、１０は絶縁
層でＰ２Ｏ層、 １１は耐酸化層で５ｉｓＮａ層、 １２Ｎと１２ＰはポリＳｉ層、 １３Ｎ と１３ＮＡと１３Ｐ はＳｉＯ□層、１４は配
線層でＡ１層 である。
Claims (1)
- 【特許請求の範囲】 半導体基板１内に形成されたｎ型領域６、およびｐ型
領域９を覆って、絶縁層１０と耐酸化層１１を順次被着
する工程と、 該ｎ型領域６、および該ｐ型領域９上の該絶縁層１０と
該耐酸化層１１を開口し、それぞれの開口部に多結晶半
導体層１２Ｎ、１２Ｐを埋め込む工程と、該多結晶半導
体層１２Ｎ、１２Ｐの表面に、それぞれ半導体酸化物層
１３Ｎ、１３Ｐを形成する工程と、該半導体酸化物層１
３Ｎを除去し、ｎ型不純物を該多結晶半導体層１２Ｎに
導入する工程と、該半導体酸化物層１３Ｐを除去し、ｐ
型不純物を該多結晶半導体層１２Ｐに導入する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022373A JPS61181154A (ja) | 1985-02-07 | 1985-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022373A JPS61181154A (ja) | 1985-02-07 | 1985-02-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61181154A true JPS61181154A (ja) | 1986-08-13 |
Family
ID=12080830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022373A Pending JPS61181154A (ja) | 1985-02-07 | 1985-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61181154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043298A (en) * | 1989-03-09 | 1991-08-27 | Kabushiki Kaisha Toshiba | Process for manufacturing a DRAM cell |
-
1985
- 1985-02-07 JP JP60022373A patent/JPS61181154A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043298A (en) * | 1989-03-09 | 1991-08-27 | Kabushiki Kaisha Toshiba | Process for manufacturing a DRAM cell |
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