KR100338014B1 - 반도체장치및그의제조방법 - Google Patents
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Abstract
베이스 영역이 형성되는 베이스 개구와 함께 자기 정합식으로 형성된 베이스 영역과 에미터 영역을 갖고 있는 반도체 장치 제조 방법은 적어도 (a) 반도체 기판(14) 위에 절연막(4)을 퇴적하기 전에 반도체 기판(14) 내에 콜렉터 영역(6)을 형성하는 단계, 및 (b) 에미터 전극(10a)이 형성되는 영역과 동시에 콜렉터 전극(10b)이 형성되는 영역을 형성하는 단계를 구비한다. 이 방법에 의해 종래 방법에서보다 포토리소그래피 단계의 수가 2단계 줄어든다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히는 자기 정합법으로 제조되는 바이폴라 트랜지스터 및 그러한 트랜지스터 제조 방법에 관한 것이다.
최근에는 점차 고성능의 LSI가 개발됨에 따라, 고성능을 갖고 있는 바이폴라 트랜지스터가 요청되고 있다. 특히, 높은 동작 속도를 갖고 있는 바이폴라 트랜지스터가 요청되고 있다. 그러한 요청을 성취하기 위해서는 바이폴라 트랜지스터 내의 기생 용량 및/또는 기생 저항을 감소시키는 것이 중요하다. 이를 위해 여러가지의 자기 정합법이 제안되어 왔지만, 이는 바이폴라 트랜지스터를 제조하는 방법을 보다 복잡하게 할 뿐만 아니라 제조 단계의 수를 증가시킨다.
이하 도 1A 내지 1F를 참조해서 바이폴라 트랜지스터를 자기 정합법으로 제조하는 종래의 방법을 설명하기로 한다.
도 1A에 도시되어 있듯이, n형 매립층(2)은 p형 반도체 기판(14) 내의 소정 영역에 형성된다. n-형 에피택셜 층(1)은 반도체 기판(14) 위로 성장되고, 이곳에는 트렌치형 분리 영역(3)들이 형성되며, 이들 트렌치형 분리 영역들은 그들 사이에 반도체 장치가 형성될 영역을 한정한다.
이후에는, 전면에 실리콘 이산화물 막(4)이 퇴적되고, 실리콘 이산화물 막(4) 내의 베이스와 에미터가 형성될 영역에 포토리소그래피에 의해서 개구 BE가 형성된다. 이후에, 실리콘 이산화물 막(4a)는 개구 BE 내에 형성된다. 실리콘 이산화물 막(4a)은 먼저 형성된 실리콘 이산화물 막(4) 보다 얇다. 개구 C는 도 1B에 도시되어 있듯이 콜렉터 전극이 형성되는 영역에 포토리소그래피 기술에 의해 형성된다.
이후에, 폴리실리콘 막(5)이 도 1C에 도시된 바와 같이 CVD법(화학 증착법)에 의해 전면에 피착된다. 다음에는 포토리소그래피 기술을 사용해서 선택된 영역들 내로 이온 주입을 실행한다. 구체적으로, 도 1C에 도시되어 있듯이 p형 불순물 중 하나인 붕소(B)는 베이스가 형성될 영역내로 주입되고, n형 불순물중 하나인 인(P)은 콜렉터 전극이 형성될 영역내로 주입된다. 다음에, 베이스/에미터 및 콜렉터 전극이 형성될 영역 이외의 영역에서 폴리실리콘 막(5)을 제거하기 위해 포토리소그래피 및 에칭이 실행된다. 즉, 폴리실리콘 막(5)은 베이스/에미터 및 콜렉터 전극이 형성될 영역에만 존재하게 된다. 다음에는 도 1D에 도시되어 있듯이 콜렉터 전극이 형성될 영역내의 n형 매립층(2) 내로 폴리실리콘 층(5) 내에 포함되어 있는 인이 확산되도록 반도체 기판이 열처리된다.
다음에는 도 1E에 도시되어 있듯이, 실리콘 질화물 막(7)이 CVD 법에 의해 전면에 퇴적되고, 베이스가 형성될 영역에 얇은 실리콘 이산화물 막(4a)이 노출되도록 개구(7a)가 형성된다. 다음에, 얇은 실리콘 이산화물 막(4a)의 노출된 부분과 폴리실리콘 막(5)의 단부들 바로 아래에 위치한 실리콘 이산화물 막(4a)의 일부분이 불화수소 약산에 의해 에칭 제거되어 폴리실리콘 막(5) 아래에 언더커트 공동부들이 형성된다. 다음에, 폴리실리콘 막(8)이 CVD 법에 의해 개구(7a) 내에 퇴적되어 언더커트 공동부들이 채워진다. 다음에, 퇴적된 폴리실리콘 막(8)은 에칭되어 언더커트 공동부들에만 폴리실리콘 막(8)이 잔존하게 된다.
다음에는 붕소 이온들이 개구(7a)를 통해서 에피택셜 층(1) 내로 주입된 후 열처리되어 에피택셜 층(1) 내에 베이스 영역(11)이 형성된다. 이후에는, 전면에 절연막(9)이 퇴적된 후 비등방적으로 에칭되어 개구(7a)의 내부 측벽에만 절연막(9)이 잔존한다. 다음에는, 도 1F에 도시되어 있듯이 전면에 n형 폴리실리콘 막(10)이 형성된 다음 개구(7a)를 덮도록 패터닝된다. 다음에는, n형 폴리실리콘 막(10) 내에 포함되어 있는 불순물을 베이스 영역(11) 내로 확산시켜 에미터 영역(13)을 형성하기 위해 반도체 기판을 열처리한다. 베이스 영역(11)을 형성하기 위해 실행된 앞서 언급한 열처리는 폴리실리콘 막(5) 내에 포함되어 있는 p형 불순물을 폴리실리콘 막(8)을 통해서 n형 에피택셜 층(1) 내로 확산시키므로써 외부 베이스 영역(12)가 형성된다.
앞서 언급한 종래의 방법은 바이폴라 트랜지스터를 제조하기 위해 장치 분리영역(3)의 형성 후에 실행될 다음과 같은 7개의 포토리소그래피 단계를 필요로 한다:
(1) 실리콘 이산화물 막(4) 내의 베이스/에미터가 형성될 영역에 개구 BE를형성하는 단계; (2) 실리콘 이산화물 막(4) 내의 콜렉터 전극이 형성될 영역에 개구 C를 형성하는 단계; (3) 베이스 전극이 형성될 영역에서 폴리실리콘 막(5) 내로 p형 불순물 이온 주입을 실행하는 단계; (4) 콜렉터 영역(6)이 형성될 영역에서 폴리실리콘 막(5) 내로 n형 불순물 이온 주입을 실행하는 단계; (5) 폴리실리콘 막(5)을 패터닝하는 단계; (6) 실리콘 질화물 막(7)과 폴리실리콘 막(5)를 통해서 베이스 개구(7a)를 형성하는 단계; 및 (7) 폴리실리콘 막(10)을 패터닝하는 단계
앞서 언급한 바와 같이, 자기정합법으로 바이폴라 트랜지스터를 제조하는 종래의 방법에서는 많은 포토리소그래피 단계가 실행될 필요가 있기 때문에 제조 단계의 수가 증가되어 바이폴라 트랜지스터의 제조 기간이 길어진다. 또한, 제조 단계의 수가 증가되므로씨 생산량이 감소되고 제조 단가가 증가되는 문제가 발생한다.
본 발명의 목적은 바이폴라 트랜지스터의 고성능이 자기정합법에 의해 희생됨이 없이 포토리소그래피 단계를 줄여서 제조 단계가 감소되고 생산량이 향상되는 반도체 장치 제조 방법 및 반도체 장치를 제공하는 것이다.
도 1A 내지 1F는 바이폴라 트랜지스터를 제조하는 종래 방법의 각 단계를 보여주는 바이폴라 트랜지스터의 단면도.
도 2A 내지 도 2F는 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터 제조방법의 각 단계를 보여주는 바이폴라 트랜지스터의 단면도.
도 3A 내지 3C는 본 발명의 제2 실시예에 따른 바이폴라 트랜지스터 제조 방법의 각 단계를 보여주는 바이폴라 트랜지스터의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : n형 에피택셜 층
2 : n형 매립층
3 : 트렌치형 분리 영역
4 : 실리콘 이산화물 막
5, 8 : 폴리실리콘 막
7 : 실리콘 질화물 막
7B : 베이스 개구
7C : 콜렉터 개구
9 : 절연막
10a : 에미터 전극
10b : 콜렉터 전극
본 발명의 한 양태에 따르면, (a) 반도체 기판에 제1 도전형 매립층을 부분적으로 형성하고 매립층 상에 제1 도전형 에피택셜 층을 형성하는 단계; (b) 콜렉터 영역이 상기 매립층까지 도달하도록 제1 도전형 불순물을 상기 에피택셜 층 내로 선택적으로 주입해서 상기 에피택셜 층 내에 콜렉터 영역을 형성하는 단계; (c)상기 에피택셜 층 상에 절연막을 형성하는 단계; (d) 상기 절연막 상에 제2 도전형 불순물이 도우프된 폴리실리콘 막을 형성하는 단계; (e) 베이스 전극을 형성하기 위해 폴리실리콘 막을 패터닝하는 단계; (f) 상기 베이스 전극 및 상기 절연막 위에 층간 절연막을 형성하는 단계; (g) 베이스 영역이 형성되는 베이스 영역에 베이스 개구를 형성하고 상기 콜렉터 영역 위에 콜렉터 개구를 형성하기 위해 상기 층간 절연막 및 베이스 전극을 패터닝하는 단계; (h) 상기 절연막 내에 언더커트 공동부들을 형성하기 위해 상기 베이스 전극 아래에 위치한 상기 절연막의 부분들을 사이드-에칭하는 단계; (i) 폴리실리콘으로 상기 언더커트 공동부들을 채우는 단계; (j) 제2 도전형 불순물을 상기 베이스 개구를 통해서 상기 에피택셜 층 내로 주입함으로써 상기 에피택셜 층 내에 베이스 영역을 형성하는 단계; (k) 상기 베이스와 콜렉터 개구의 내부 벽들에 절연 측벽들을 형성하는 단계; (l) 전면에 제1 도전형 불순물이 도우프된 폴리실리콘 막을 형성하는 단계; 및 (m) 에미터 전극과 콜렉터 전극을 형성하기 위해 상기 제1 도전형 불순물이 도우프된 폴리실리콘 막을 패터닝하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
상기 방법에 있어서, 상기 단계(j)는 단계(g)와 단계(h) 사이에서 실행된다.
상기 방법은 콜렉터 영역 위에 더미 전극을 형성하는 단계(n)을 더 포함하고, 단계(n)은 단계(e)와 동시에 실행된다.
단계(c)에 있어서, 상기 절연막은 양호하게는 상기 베이스 전극 및 콜렉터 전극이 형성되는 영역에서의 다른 부분들 보다 더 얇은 부분들을 갖도록 형성된다. 상기 콜렉터 영역 위에 위치한 상기 절연막의 상기 더 얇은 부분들 중 하나는 상기콜렉터 개구 내에 위치해 있는 것이 양호하다.
베이스 영역이 형성되는 베이스 개구와 자기 정합법으로 형성된 베이스 영역과 에미터 영역을 갖고 있는 반도체 장치를 제조하는 방법이 더 제공되는데 이 방법은 (a) 반도체 기판 위에 절연막을 퇴적시키기 전에 반도체 기판 내에 콜렉터 영역을 형성하는 단계; 및 (b) 에미터 전극이 형성되는 영역과 동시에 콜렉터 전극이 형성되는 영역을 형성하는 단계를 포함하고 있다.
본 발명의 다른 양태에 따르면, (a) 반도체 기판; (b) 상기 반도체 기판 내에 부분적으로 형성된 제1 도전형 매립층; (c) 상기 매립층 상에 형성된 제1 도전형 반도체 층; (d) 상기 반도체 층 내에 형성된 제2 도전형 베이스 영역; (e) 상기 매립층에 도달하도록 상기 반도체 층(1) 내에 형성된 콜렉터 영역; (f) 상기 반도체 층 위에 형성되어 있고 제1 콜렉터 개구와 제1 베이스 개구를 갖고 있는 층간 절연막; (g) 상기 층간 절연막 아래에 형성되어 있고, 상기 제1 베이스 개구와 동일한 크기를 갖고 있는 제2 베이스 개구를 갖고 있고, 상기 제1 베이스 개구와 정합되어 있으며 상기 베이스 영역과 접촉해 있는 베이스 전극; (h) 상기 제1 및 제2 베이스 개구의 내부 벽들에 형성된 제1 절연 측벽; (i) 상기 베이스 영역의 표면에 형성된 제1 도전형 에미터 영역; 및 (j) 상기 제1 절연 측벽의 내부 표면위에 형성되어 상기 에미터 영역과 접촉하는 에미터 전극을 포함하는 반도체 장치에서, (k) 상기 제1 콜렉터 개구의 내부 벽에 형성된 제2 절연 측벽; 및 (l) 상기 제2 절연 측벽의 내부 표면위에 형성되어 있고 상기 콜렉터 영역과 접촉하는 콜렉터 전극을 더 포함하는 것을 특징으로 하고 있다.
상기 제2 절연 측벽은 상기 제1 절연 측벽과 동시에 형성되며, 상기 콜렉터 전극은 상기 에미터 전극과 동시에 형성된다.
상기 층간 절연막은 상기 베이스 전극과 콜렉터 전극이 형성되는 영역 내의 다른 부분들보다 얇은 부분들을 갖도록 설계될 수 있다.
상기 반도체 장치는, 상기 층간 절연막 아래에 형성되며 상기 제1 콜렉터 개구와 동일한 크기의 제2 콜렉터 개구와 함께 형성되고 상기 제1 콜렉터 개구와 정합되어 있으며 상기 콜렉터 영역과 접촉하는 더미 전극을 더 포함하며, 상기 제2 절연 측벽은 상기 제1 및 제2 콜렉터 개구의 내부 벽들을 덮고 있다.
앞서 언급한 본 발명에 따르면, 종래의 방법에서 보다 2개 더 작은 수의 포토리소그래피 단계로 바이폴라 트랜지스터를 자기 정합법으로 제조하는 것이 가능하다. 따라서, 본 발명은 종래의 방법보다도 생산량이 크고 제조 단가가 저렴하게 바이폴라 트랜지스터를 적은 수의 제조 단계로 제조할 수 있게 해준다.
[제 1 실시예]
도 2A에 도시되어 있듯이, n형 매립층(2)은 p형 반도체 기판(14) 내의 소정영역에 형성된다. n형 에피택셜 층(1)이 반도체 기판(14) 위에 성장된 후에, 트렌치형 분리 영역(3)들이 형성된다. 이들 트렌치형 분리 영역들은 그들 사이에 반도체 장치가 형성되는 영역을 한정한다. 다음에, 제1 포토리소그래피 단계가 실행된다. 즉, 제1 포토리소그래피 단계에서 인(p) 이온 주입이 예를 들어 70 KeV에서 5 × 1015cm-2의 도우즈량으로 n형 에피택셜 층(1) 내의 선택된 영역내로 실행되어 n형 에피택셜 층(1) 내에 콜렉터 영역(5)이 형성된다.
다음에는, 열 산화 또는 화학 증착법(CVD)에 의해 전면에 실리콘 이산화물막(4)이 형성된다. 이후, 베이스 및 에미터가 형성되는 영역에 베이스/에미터 개구 BE를 형성하고 콜렉터 전극이 형성되는 영역에 콜렉터 개구 C를 형성하기 위한 제2 포토리소그래피 단계가 실행된다. 이후, 반도체 기판(14)은 열처리되어 도 2B에 도시된 바와 같이 먼저 형성된 실리콘 이산화물 막(4)보다 얇은 실리콘 이산화물 막(4a)이 베이스/에미터 개구 BE 및 콜렉터 개구 C 내에 형성된다.
이후에는 도 2C에 도시된 바와 같이, CVD 법에 의해 실리콘 이산화물 막(4 및 4a) 전면에 폴리실리콘 막(5)이 형성된 후 폴리실리콘 막(5) 내로 붕소(B) 이온 주입이 실행된다. 이후, 제3 포토리소그래피 단계가 실행된다. 구체적으로, 폴리실리콘 막(5)은 제3 포토리소그래피에 의해 패터닝된 후 에칭처리되어 얇은 실리콘 이산화물 막(4a), 위에 베이스 전극(5a)과 더미 전극(5b)이 형성되고, 이들 각각은 베이스/에미터 개구 BE 및 콜렉터 개구 C를 각각 덮고 있다(도 2D 참조).
다음에, 실리콘 질화물 막(7)이 CVD 법에 의해 전면에 퇴적된다. 이후, 제4 포토리소그래피 단계가 실행된다. 즉, 베이스 및 콜렉터 전극이 각각 형성되는 영역내의 실리콘 질화물 막(7)과 폴리실리콘 막(5a 및 5b)은 제4 포토리소그래피 단계에 의해 패터닝된 후 연속해서 에칭 제거되어 베이스 개구(7B) 및 콜렉터 개구(7C)가 형성되고 이들을 통해서 얇은 실리콘 이산화물 막(4a)가 노출된다(도 2E 참조).
다음에, 얇은 실리콘 이산화물 막(4a)의 노출된 부분들과 폴리실리콘 막(5a및 5b)의 단부들 바로 아래에 위치한 실리콘 이산화물 막(4a)의 부분들은 불화수소 약산에 의해 에칭 제거되어 폴리실리콘 막(5a 및 5b) 아래에 언더커트 공동부들이 형성된다. 다음에는, 폴리실리콘 막(8)이 베이스 및 콜렉터 개구(7B 및 7C) 내에 CVD 법에 의해 퇴적되어 언더커트 공동부들이 채워진다. 다음에는 이렇게 퇴적된 폴리실리콘 막(8)이 에칭되어 언더커트 공동부내에만 폴리실리콘 막(8)이 잔존하게 된다.
다음에, 붕소 이온이 베이스 및 콜렉터 개구(7B 및 7C)를 통해서 10 KeV에서 2 ×1013cm-2의 도우즈량으로 에피택셜 층(1) 내에 주입된 후 열처리되어 베이스 개구(7B) 바로 아래의 에피택셜 층(1) 내에 베이스 영역이 형성된다. 콜렉터 영역(6)은 고농도의 인을 갖고 있으며 그로인해 콜렉터 영역(6)이 상술된 붕소 이온 주입에도 불구하고 p-형으로 인버트되지 않는다는 사실은 주목할 필요가 있다.
다음에는, 전면에 절연막(9)이 퇴적된 후 비등방적으로 에칭되어 베이스 및 콜렉터 개구(7B 및 7C)의 내부 측벽에만 절연막(9)이 잔존한다. 이후에 전면에 n형 폴리실리콘 막이 형성된 후 제5 포토리소그래피 단계에 의해 패턴화되어 베이스 개구(7B)를 덮는 에미터 전극(10a)과 콜렉터 개구(7C)를 덮는 콜렉터 전극(10b)이 형성된다(도 2F 참조). 다음에, 반도체 기판은 열처리되어 n형 폴리실리콘막(10a) 내에 포함되어 있는 불순물들이 베이스 영역(11) 내로 확산되므로써 에미터 영역(13)이 형성된다.
폴리실리콘 막(8)의 형성후에 실행된 앞서 언급 열처리, 특히, 베이스영역(11)의 형성을 위해 실행된 열처리는 폴리실리콘 막(5a) 내에 포함되어 있는 p형 불순물이 폴리실리콘 막(8)을 통해서 n형 에피택셜 층(1) 내로 확산되어 도 2F에 도시된 바와 같이 베이스 영역 둘레에 외부 베이스 영역(12)이 형성된다. 콜렉터 영역(6)은 붕소 농도보다 큰 농도의 인을 갖도록 설계되기 때문에 앞서 언급한 p형 불순물 확산에 의해 콜렉터 영역(6)이 p형으로 인버트되지 않는다.
앞서의 설명으로부터 알 수 있듯이, 포토리소그래피 단계들은 장치 분리 영역(3)의 형성후에 트랜지스터를 제조하기 위하여 5번 실행된다. 즉, 앞서 언급한 제1 실시예는 종래의 방법보다 2단계가 적은 포토리소그래피 단계로 트랜지스터를 제조하는 것을 가능케 해준다.
[제2 실시예]
제2 실시예에 따른 방법은 도 2A 내지 2C를 참조해서 설명된 제1 실시예의 단계들과 동일한 단계를 갖고 있다. 따라서, 제1 및 제2 포토리소그래피 단계는 이하 설명되는 제2 실시예에서 이미 실행된 것이다.
폴리실리콘 막은 CVD 법에 의해 실리콘 이산화물 막(4 및 4a) 전면에 형성된 후 폴리실리콘 막 내로 붕소(B) 이온 주입이 뒤따른다. 이후, 제3 포토리소그래피 단계가 실행된다. 구체적으로, 폴리실리콘 막은 제3A도에 도시된 바와 같이 얇은 실리콘 이산화물 막(4a)에 베이스 전극(5a)이 형성되어 베이스/에미터 개구 BE를 덮도록 제3 포토리소그래피에 의해 패턴되고 에칭된다.
이후에, 실리콘 질화물 막(7)은 CVD 법에 의해 전면에 퇴적된다. 이후, 제4 포토리소그래피 단계가 실행된다. 즉, 실리콘 질화물막(7) 및 베이스와 콜렉터 전극이 형성되는 영역에 있는 폴리실리콘 막(5a)이 제4 포토리소그래피 단계로 패터닝되고 연속해서 에칭 제거되어 베이스 개구(7B) 및 콜렉터 개구(7C)가 형성되고, 이들을 통해서 얇은 실리콘 이산화물 막(4a)이 노출된다(도 3B 참조).
이후에, 얇은 실리콘 이산화물 막(4a)의 노출된 부분들과 폴리실리콘 막(5a)의 단부들 바로 아래에 위치한 실리콘 이산화물 막(4a)의 부분들은 불화수소 약산에 의해 에칭 제거되어 폴리실리콘 막(5a) 아래에 언더커트 공동부들이 형성된다. 이후에는, 언더커트 공동부들이 채워지도록 폴리실리콘 막(8)이 CVD 법에 의해 베이스 및 콜렉터 개구(7B 및 7C)에 퇴적된다.
이후에, 붕소 이온은 베이스 및 콜렉터 개구(7B 및 7C)를 통해서 10 KeV에서 2 ×1013cm-2의 도우즈량으로 에피택셜 층(1) 내로 주입된 후 열처리되어 베이스 개구(7B) 바로 아래의 에피택셜 층(1) 내에 베이스 영역(11)이 형성된다.
이후, 절연막(9)은 전면에 퇴적된 후 베이스 및 콜렉터 개구(7B 및 7C)의 내부 측벽에만 절연막(9)이 잔존하도록 비등방적으로 에칭된다. 이후, n형 폴리실리콘 막은 전면에 형성되고 인이 주입된다. 이후, n형 폴리실리콘 막은 베이스 개구(7B)를 덮는 에미터 전극(10a)과 콜렉터 개구(7C)를 덮는 콜렉터 전극(10b)이 형성되도록 도 3C에 도시된 바와 같이 제5 포토리소그래피 단계 및 에칭에 의해 패터닝된다. 이후, 반도체 기판은 열처리되어 n형 폴리실리콘 막(10a) 내에 포함되어 있는 불순물들이 베이스 영역(11) 내로 주입되므로써 에미터 영역(13)이 형성된다.
상술한 제2 실시예에서 폴리실리콘 막(5) 내에 포함되어 있는 붕소가 콜렉터영역(6) 내로 확산되지 않기 때문에, 트랜지스터의 콜렉터 저항이 제1 실시예에서 보다 작게 된다.
콜렉터 영역(6) 바로 위에 위치한 폴리실리콘 이산화물 막(4)의 얇은 부분(4a)이 제1 및 제2 실시예에서 콜렉터 개구(7C)에 형성될 수 있다는 것은 주목할 필요가 있다.
이상 설명한 바와 같이, 본 발명에 의하면 종래의 자기정합법을 이용하는 바이폴라 트랜지스터의 제조 방법에 비해 포토리소그래피 공정을 2회 감소시킬 수 있으므로써 고성능의 바이폴라 트랜지스터를 간단한 공정으로 높은 수율과 저비용으로 제작할 수 있다.
Claims (5)
- (a) 반도체 기판에 제1 도전형 매립층을 부분적으로 형성하고 상기 매립층 상에 제1 도전형 에피택셜 층을 형성하는 단계;(b) 제1 도전형 불순물을 상기 에피택셜 층 내로 선택적으로 주입함으로써 상기 에피택셜 층 내에 상기 매립층에 이르는 콜렉터 영역을 형성하는 단계;(c) 상기 에피택셜 층 상에 절연막을 형성하는 단계;(d) 마스크를 사용할 필요없이, 상기 절연막 상에 제2 도전형 불순물이 도우프된 폴리실리콘 막을 형성하는 단계;(e) 상기 폴리실리콘 막을 패터닝하여 베이스 전극을 형성하는 단계;(f) 상기 베이스 전극 및 상기 절연막 위에 층간 절연막을 형성하는 단계;(g) 상기 층간 절연막 및 베이스 전극을 패터닝하여 베이스 영역이 형성될 영역에 베이스 개구를 형성하고 상기 콜렉터 영역 위에 콜렉터 개구를 형성하는 단계;(h) 상기 베이스 전극 아래에 위치한 상기 절연막의 부분들을 사이드-에칭하에 상기 절연막 내에 언더커트 공동부들을 형성하는 단계;(i) 폴리실리콘으로 상기 언더커트 공동부들을 채우는 단계;(j) 제2 도전형 불순물을 상기 베이스 개구를 통해서 상기 에피택셜 층 내로 주입함으로써 상기 에피택셜 층 내에 베이스 영역을 형성하는 단계;(k) 상기 베이스 개구 및 콜렉터 개구의 내부 벽들에 절연 측벽들을 형성하는 단계;(l) 마스크를 사용할 필요없이, 상기 단계(k)로부터 생성된 결과물 전면에 제1 도전형 불순물이 도우프된 폴리실리콘 막을 형성하는 단계; 및(m) 상기 제1 도전형 불순물이 도우프된 폴리실리콘 막을 패터닝하여 에미터 전극과 콜렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 단계(j)는 상기 단계(g)와 상기 단계(h) 사이에서 실행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 또는 제2항에 있어서, 콜렉터 영역(6) 위에 더미 전극(5b)을 형성하는 단계(n)을 더 포함하고,상기 단계(n)은 상기 단계(e)와 동시에 실행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 절연막(4)은 상기 베이스 전극 및 콜렉터 전극이 형성될 영역 이외의 부분들 보다 더 얇은 부분(4a)들을 갖도록 상기 단계(c)에서 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 콜렉터 영역(6) 위에 위치한 상기 절연막(4)의 상기더 얇은 부분(4a)들 중 하나가 상기 콜렉터 개구(7C) 내에 위치해 있는 것을 특징으로 하는 반도체 장치 제조 방법.
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