JPH0140503B2 - - Google Patents
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- JPH0140503B2 JPH0140503B2 JP56144081A JP14408181A JPH0140503B2 JP H0140503 B2 JPH0140503 B2 JP H0140503B2 JP 56144081 A JP56144081 A JP 56144081A JP 14408181 A JP14408181 A JP 14408181A JP H0140503 B2 JPH0140503 B2 JP H0140503B2
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- insulating layer
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- gate electrode
- insulator
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は、高密度超小型集積回路半導体装置を
形成する方法、更に特定していえば、軽度にドー
プされた高速高密度MOSダイナミツクRAMを形
成する方法に関するものである。
形成する方法、更に特定していえば、軽度にドー
プされた高速高密度MOSダイナミツクRAMを形
成する方法に関するものである。
発明の背景
現在、市販の半導体は、ほとんど全てパターン
転写のための光学リソグラフイー技術で製造され
ている。たえず増大する密度及びそれに対する要
求をを充たすには、２つの一般的方法が利用でき
る。光以外によるリソグラフイーを使用するか、
あるいは光学的リソグラフイー技術を使用して集
積回路構成の密度を増加させる新しい製造技術の
刷新である。
転写のための光学リソグラフイー技術で製造され
ている。たえず増大する密度及びそれに対する要
求をを充たすには、２つの一般的方法が利用でき
る。光以外によるリソグラフイーを使用するか、
あるいは光学的リソグラフイー技術を使用して集
積回路構成の密度を増加させる新しい製造技術の
刷新である。
前者の方法には多くの努力が注がれている。例
えば、“Computer”誌第９巻第２号、1976年２
月刊、p31〜37の“High SpeedMOS FET
Circuits Using Advanced Lithography”を参
照のこと。これは、Ｘ線及び電子線リソグラフイ
の基本的装置費用及び複雑さについて記載してい
る。
えば、“Computer”誌第９巻第２号、1976年２
月刊、p31〜37の“High SpeedMOS FET
Circuits Using Advanced Lithography”を参
照のこと。これは、Ｘ線及び電子線リソグラフイ
の基本的装置費用及び複雑さについて記載してい
る。
現在の光学技術は、寸法が１マイクロメータ以
上の装置の商業ベースによる生産に適していると
考えられており、基本的に１マイクロメータ以下
の輪郭を実現することが重要であり、それが光学
的リソグラフイーを用いて実現される、高速ダイ
ナミツクRAMの製造のための技術をもたらすこ
とが本発明の目的である。
上の装置の商業ベースによる生産に適していると
考えられており、基本的に１マイクロメータ以下
の輪郭を実現することが重要であり、それが光学
的リソグラフイーを用いて実現される、高速ダイ
ナミツクRAMの製造のための技術をもたらすこ
とが本発明の目的である。
集積回路構成の製造に使用できる工具のリスト
に比較的最近付け加えられたのは、プラズマ乃至
反応イオン・エツチングである。これは、集積回
路装置の製造の際に金属、半導体材料及び誘電体
をエツチするために開発された技術である。この
プロセスは、プラズマ乃至イオン、自由電子、遊
離基などの種々の反応性の高い粒子を含むイオン
化されたガスの使用を伴なうものである。エツチ
ングに使用されるプラズマは、250℃のオーダー
の比較的低い温度で、0.005〜20torrの範囲の低
圧で維持することができる。この点については、
“Solid State Technology”誌、1976年５月号、
p31〜36のBersinの“Asurvey of Plasma
Etching Processes”、Hochbergの米国特許第
3966577号、Bondurの米国特許第4104086号及び
第413944号を参照のこと。反応イオン・エツチン
グに関するより詳しい情報は、本特許出願の譲受
人に譲渡された、1978年11月13日出願の
Harvilchuckの特許出願S.N.960322にみることが
できる。別の半導体装置で反応イオン・エツチン
グを使用した例は、本特許出願の譲受人に譲渡さ
れた、Itoの米国特許第4209340号にみられる。
に比較的最近付け加えられたのは、プラズマ乃至
反応イオン・エツチングである。これは、集積回
路装置の製造の際に金属、半導体材料及び誘電体
をエツチするために開発された技術である。この
プロセスは、プラズマ乃至イオン、自由電子、遊
離基などの種々の反応性の高い粒子を含むイオン
化されたガスの使用を伴なうものである。エツチ
ングに使用されるプラズマは、250℃のオーダー
の比較的低い温度で、0.005〜20torrの範囲の低
圧で維持することができる。この点については、
“Solid State Technology”誌、1976年５月号、
p31〜36のBersinの“Asurvey of Plasma
Etching Processes”、Hochbergの米国特許第
3966577号、Bondurの米国特許第4104086号及び
第413944号を参照のこと。反応イオン・エツチン
グに関するより詳しい情報は、本特許出願の譲受
人に譲渡された、1978年11月13日出願の
Harvilchuckの特許出願S.N.960322にみることが
できる。別の半導体装置で反応イオン・エツチン
グを使用した例は、本特許出願の譲受人に譲渡さ
れた、Itoの米国特許第4209340号にみられる。
従来かかる装置で利用できたものよりも高密度
にすることができる。特に有効なMOS FET構
成が、「電子通信連合大会」（日本語）1978年４月
刊、p2〜20のSaitoらの“Ａ New Short
Chmnnel MOS FET with Lighty Doped
Drain”に記載されている。LDDN MOS FET
は、注入されたNtソース及びドレイン領域を分
離するチヤネルに加えて、ドレイン・ピンチ・オ
フ領域の高電界をN-領域中広げることによつて
チヤネル破壊電圧ないしスナツプバツク電圧を増
加させ、装置のドレイン接合電子衝撃イオン化を
（従つて熱電子の放出を）減らす、拡散N-領域を
含んでいる。これによつて、性能を高めるため電
源電圧を増加させること、所与の電圧でチヤネル
の長さを縮小することのどちらかが可能になる。
本出願人等の知る限りでは、かかる装置を製造す
るための既知の技術は、一般に平面シリコン・ゲ
ート加工技術及びまずゲート・スタツクがパター
ン化され、N+ソース／ドレイン領域が注入され
る、光学的リソグラフイーの使用を含んでいる。
それに続いて、エツチを使用して、ポリシリコン
製ゲートがアンダーカツトされ、アンダーカツト
された領域中にN-領域が注入される。アンダー
カツトの規模を制御することは、N-領域の長さ
に対して小さな許容幅が要求されるため、困難で
ある。従つて、特にN-領域が基本的に長さ１マ
イクロメータ以下の場合に、N-領域の長さに対
する容易に実現可能な制御をもたらすLDD
MOS FETを製造する方法をもたらすことが本
発明の第二の目的である。
にすることができる。特に有効なMOS FET構
成が、「電子通信連合大会」（日本語）1978年４月
刊、p2〜20のSaitoらの“Ａ New Short
Chmnnel MOS FET with Lighty Doped
Drain”に記載されている。LDDN MOS FET
は、注入されたNtソース及びドレイン領域を分
離するチヤネルに加えて、ドレイン・ピンチ・オ
フ領域の高電界をN-領域中広げることによつて
チヤネル破壊電圧ないしスナツプバツク電圧を増
加させ、装置のドレイン接合電子衝撃イオン化を
（従つて熱電子の放出を）減らす、拡散N-領域を
含んでいる。これによつて、性能を高めるため電
源電圧を増加させること、所与の電圧でチヤネル
の長さを縮小することのどちらかが可能になる。
本出願人等の知る限りでは、かかる装置を製造す
るための既知の技術は、一般に平面シリコン・ゲ
ート加工技術及びまずゲート・スタツクがパター
ン化され、N+ソース／ドレイン領域が注入され
る、光学的リソグラフイーの使用を含んでいる。
それに続いて、エツチを使用して、ポリシリコン
製ゲートがアンダーカツトされ、アンダーカツト
された領域中にN-領域が注入される。アンダー
カツトの規模を制御することは、N-領域の長さ
に対して小さな許容幅が要求されるため、困難で
ある。従つて、特にN-領域が基本的に長さ１マ
イクロメータ以下の場合に、N-領域の長さに対
する容易に実現可能な制御をもたらすLDD
MOS FETを製造する方法をもたらすことが本
発明の第二の目的である。
発明の概略
本発明によれば、先行技術における上記の及び
その他の困難が除去され、高速電界効果形トラン
ジスタ・ダイナミツクRAMを製造するためのプ
ロセスの制御可能性及び反復可能性が増大する。
本発明の一態様によれば、軽度にドープされたド
レインを持つ高速電界効果形トランジスタ・ダイ
ナミツクRAMは、以下の工程によつて形成され
る。
その他の困難が除去され、高速電界効果形トラン
ジスタ・ダイナミツクRAMを製造するためのプ
ロセスの制御可能性及び反復可能性が増大する。
本発明の一態様によれば、軽度にドープされたド
レインを持つ高速電界効果形トランジスタ・ダイ
ナミツクRAMは、以下の工程によつて形成され
る。
単結晶性シリコン・ボデイーにボデイーの表面
の上方に伸びる、間隔を置いて配置された絶縁体
領域を設ける。
の上方に伸びる、間隔を置いて配置された絶縁体
領域を設ける。
隣接する絶縁体領域間に基本的に垂直な表面を
もつポリシリコン・ゲート電極を形成する。
もつポリシリコン・ゲート電極を形成する。
隣接するゲート電極と絶縁体領域の間にN+型
不純物をイオン注入する。改良されたプロセスは
先に記したイオン注入が先立つて、以下の工程を
加えることによつて軽度にドープされたドレイン
領域をもたらす。
不純物をイオン注入する。改良されたプロセスは
先に記したイオン注入が先立つて、以下の工程を
加えることによつて軽度にドープされたドレイン
領域をもたらす。
まず、N-型不純物をイオン注入して、ゲート
電極の垂直表面と該絶縁体表面の間にＮ型不純物
領域を形成する。
電極の垂直表面と該絶縁体表面の間にＮ型不純物
領域を形成する。
その後、絶縁体層を形成し、（これは続いて反
応イオン・エツチングにより一部除去され。）そ
の結果、該絶縁体層を該単結晶性シリコン・ボデ
イーの水平表面の頂上に形成することによつてほ
ぼ水平な表面に隣接してほぼ垂直な表面が形成さ
れる。
応イオン・エツチングにより一部除去され。）そ
の結果、該絶縁体層を該単結晶性シリコン・ボデ
イーの水平表面の頂上に形成することによつてほ
ぼ水平な表面に隣接してほぼ垂直な表面が形成さ
れる。
その後、最後に形成された絶縁物層を反応イオ
ン・エツチして、ほぼ水平に配置された絶縁体層
の全てを除去し、ほぼ垂直な該表面に隣接する狭
い寸法の絶縁体領域または側壁スペーサを残し
て、下側にあるN-型不純物をその後の該N+型か
ら保護する。
ン・エツチして、ほぼ水平に配置された絶縁体層
の全てを除去し、ほぼ垂直な該表面に隣接する狭
い寸法の絶縁体領域または側壁スペーサを残し
て、下側にあるN-型不純物をその後の該N+型か
ら保護する。
本発明のこの態様の重要な利点は、高容量記憶
ノードを備え自己整列していわゆるHiC（高容量）
記憶セルの製造が容易になることである。これ
は、Ｐ型不純物例えばホウ素を選択されたゲート
電極とそれに隣接する絶縁体領域の間に注入し、
続いて、コンデンサ・プレートの形成及びN+注
入の前に反応イオンエツチすることによつて実用
化される。
ノードを備え自己整列していわゆるHiC（高容量）
記憶セルの製造が容易になることである。これ
は、Ｐ型不純物例えばホウ素を選択されたゲート
電極とそれに隣接する絶縁体領域の間に注入し、
続いて、コンデンサ・プレートの形成及びN+注
入の前に反応イオンエツチすることによつて実用
化される。
装置の軽度にドープされたドレイン（LDD）
領域によつて、ドレインのピンチ・オフ領域の所
の高い誘電電界が広がつて、装置のチヤネル破壊
電圧ないしスナツプバツク電圧の増加及び熱電子
放出の減少をもたらすことができる。従つて、電
源電圧の増加又は所与の電圧でのチヤネル長さの
減少のどちらかが、性能を向上させる。
領域によつて、ドレインのピンチ・オフ領域の所
の高い誘電電界が広がつて、装置のチヤネル破壊
電圧ないしスナツプバツク電圧の増加及び熱電子
放出の減少をもたらすことができる。従つて、電
源電圧の増加又は所与の電圧でのチヤネル長さの
減少のどちらかが、性能を向上させる。
自己整例イオン注入によつて形成され、軽度に
ドープされたドレイン領域によつて保護されてい
るHiC電荷記憶ノード（ないしコンデンサ）は、
高いパンチスルー電圧を受け高い電荷記憶能力を
もつ。従つて、これはα粒子問題をより受けにく
い。
ドープされたドレイン領域によつて保護されてい
るHiC電荷記憶ノード（ないしコンデンサ）は、
高いパンチスルー電圧を受け高い電荷記憶能力を
もつ。従つて、これはα粒子問題をより受けにく
い。
酸化物側壁スペーサは、LDD領域を画定する
他に、装置のポリシリコン・ゲートを保護するよ
うにも機能し、通常の場合ソース／ドレイン酸化
中にポリシリコン・ゲートの２つの側面に沿つて
形成される、逆転「鳥嘴」の形成を防止する。
他に、装置のポリシリコン・ゲートを保護するよ
うにも機能し、通常の場合ソース／ドレイン酸化
中にポリシリコン・ゲートの２つの側面に沿つて
形成される、逆転「鳥嘴」の形成を防止する。
本発明の第一の実施例では、最初に単結晶性シ
リコン・ボデイー上に設けられた上記の絶縁体領
域を、陥没した酸化物絶縁体とすることができ、
又本発明の第二の実施例では、該絶縁体領域を単
結晶性シリコン・ボデイーの表面上方に敷設する
ことができる。
リコン・ボデイー上に設けられた上記の絶縁体領
域を、陥没した酸化物絶縁体とすることができ、
又本発明の第二の実施例では、該絶縁体領域を単
結晶性シリコン・ボデイーの表面上方に敷設する
ことができる。
第一の絶縁体層が陥没していない本発明の各実
施例に関して、本発明を用いると、電界酸化物中
のいわゆる鳥嘴を減少しない除去させることがで
き、装置のソース／ドレインに対する無境界接触
を形成する可能性ができる。この２つの特性によ
つて、装置の実装密度が改善される。本発明のこ
の形では、電界絶縁体は、SiO2−Al2O3−SiO2
（OAO）の絶縁体を含んでいる。本発明のこの態
様によれば、単結晶性シリコン・ボデイーに、ま
ず浅いブランケツトＰ型イオン注入を施し、続い
て薄い酸化物層を成長させ、次にAl2O3層を付着
させ、最後にもう一つの相対物に厚い酸化物層を
化学蒸着させる。通常のレジスト・マスクを使用
して、ほぼ垂直な側壁をもつ装置窓が異方性反応
イオン・エツチングによつて得られる。このプロ
セス中では、ある酸化アルミニウム層が二酸化ケ
イ素のエツチ・ストツパーとして働らく。反応イ
オン・エツチングに続いて酸化アルミニウム及び
下側の二酸化ケイ素をデイツプ・エツチし、ウエ
ハを清掃してゲート酸化物を成長させる。次にポ
リシリコン・ゲートを形成する。この時点で、絶
縁体領域とそれに隣接するゲート電極の間にN-
不純物領域を注入する。続いて、絶縁体層（これ
は後で反応イオン・エツチされる）を敷設し、反
応イオン・エツチして狭い寸法のほぼ垂直な絶縁
体領域ないし側壁スペーサを残し、先に注入した
N-不純物領域の部分を保護するようにする。こ
の時点でHiCコンデンサ・プレート用にホウ素不
純物を注入し、次にソース／ドレイン領域及びコ
ンデンサ用にN+型不純物の注入を行なう。この
時点で第二のポリシリコン（プレート形成）領域
の付着及び輪郭画定を行なう。プレート自己不働
態化酸化物を成長させ、それに続いてエツチング
（湿式エツチング又は反応イオン・エツチング）
によつて、ソース／ドレイン領域に対する自己形
成無境界接触を得ることができる。ソース／ドレ
イン接触孔が使用可能となると、それらを金属化
することができ、続いて接触孔をポリシリコン領
域へとエツチし、それを金属化する。陥没酸化物
絶縁体によつて実現される利点に加えて、電界
OAO絶縁の使用により、隣接する装置間の電気
的絶縁は更に向上する。
施例に関して、本発明を用いると、電界酸化物中
のいわゆる鳥嘴を減少しない除去させることがで
き、装置のソース／ドレインに対する無境界接触
を形成する可能性ができる。この２つの特性によ
つて、装置の実装密度が改善される。本発明のこ
の形では、電界絶縁体は、SiO2−Al2O3−SiO2
（OAO）の絶縁体を含んでいる。本発明のこの態
様によれば、単結晶性シリコン・ボデイーに、ま
ず浅いブランケツトＰ型イオン注入を施し、続い
て薄い酸化物層を成長させ、次にAl2O3層を付着
させ、最後にもう一つの相対物に厚い酸化物層を
化学蒸着させる。通常のレジスト・マスクを使用
して、ほぼ垂直な側壁をもつ装置窓が異方性反応
イオン・エツチングによつて得られる。このプロ
セス中では、ある酸化アルミニウム層が二酸化ケ
イ素のエツチ・ストツパーとして働らく。反応イ
オン・エツチングに続いて酸化アルミニウム及び
下側の二酸化ケイ素をデイツプ・エツチし、ウエ
ハを清掃してゲート酸化物を成長させる。次にポ
リシリコン・ゲートを形成する。この時点で、絶
縁体領域とそれに隣接するゲート電極の間にN-
不純物領域を注入する。続いて、絶縁体層（これ
は後で反応イオン・エツチされる）を敷設し、反
応イオン・エツチして狭い寸法のほぼ垂直な絶縁
体領域ないし側壁スペーサを残し、先に注入した
N-不純物領域の部分を保護するようにする。こ
の時点でHiCコンデンサ・プレート用にホウ素不
純物を注入し、次にソース／ドレイン領域及びコ
ンデンサ用にN+型不純物の注入を行なう。この
時点で第二のポリシリコン（プレート形成）領域
の付着及び輪郭画定を行なう。プレート自己不働
態化酸化物を成長させ、それに続いてエツチング
（湿式エツチング又は反応イオン・エツチング）
によつて、ソース／ドレイン領域に対する自己形
成無境界接触を得ることができる。ソース／ドレ
イン接触孔が使用可能となると、それらを金属化
することができ、続いて接触孔をポリシリコン領
域へとエツチし、それを金属化する。陥没酸化物
絶縁体によつて実現される利点に加えて、電界
OAO絶縁の使用により、隣接する装置間の電気
的絶縁は更に向上する。
別のやり方として、OAO電界絶縁体を、熱的
に成長させたあるいは化学蒸着させた二酸化ケイ
素で置換えることができる。OAO電界絶縁の使
用は、秀れて反復性を与えるエツチ・ストツパー
を固有的にもたらすため、より有利である。
に成長させたあるいは化学蒸着させた二酸化ケイ
素で置換えることができる。OAO電界絶縁の使
用は、秀れて反復性を与えるエツチ・ストツパー
を固有的にもたらすため、より有利である。
更に、どちらの実施例でも、絶縁体層として化
学蒸着した二酸化ケイ素の代りにポリシリコンを
付着させることができ、これは反応イオン・エツ
チすると狭い寸法のほぼ垂直な直立絶縁体ないし
側壁スペーサを残す。ポリシリコンを使用する場
合、HiCイオン注入及びソース／ドレインN+イ
オン注入の前に、ポリシリコン・スペーサを二酸
化ケイ素に変換するために、低温（例えば80℃）
水蒸気酸化を実施する。技術の専門家には既知の
如く、二酸化ケイ素よりもポリシリコンを使用す
ることの利点は、反応イオン・エツチングの終点
が容易に検出できることである。
学蒸着した二酸化ケイ素の代りにポリシリコンを
付着させることができ、これは反応イオン・エツ
チすると狭い寸法のほぼ垂直な直立絶縁体ないし
側壁スペーサを残す。ポリシリコンを使用する場
合、HiCイオン注入及びソース／ドレインN+イ
オン注入の前に、ポリシリコン・スペーサを二酸
化ケイ素に変換するために、低温（例えば80℃）
水蒸気酸化を実施する。技術の専門家には既知の
如く、二酸化ケイ素よりもポリシリコンを使用す
ることの利点は、反応イオン・エツチングの終点
が容易に検出できることである。
次に、本明細書の以下の部分では、添付の図面
に則して行なえば技術の専門家が同じことを実行
できるように、本発明を説明する。図面で同様の
参照番号は、同じ装置を指すものとする。
に則して行なえば技術の専門家が同じことを実行
できるように、本発明を説明する。図面で同様の
参照番号は、同じ装置を指すものとする。
発明の記述
第１図は、本発明に基づいて形成することがで
き、典型的な場合単一基板上に何度も繰返され
る、高速電界効果形トランジスタ・ダイナミツク
RAM集積回路構造の断面図である。第１図の左
側は、RAMの周辺回路のLDD FET、右側は
RAMのワン・デバイス・メモリー・セルを示し
たものである。例示の目的で、第１図及び本明細
書の残りの部分は、Ｎ−チヤネルMOS FET
RAMに関するものとする。しかしながら、本発
明は、Ｎ−チヤネル装置に限られるものではな
く、Ｐ−チヤネル装置にも適用できることは当然
である。Ｐ−チヤネル装置の場合、技術の専門家
には了解されるように、ドーパンドの型及び電極
の極性が逆になる。第１図に示すように、Ｐ型半
導体基板、例えば単結晶性シリコンは、単結晶性
シリコンの上側で絶縁体層によつて支持されて
いるゲート電極Ｇ１及びＧ２を備えている。絶縁
体層中の孔によつて、金属化接点ＭがゲートＧ
１及ぼＧ２に対して電気接触することができる。
コンデンサ・プレート３０も絶縁体層中で支持
され、金属化接点Ｍがやはりプレートと電気接触
している。プレートの下には、いわゆるHiC電荷
貯蔵コンデンサを形成する、重なり合うＰ及び
N+イオン注入領域が（半導体ボデイーが第１図
に示すように水平に配向されている場合には）垂
直に配置されている。さらに、ゲートＧ１及びＧ
２に隣接して、イオン入注入されたN+不純物ソ
ース領域及びドレイン領域が配置されている。ソ
ース／ドレイン領域は、各々ソース／ドレイン領
域をチヤネル、すなわち第１図でＣと記されてい
る当該ソース・ドレイン領域の間に横方向に横た
わる基板部分から分離するイオン注入N-型不純
物から形成された、軽度にドープされたドレイン
領域を備えている。本発明は、第１図に示すよう
な高速電界効果形トランジスタ・ダイナミツク
RAM集積回路をもたらすように用意されてお
り、チヤネルの長さは0.5マイクロメータと小さ
くでき、ゲートの下の絶縁フイルムは25〜100ナ
ノメータ、（N-−−N+インターフエースからN-
チヤネル・インターフエースへと伸びる）軽度に
ドープされたドレイン領域の長さが0.25〜0.7マ
イクロメータのオーダーである。軽度にドープさ
れたドレインによつて、チヤネルの長さが短い
（例えば1.2マイクロメータ）場合でも8.5ボルト
での作動が可能となつている。
き、典型的な場合単一基板上に何度も繰返され
る、高速電界効果形トランジスタ・ダイナミツク
RAM集積回路構造の断面図である。第１図の左
側は、RAMの周辺回路のLDD FET、右側は
RAMのワン・デバイス・メモリー・セルを示し
たものである。例示の目的で、第１図及び本明細
書の残りの部分は、Ｎ−チヤネルMOS FET
RAMに関するものとする。しかしながら、本発
明は、Ｎ−チヤネル装置に限られるものではな
く、Ｐ−チヤネル装置にも適用できることは当然
である。Ｐ−チヤネル装置の場合、技術の専門家
には了解されるように、ドーパンドの型及び電極
の極性が逆になる。第１図に示すように、Ｐ型半
導体基板、例えば単結晶性シリコンは、単結晶性
シリコンの上側で絶縁体層によつて支持されて
いるゲート電極Ｇ１及びＧ２を備えている。絶縁
体層中の孔によつて、金属化接点ＭがゲートＧ
１及ぼＧ２に対して電気接触することができる。
コンデンサ・プレート３０も絶縁体層中で支持
され、金属化接点Ｍがやはりプレートと電気接触
している。プレートの下には、いわゆるHiC電荷
貯蔵コンデンサを形成する、重なり合うＰ及び
N+イオン注入領域が（半導体ボデイーが第１図
に示すように水平に配向されている場合には）垂
直に配置されている。さらに、ゲートＧ１及びＧ
２に隣接して、イオン入注入されたN+不純物ソ
ース領域及びドレイン領域が配置されている。ソ
ース／ドレイン領域は、各々ソース／ドレイン領
域をチヤネル、すなわち第１図でＣと記されてい
る当該ソース・ドレイン領域の間に横方向に横た
わる基板部分から分離するイオン注入N-型不純
物から形成された、軽度にドープされたドレイン
領域を備えている。本発明は、第１図に示すよう
な高速電界効果形トランジスタ・ダイナミツク
RAM集積回路をもたらすように用意されてお
り、チヤネルの長さは0.5マイクロメータと小さ
くでき、ゲートの下の絶縁フイルムは25〜100ナ
ノメータ、（N-−−N+インターフエースからN-
チヤネル・インターフエースへと伸びる）軽度に
ドープされたドレイン領域の長さが0.25〜0.7マ
イクロメータのオーダーである。軽度にドープさ
れたドレインによつて、チヤネルの長さが短い
（例えば1.2マイクロメータ）場合でも8.5ボルト
での作動が可能となつている。
本発明によれば、第１図に示した装置の製造
は、例えば第２Ａ図に示すようなフイールド酸化
物１１及びゲート酸化物１２は、二酸化ケイ素、
窒化ケイ素、酸化アルミニウムなど様々な材料ま
たはその組合せからなるものとすることができ、
ゲート二酸化ケイ素１２は、通常の種々の方法で
形成することができる。第２Ａ図では、フイール
ド酸化物を陥没即ちリセスド酸化物絶縁体１１を
含むものとして示してあるが、後で考察するよう
に、陥没絶縁体の使用は、本発明にとつて本質的
なものではない。
は、例えば第２Ａ図に示すようなフイールド酸化
物１１及びゲート酸化物１２は、二酸化ケイ素、
窒化ケイ素、酸化アルミニウムなど様々な材料ま
たはその組合せからなるものとすることができ、
ゲート二酸化ケイ素１２は、通常の種々の方法で
形成することができる。第２Ａ図では、フイール
ド酸化物を陥没即ちリセスド酸化物絶縁体１１を
含むものとして示してあるが、後で考察するよう
に、陥没絶縁体の使用は、本発明にとつて本質的
なものではない。
本発明によれば、ゲート電極（例えばポリシリ
コン）を、選択された位置、すなわち隣り合つた
酸化物絶縁体１１の間に付着させるが、これらの
ポリシリコン・ゲート電極１３は、例えば指向性
反応イオン・エツチングによつて、垂直又はほぼ
垂直な側壁をもつように形成され、得られる生成
物は、第２Ｂ図に示すような外見となる。
コン）を、選択された位置、すなわち隣り合つた
酸化物絶縁体１１の間に付着させるが、これらの
ポリシリコン・ゲート電極１３は、例えば指向性
反応イオン・エツチングによつて、垂直又はほぼ
垂直な側壁をもつように形成され、得られる生成
物は、第２Ｂ図に示すような外見となる。
次に、この構造はAsを用いて絶縁体１１とゲ
ート１３の間に領域にN-不純物型イオン注入を
施すが、このイオン注入領域は後で述べるように
軽度にドープされたドレインを形成する。イオン
注入に続いて、焼なましを行なつて、注入された
イオンを打込み、同時に低温（例えば800℃）水
蒸気酸化によつて二酸化ケイ素層１４をポリシリ
コン・ゲート電極のまわりに形成する。この時点
で、生成物は、第２Ｃ図に示した形をとるが、図
ではイオン注入された領域はN-として記してあ
る。
ート１３の間に領域にN-不純物型イオン注入を
施すが、このイオン注入領域は後で述べるように
軽度にドープされたドレインを形成する。イオン
注入に続いて、焼なましを行なつて、注入された
イオンを打込み、同時に低温（例えば800℃）水
蒸気酸化によつて二酸化ケイ素層１４をポリシリ
コン・ゲート電極のまわりに形成する。この時点
で、生成物は、第２Ｃ図に示した形をとるが、図
ではイオン注入された領域はN-として記してあ
る。
低圧技術を用いて化学蒸着（CVD）された二
酸化ケイ素を付着させるが、その結果実際上シリ
コン・ボデイー及びゲート電極のほぼ水平な表面
ならびにほぼ垂直な表面上に第二の絶縁体層１６
がもたらされる。
酸化ケイ素を付着させるが、その結果実際上シリ
コン・ボデイー及びゲート電極のほぼ水平な表面
ならびにほぼ垂直な表面上に第二の絶縁体層１６
がもたらされる。
この時点で、第二の絶縁体層１６に指向性反応
イオン・エツチングを行ない、ほぼ水平な表面か
ら第二の絶縁体層を基本的に除去する。反応イオ
ン・エツチングによつて、垂直に配向した第二の
絶縁体層の一部も除去されるが、その指向性のた
めにこのプロセスの結果、ゲート電極のほぼ垂直
な表面に隣接して、狭い寸法の第二の絶縁体領域
ないし側壁スペーサ２０が残る。これらの領域の
横方向の寸法すなわち矢印Ｄの方向の寸法は、こ
の長さが軽度にドープされたドレイン領域（第１
図でN-と記す）の長さを決定するため、重要で
ある。反応イオン・エツチングは、水平に付着さ
れた化学蒸着による二酸化ケイ素１６のほぼ全部
が除去されるまで進行するが、反応イオン・エツ
チングのステツプに続いて、緩衝HFに浸してソ
ース／ドレイン領域すなわち第２Ｅ図に示すよう
に、N-領域の上側の残りの二酸化ケイ素を除去
することができる。この緩衝HFへの浸漬によ
り、反応イオン・エツチングの異方性のために、
狭い寸法の第二の絶縁体領域２０の一部も除去さ
れるが、狭い寸法の垂直に配向した第二の絶縁体
領域２０は、浸漬後も充分な横方向の寸法を保ち
ながら、ソース／ドレイン領域の上側の二酸化ケ
イ素はほとんど全て除去することができる。この
後通常の技術を使用して、ウエハ全体を清掃し、
次に第２Ｅ図の領域２５上にコンデンサ・プレー
ト酸化物を成長させる。
イオン・エツチングを行ない、ほぼ水平な表面か
ら第二の絶縁体層を基本的に除去する。反応イオ
ン・エツチングによつて、垂直に配向した第二の
絶縁体層の一部も除去されるが、その指向性のた
めにこのプロセスの結果、ゲート電極のほぼ垂直
な表面に隣接して、狭い寸法の第二の絶縁体領域
ないし側壁スペーサ２０が残る。これらの領域の
横方向の寸法すなわち矢印Ｄの方向の寸法は、こ
の長さが軽度にドープされたドレイン領域（第１
図でN-と記す）の長さを決定するため、重要で
ある。反応イオン・エツチングは、水平に付着さ
れた化学蒸着による二酸化ケイ素１６のほぼ全部
が除去されるまで進行するが、反応イオン・エツ
チングのステツプに続いて、緩衝HFに浸してソ
ース／ドレイン領域すなわち第２Ｅ図に示すよう
に、N-領域の上側の残りの二酸化ケイ素を除去
することができる。この緩衝HFへの浸漬によ
り、反応イオン・エツチングの異方性のために、
狭い寸法の第二の絶縁体領域２０の一部も除去さ
れるが、狭い寸法の垂直に配向した第二の絶縁体
領域２０は、浸漬後も充分な横方向の寸法を保ち
ながら、ソース／ドレイン領域の上側の二酸化ケ
イ素はほとんど全て除去することができる。この
後通常の技術を使用して、ウエハ全体を清掃し、
次に第２Ｅ図の領域２５上にコンデンサ・プレー
ト酸化物を成長させる。
コンデンサ・プレート酸化物が形成されると、
コンデンサ・プレート領域を絶縁するために用い
るブロツキング・レジスタ・マスクを塗布し、こ
のマスクによつてＰ型不純物を注入する。次に、
ブロツキング・レジスタ・マスクを除去してN+
型不純物、例えばAsをイオン注入して、続いて
焼なます。ゲート電極のほぼ垂直な表面に隣接し
て、狭い寸法の第二の絶縁体領域ないし側壁スペ
ーサが存在するため、N+イオン注入は、先にN-
注入を受けた領域の一部にのみ実施され従つてイ
オン注入の後に焼なましステツプが終つたとき、
装置は第２Ｆ図に示した形となる。この時点で、
ソース及びドレイン領域が注入されており、これ
らの領域が軽度にドープされたドレイン領域
（N-）によつて、チヤネルＣから分離されている
ことが明らかである。
コンデンサ・プレート領域を絶縁するために用い
るブロツキング・レジスタ・マスクを塗布し、こ
のマスクによつてＰ型不純物を注入する。次に、
ブロツキング・レジスタ・マスクを除去してN+
型不純物、例えばAsをイオン注入して、続いて
焼なます。ゲート電極のほぼ垂直な表面に隣接し
て、狭い寸法の第二の絶縁体領域ないし側壁スペ
ーサが存在するため、N+イオン注入は、先にN-
注入を受けた領域の一部にのみ実施され従つてイ
オン注入の後に焼なましステツプが終つたとき、
装置は第２Ｆ図に示した形となる。この時点で、
ソース及びドレイン領域が注入されており、これ
らの領域が軽度にドープされたドレイン領域
（N-）によつて、チヤネルＣから分離されている
ことが明らかである。
次に、通常の形、すなわちコンデンサ・プレー
ト３０を形成するための第二のポリシリコン領域
の付着及び輪郭画定、ソース／ドレインへのドー
パント打込み、及び装置の不働態化のための二酸
化ケイ素の再酸化及び付着によつて、装置を完成
することができる。これらのステツプの後、装置
は第２Ｇ図に示した形となる。
ト３０を形成するための第二のポリシリコン領域
の付着及び輪郭画定、ソース／ドレインへのドー
パント打込み、及び装置の不働態化のための二酸
化ケイ素の再酸化及び付着によつて、装置を完成
することができる。これらのステツプの後、装置
は第２Ｇ図に示した形となる。
この後、接点孔をエツチして金属化を施し、第
２Ｇ図の装置が第１図に示した形をとるようにす
ればよい。
２Ｇ図の装置が第１図に示した形をとるようにす
ればよい。
先に述べたように、今説明した方法の第一の変
形では、今説明した実施例ではSVD−SiO2であ
つたRIE層１６（第２Ｄ図）がその代りにポリシ
リコン層１６′を含むようにすることができる。
本発明のこの実施例では、以後の各ステツプは、
ホウ素イオン注入（第２Ｆ図）の前に低温水蒸気
酸化（例えば800℃）を施してポリシリコンRIE
層１６′を酸化ケイ素に変換する点を除けば、上
に説明した場合と同じである。本発明のこの実施
例を使用することの一つの利点は、RIE層の反応
イオン・エツチングの終点が容易に検出できるこ
と、すなわちポリシリコン層１６′が二酸化ケイ
素層１２の頂上に付着されることである。
形では、今説明した実施例ではSVD−SiO2であ
つたRIE層１６（第２Ｄ図）がその代りにポリシ
リコン層１６′を含むようにすることができる。
本発明のこの実施例では、以後の各ステツプは、
ホウ素イオン注入（第２Ｆ図）の前に低温水蒸気
酸化（例えば800℃）を施してポリシリコンRIE
層１６′を酸化ケイ素に変換する点を除けば、上
に説明した場合と同じである。本発明のこの実施
例を使用することの一つの利点は、RIE層の反応
イオン・エツチングの終点が容易に検出できるこ
と、すなわちポリシリコン層１６′が二酸化ケイ
素層１２の頂上に付着されることである。
本発明のもう一つの実施例では、フイールド酸
化物１１は陥没酸化物ではない。
化物１１は陥没酸化物ではない。
第３Ａ図で示すように、適当なシリコン基板１
０（これはＰ型不純物をドーピングしたものとす
ることができる）に、まず浅いブランケツト・ホ
ウ素イオン注入（１０′に示す）を施こし、その
後薄い二酸化ケイ素層３０を成長させて、その上
に薄い酸化アルミニウム層を付着させ、それ自体
をCVD二酸化ケイ素によつて被覆し、いわゆる
OAO絶縁体を形成する。
０（これはＰ型不純物をドーピングしたものとす
ることができる）に、まず浅いブランケツト・ホ
ウ素イオン注入（１０′に示す）を施こし、その
後薄い二酸化ケイ素層３０を成長させて、その上
に薄い酸化アルミニウム層を付着させ、それ自体
をCVD二酸化ケイ素によつて被覆し、いわゆる
OAO絶縁体を形成する。
レジスト・マスク及び通常の光学的リソグラフ
イー技術を使用して、二酸化シリコンの一番上の
層に窓をあける。できれば、これには反応イオ
ン・エツチングを使用して、絶縁体３２の側壁が
垂直ないしほぼ垂直になるようにするのがよく、
酸化アルミニウムが二酸化ケイ素のエツチ用のエ
ツチ・ストツプとして働く。第３Ｂ図は、このス
テツプ終了時の典型的な窓を示したものである。
イー技術を使用して、二酸化シリコンの一番上の
層に窓をあける。できれば、これには反応イオ
ン・エツチングを使用して、絶縁体３２の側壁が
垂直ないしほぼ垂直になるようにするのがよく、
酸化アルミニウムが二酸化ケイ素のエツチ用のエ
ツチ・ストツプとして働く。第３Ｂ図は、このス
テツプ終了時の典型的な窓を示したものである。
続いて、酸化アルミニウム層３１及びその下側
の二酸化ケイ素層３０を窓からエツチ・オフし、
ウエハを清掃してゲート酸化物層３３を成長させ
る。このステツプで得られる典型的な窓を第３Ｃ
図に示す。
の二酸化ケイ素層３０を窓からエツチ・オフし、
ウエハを清掃してゲート酸化物層３３を成長させ
る。このステツプで得られる典型的な窓を第３Ｃ
図に示す。
次にやはりできれば反応イオン・エツチングを
使用して、基本的に垂直な側壁３５を持つポリシ
リコン・ゲートを設ける。このとき、ポリシリコ
ン・ゲートは先に開けた窓を充填し、それ自体と
隣接の絶縁体３２の間に窓を形成している。ここ
で、やはりできればAsを使用して、これらの新
しく形成された窓に、N-不純物のイオン注入を
施こす。ゲート・ポリシリコンの側壁酸化物を焼
なまして望みの厚さに（例えば低温水蒸気酸化に
よつて）成長させた後、得られる構造を第３Ｄ図
に示す。
使用して、基本的に垂直な側壁３５を持つポリシ
リコン・ゲートを設ける。このとき、ポリシリコ
ン・ゲートは先に開けた窓を充填し、それ自体と
隣接の絶縁体３２の間に窓を形成している。ここ
で、やはりできればAsを使用して、これらの新
しく形成された窓に、N-不純物のイオン注入を
施こす。ゲート・ポリシリコンの側壁酸化物を焼
なまして望みの厚さに（例えば低温水蒸気酸化に
よつて）成長させた後、得られる構造を第３Ｄ図
に示す。
ここでCVD SiO2層３４を敷設する。得られる
生成物を第３Ｅ図に示す。次にこの生成物を本発
明の前述の各実施例と同様に反応イオン・エツチ
して、第３Ｆ図に示すように、ゲート電極のほぼ
垂直な表面ならびに絶縁体に隣接する、狭い寸法
の絶縁体領域ないし側壁スペーサ３４′を残す。
このとき、N+不純物のイオン注入を実施して、
装置のソース及びドレインを形成する。この生成
物は、第３Ｆ図に示す形となる。ここでプレート
酸化物を成長させて、ポリシリコン・プレートを
形成する。第一の実施例と同様に、ポリシリコ
ン・プレートを形成する前に、電荷記憶コンデン
サ領域にＰ型不純物を注入して、HiCコンデンサ
を形成することもできる。
生成物を第３Ｅ図に示す。次にこの生成物を本発
明の前述の各実施例と同様に反応イオン・エツチ
して、第３Ｆ図に示すように、ゲート電極のほぼ
垂直な表面ならびに絶縁体に隣接する、狭い寸法
の絶縁体領域ないし側壁スペーサ３４′を残す。
このとき、N+不純物のイオン注入を実施して、
装置のソース及びドレインを形成する。この生成
物は、第３Ｆ図に示す形となる。ここでプレート
酸化物を成長させて、ポリシリコン・プレートを
形成する。第一の実施例と同様に、ポリシリコ
ン・プレートを形成する前に、電荷記憶コンデン
サ領域にＰ型不純物を注入して、HiCコンデンサ
を形成することもできる。
コンデンサ・プレートの形成は、第２Ｆ図及び
第２Ｇ図に示した形をとり、第３Ａ図ないし第３
Ｆ図は、典型的なソース及びドレイン領域を図示
したものなので、第３図には繰返して示していな
い。この時点で、湿式エツチングまたは反応イオ
ン・エツチングを使用して、全てのあるいは選択
されたソース及びドレイン領域をエツチし、これ
らの領域の上側にある酸化物３５を除去する。こ
こで、側壁スペーサが保護しているおかげで、こ
のステツプにはマスキングは必要でないことを指
摘しておくが、こうして得られる生成物を第３Ｇ
図に示す。こうしてソース及びドレイン領域上に
形成された開口は自己形成性で無境界性であり、
ソース及びドレイン接点を設けるための金属化体
付着用の孔をもたらす。
第２Ｇ図に示した形をとり、第３Ａ図ないし第３
Ｆ図は、典型的なソース及びドレイン領域を図示
したものなので、第３図には繰返して示していな
い。この時点で、湿式エツチングまたは反応イオ
ン・エツチングを使用して、全てのあるいは選択
されたソース及びドレイン領域をエツチし、これ
らの領域の上側にある酸化物３５を除去する。こ
こで、側壁スペーサが保護しているおかげで、こ
のステツプにはマスキングは必要でないことを指
摘しておくが、こうして得られる生成物を第３Ｇ
図に示す。こうしてソース及びドレイン領域上に
形成された開口は自己形成性で無境界性であり、
ソース及びドレイン接点を設けるための金属化体
付着用の孔をもたらす。
金属化及び不働態化を含めて、第３Ｇ図に示し
たステージから装置を完成するのは、通常の形を
とるので、これ以上は説明しない。
たステージから装置を完成するのは、通常の形を
とるので、これ以上は説明しない。
技術の専門家なら気付いているように、第３Ａ
図ないし第３Ｇ図に図示したOAOスペーサを使
用するのではなく、SiO2及びポリシリコンを側
壁スペーサとし、第２Ａ図ないし第２Ｇ図の場合
と同様に、それを後で低温水蒸気プロセスによつ
てSiO2に変換することができる。
図ないし第３Ｇ図に図示したOAOスペーサを使
用するのではなく、SiO2及びポリシリコンを側
壁スペーサとし、第２Ａ図ないし第２Ｇ図の場合
と同様に、それを後で低温水蒸気プロセスによつ
てSiO2に変換することができる。
第１図は、本発明に基づいて製造されたウエハ
の部分断面図である。第２Ａ図ないし第２Ｇ図
は、本発明の一実施例の各ステツプを図示するた
めに使用した、各形成ステージにおけるウエハの
断面図である。第３Ａ図ないし第３Ｇ図は、本発
明のもう一つの実施例に関する。同様の断面図で
ある。 １０……シリコン基板、１１……酸化物層、１
３……多結晶シリコン・ゲート、１６……酸化物
層。
の部分断面図である。第２Ａ図ないし第２Ｇ図
は、本発明の一実施例の各ステツプを図示するた
めに使用した、各形成ステージにおけるウエハの
断面図である。第３Ａ図ないし第３Ｇ図は、本発
明のもう一つの実施例に関する。同様の断面図で
ある。 １０……シリコン基板、１１……酸化物層、１
３……多結晶シリコン・ゲート、１６……酸化物
層。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極に近接するN-型の低不純物濃度
領域及び該領域に連続するN+型の高不純物濃度
領域を有するＮ型ドレイン領域を有するMOS
FET集積回路構造体の製造方法において、 単結晶シリコン基板に薄いゲート絶縁物層及び
厚い絶縁物層を形成し、 上記基板の表面に対して略垂直な側面を有する
多結晶シリコンのゲート電極を上記ゲート絶縁物
層上に形成し、 上記ゲート電極及び上記厚い絶縁物層をマスク
として上記ゲート絶縁物層を介してN-型不純物
を上記基板にイオン注入してN-型の領域を形成
し、 上記構造体のうち上記ゲート電極の側面の個所
でこれに接して略垂直方向に延び残りの個所で略
水平方向に延び、上記側面に接する部分が上記
N-型の低不純物濃度領域及び上記N+型の高不純
物濃度領域の境界を定める厚さを有するスペーサ
絶縁物層を付着し、 上記スペーサ絶縁物層のうち上記ゲート電極の
側面に接して略垂直方向に延びる部分を残し、且
つ上記略水平方向に延びる部分を除去するように
指向性の反応性イオン・エツチングを行い、 上記ゲート電極及びこれの側面に残された上記
垂直方向に延びる上記スペーサ絶縁物層の部分並
びに上記厚い絶縁物層をマスクとして上記N+型
不純物のイオン注入を行い上記N+型の高不純物
濃度領域を形成することを特徴とする上記MOS
FET集積回路構造体の製造方法。
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