JPS6076144A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6076144A JPS6076144A JP58185291A JP18529183A JPS6076144A JP S6076144 A JPS6076144 A JP S6076144A JP 58185291 A JP58185291 A JP 58185291A JP 18529183 A JP18529183 A JP 18529183A JP S6076144 A JPS6076144 A JP S6076144A
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- Japan
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- polycrystalline silicon
- silicon layer
- substrate
- opening
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものであり、と
くに配線密度の向上できる多結晶シリコンを有する多層
配線構造に関する。
くに配線密度の向上できる多結晶シリコンを有する多層
配線構造に関する。
従来例の構成とその問題点
ＭＯ８集積回路装置において、近年素子の微細化が進み
、パターン寸法はミクロンないしサブミクロン領域に向
っている。素子の微細化には写真食刻法による微細パタ
ーンの形成が重要な課題の一つである。１ミクロン程度
の微細なパターンも実用化段階に近づいている。
、パターン寸法はミクロンないしサブミクロン領域に向
っている。素子の微細化には写真食刻法による微細パタ
ーンの形成が重要な課題の一つである。１ミクロン程度
の微細なパターンも実用化段階に近づいている。
一方、半導体集積回路装置の高密度化に伴い、多層構造
化が進んでいる。多層構造においては各層の重ね合わせ
精度の向上が重要である。しかし、重ね合わせ精度の向
上は露光装置の機械的な精度に依存する点が多く、これ
か集積度向上の大きな妨げとなっている。
化が進んでいる。多層構造においては各層の重ね合わせ
精度の向上が重要である。しかし、重ね合わせ精度の向
上は露光装置の機械的な精度に依存する点が多く、これ
か集積度向上の大きな妨げとなっている。
以下、図面を参照しなから、上述したような従来のシリ
コンゲートＭＯ８半導体集積回路装置の製造方法につい
て説明する。
コンゲートＭＯ８半導体集積回路装置の製造方法につい
て説明する。
一部１図に従来のシリコンゲート集積回路装置路装置の
一部断面構造を示す。１はＰ型シリ゛コン基板、２は選
択酸化法により形成された二酸化珪素膜、３はボロンの
拡散層でなるチャンネルストッパーであり、４はゲート
絶縁膜、５は不純物ドープの多結晶シリコン電極、６は
基板と反対導電型を有する不純物拡散層のソース、ドレ
イン領域であり、７は二酸化珪素膜、８はアルミニウム
合金からなり、二酸化珪素膜７の開孔部９を介して、同
不純物拡散層６と導通している。このソース。
一部断面構造を示す。１はＰ型シリ゛コン基板、２は選
択酸化法により形成された二酸化珪素膜、３はボロンの
拡散層でなるチャンネルストッパーであり、４はゲート
絶縁膜、５は不純物ドープの多結晶シリコン電極、６は
基板と反対導電型を有する不純物拡散層のソース、ドレ
イン領域であり、７は二酸化珪素膜、８はアルミニウム
合金からなり、二酸化珪素膜７の開孔部９を介して、同
不純物拡散層６と導通している。このソース。
ドレイン領域６から、アルミニウム合金８により電極を
取り出すには、開孔部９を形成するために１回写真食刻
工程が必要となり、開孔部９と多結晶シリコン電極６と
は間隔をあける必要がある。
取り出すには、開孔部９を形成するために１回写真食刻
工程が必要となり、開孔部９と多結晶シリコン電極６と
は間隔をあける必要がある。
この間隔はマスク合せての重ね合せ精度、二酸化珪素膜
７のエツチング精度に依存しており、集積度の向上に伴
って、間隔を小さくすることが大きな課題となる。
７のエツチング精度に依存しており、集積度の向上に伴
って、間隔を小さくすることが大きな課題となる。
次に第１図に示したＭＯ８集積回路装置の製造工程順断
面図を第２図に示す。第２図ａにおいて、１はＰ型シリ
コン基板、２，３は選択酸化法により形成された二酸化
珪素膜、ボロン拡散層からなるチャンネルストッパーで
ある。茨゛に第２図すの如く、ゲート酸化膜４、多結晶
シリコン膜５を成長し、写真食刻法によりゲート電極パ
ターンを作る。次に砒素により、耐拡散領域６を形成す
る。
面図を第２図に示す。第２図ａにおいて、１はＰ型シリ
コン基板、２，３は選択酸化法により形成された二酸化
珪素膜、ボロン拡散層からなるチャンネルストッパーで
ある。茨゛に第２図すの如く、ゲート酸化膜４、多結晶
シリコン膜５を成長し、写真食刻法によりゲート電極パ
ターンを作る。次に砒素により、耐拡散領域６を形成す
る。
次に第２図Ｃの如く、二酸化珪素膜７を堆積し、次に第
２図ｄの如く、写真食刻法により開孔部９を設ける。こ
れには、例えば紫外光を用いた縮小投影露光を行った場
合、開孔の大きさＡを１．６ミクロンとすると、開孔部
９と多結晶シリコン電極５の間隔Ｂは、重ね合せ精度を
考慮し、少くとも２ミクロン以上必要である。次に、開
孔部より、Ｎ＋拡散領域６と同じ導電型を有する不純物
を拡散した後、第２図ｅに示す如く、アルミニウム合金
８を蒸着、パターン形成し、Ｎ＋拡散領域６より電極を
取り出す。これにパッシベーション膜１０を堆積して、
第１図の構造となる。
２図ｄの如く、写真食刻法により開孔部９を設ける。こ
れには、例えば紫外光を用いた縮小投影露光を行った場
合、開孔の大きさＡを１．６ミクロンとすると、開孔部
９と多結晶シリコン電極５の間隔Ｂは、重ね合せ精度を
考慮し、少くとも２ミクロン以上必要である。次に、開
孔部より、Ｎ＋拡散領域６と同じ導電型を有する不純物
を拡散した後、第２図ｅに示す如く、アルミニウム合金
８を蒸着、パターン形成し、Ｎ＋拡散領域６より電極を
取り出す。これにパッシベーション膜１０を堆積して、
第１図の構造となる。
以１−のような従来方法では、第２図ｄの如く、縮小投
影露光装置（用いても、重ね合せ精度と余裕度を考慮す
ればＢは２ミクロン程度必要である。
影露光装置（用いても、重ね合せ精度と余裕度を考慮す
ればＢは２ミクロン程度必要である。
すなわち、パターン寸法の方は、１ミクロン近くの窓の
開孔まで縮小可能であるが、重ね合せ精度の向上が追随
しないため、集積度の大幅な向上が達成できない。
開孔まで縮小可能であるが、重ね合せ精度の向上が追随
しないため、集積度の大幅な向上が達成できない。
発明の目的
本発明はかかる従来方法でのＭＯ３集積回路装置の電極
取り出しにおいて、開孔部の形成が、マスクの重ね合せ
積置に依存することなく、自己整合的に行われ、これに
より、パターンずれなしに電極を取り出すことを可能と
し、集積回路装置の集積度の向上を図る半導体装置の製
造方法を提供するものである。
取り出しにおいて、開孔部の形成が、マスクの重ね合せ
積置に依存することなく、自己整合的に行われ、これに
より、パターンずれなしに電極を取り出すことを可能と
し、集積回路装置の集積度の向上を図る半導体装置の製
造方法を提供するものである。
発明の構成
本発明は半導体基板に絶縁膜及び多結晶シリコン層を順
次堆積する工程と、前記多結晶シリコン層を写真食刻法
により所定のゲート電極又は配線層を形成すると同時に
、基板から電極を取り出す部分に多結晶シリコン層を残
置する工程と、基板に不純物を拡散する工程と、前記基
板上に層間絶縁膜を堆積する工程と、基板から電極を取
り出す部分に残置した多結晶シリコン層上の層間絶縁膜
を写真食刻法により除去した後、層間絶縁膜をマスクと
して残置した多結晶シリコン層を選択的に除去する工程
と、この開孔部に不純物を拡散する工程と、導電性を有
する稀綽を形成し、この開孔部にて基板に形成された不
純物拡散領域と接続する工程からなることを特１とする
半導体装置の製造方法である。これにより、ソース、ド
レイン領域との電極接触用開孔部とゲート電極との間隔
はマスク重ね合せ精度に依存しなくなり、このことによ
って、高集積化が容、易になる。
次堆積する工程と、前記多結晶シリコン層を写真食刻法
により所定のゲート電極又は配線層を形成すると同時に
、基板から電極を取り出す部分に多結晶シリコン層を残
置する工程と、基板に不純物を拡散する工程と、前記基
板上に層間絶縁膜を堆積する工程と、基板から電極を取
り出す部分に残置した多結晶シリコン層上の層間絶縁膜
を写真食刻法により除去した後、層間絶縁膜をマスクと
して残置した多結晶シリコン層を選択的に除去する工程
と、この開孔部に不純物を拡散する工程と、導電性を有
する稀綽を形成し、この開孔部にて基板に形成された不
純物拡散領域と接続する工程からなることを特１とする
半導体装置の製造方法である。これにより、ソース、ド
レイン領域との電極接触用開孔部とゲート電極との間隔
はマスク重ね合せ精度に依存しなくなり、このことによ
って、高集積化が容、易になる。
実施例の説明
次に本発明に係る半導体装置の製造方法の一実施例につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
第３図は本発明実施例を説明するだめの工程順断面図で
ある。第３図ａで１はＰ型シリコン基板、２は選択酸化
法により形成された二酸化珪素膜、３はボロン拡散層か
らなるチャンネルストツノ（−である。次に第３図すの
如くゲート酸化膜４を４０ ｎ ｍ 、多結晶シリコン
膜５を４００ ｎ ｍ堆積配線（図中不記載）、及び基
板に形成された拡散領域から電極を取り出す部分１１ｂ
に、多結晶シリコン層６を残置するようにノ々ターン形
成する。
ある。第３図ａで１はＰ型シリコン基板、２は選択酸化
法により形成された二酸化珪素膜、３はボロン拡散層か
らなるチャンネルストツノ（−である。次に第３図すの
如くゲート酸化膜４を４０ ｎ ｍ 、多結晶シリコン
膜５を４００ ｎ ｍ堆積配線（図中不記載）、及び基
板に形成された拡散領域から電極を取り出す部分１１ｂ
に、多結晶シリコン層６を残置するようにノ々ターン形
成する。
このパターン形成において、縮小投影露光方式を用いる
と、線幅Ｃ及び間隔りを、それぞれ１ミクロンにするこ
とが可能である。次に第３図ｄの如く、基板と反対の導
電型を有する不純物拡散領域６を形成し、この上にリン
ケイ酸ガラス層７を堆積する。次に第３図ｅの如く、電
極取り出し用の窓１３を写真食刻法により形成する。フ
ォトレジスト１２を用い、レジストパターンの窓が多結
晶シリコン層６′に重なるようにする。多結晶シリコン
層５′の幅Ｃを１ミクロン、間隔りを１ミクロンとした
構造について、この部分を拡大図第３図 ｅ′で説明す
る。レジスト１２の窓幅を２ミクロンとすることにより
多結晶シリコン層６′に対して重ね合ぜ余裕は左右に名
ｏ、ｓ ミクロンとなり、さらに、多結晶シリコン間の
溝部Ｅには深い荷となるためレジストが残存し埋まる。
と、線幅Ｃ及び間隔りを、それぞれ１ミクロンにするこ
とが可能である。次に第３図ｄの如く、基板と反対の導
電型を有する不純物拡散領域６を形成し、この上にリン
ケイ酸ガラス層７を堆積する。次に第３図ｅの如く、電
極取り出し用の窓１３を写真食刻法により形成する。フ
ォトレジスト１２を用い、レジストパターンの窓が多結
晶シリコン層６′に重なるようにする。多結晶シリコン
層５′の幅Ｃを１ミクロン、間隔りを１ミクロンとした
構造について、この部分を拡大図第３図 ｅ′で説明す
る。レジスト１２の窓幅を２ミクロンとすることにより
多結晶シリコン層６′に対して重ね合ぜ余裕は左右に名
ｏ、ｓ ミクロンとなり、さらに、多結晶シリコン間の
溝部Ｅには深い荷となるためレジストが残存し埋まる。
この状態で残存レジストとともに多結晶シリコン層り′
上のリンケイ酸ガラス層７ｆ：エツチングすると、第３
図ｆのように、ゲート電極用多結晶シリコン層６の側面
のリンケイ酸ガラスを残すことができる。次に第３図ｑ
の如く、リンケイ酸ガラス層７をマスクとして、多結晶
シリコン層６′ヲ選択的にエツチング除去し、続いて絶
縁膜４′ヲエノチングし、電極接続用開化部１４を形成
する。次にホスフィン雰囲気で開孔部１４より不純物拡
散すると同時に、リンケイ酸ガラス層７をフローし、開
孔部１４の周辺を滑らかにする。次に第３図りの如く、
アルミニウム配線８を形成し、ハノシベーション膜１０
を堆積する。
上のリンケイ酸ガラス層７ｆ：エツチングすると、第３
図ｆのように、ゲート電極用多結晶シリコン層６の側面
のリンケイ酸ガラスを残すことができる。次に第３図ｑ
の如く、リンケイ酸ガラス層７をマスクとして、多結晶
シリコン層６′ヲ選択的にエツチング除去し、続いて絶
縁膜４′ヲエノチングし、電極接続用開化部１４を形成
する。次にホスフィン雰囲気で開孔部１４より不純物拡
散すると同時に、リンケイ酸ガラス層７をフローし、開
孔部１４の周辺を滑らかにする。次に第３図りの如く、
アルミニウム配線８を形成し、ハノシベーション膜１０
を堆積する。
捷た、配線８を導電性を有する第２層多結晶シリコン層
で形成する場合、開孔部１４の形成後、第２層多結晶シ
リコン層を堆積し、これにリンをドープすることによっ
ても接続可能である。
で形成する場合、開孔部１４の形成後、第２層多結晶シ
リコン層を堆積し、これにリンをドープすることによっ
ても接続可能である。
基板に形成された不純物拡散領域に形成する開孔部とゲ
ート電極とのＩ’ＪＪ隔は、多結晶シリコン層５のパタ
ーン形成によって決まり、この部分はリンケイ酸ガラス
などによる層間絶縁膜で分離される。すなわち、開孔部
形成の過程では、マスク合せ精度への依存性が小さく、
例えば、マスク合せズレが１ミクロン程度発生しても層
間絶縁耐圧の低下はない。
ート電極とのＩ’ＪＪ隔は、多結晶シリコン層５のパタ
ーン形成によって決まり、この部分はリンケイ酸ガラス
などによる層間絶縁膜で分離される。すなわち、開孔部
形成の過程では、マスク合せ精度への依存性が小さく、
例えば、マスク合せズレが１ミクロン程度発生しても層
間絶縁耐圧の低下はない。
発明の効果
以上のように本発明によれば基板への開孔部の形成が、
多結晶シリコン層へのマスクの重ね合せ精度に依存する
ことなく、自己整合的に多結晶シリコン層と分離絶縁さ
れ、電極層を形成することが可能とな９、集植回路装置
の集Ｕｃ度の向上を図ることができる。
多結晶シリコン層へのマスクの重ね合せ精度に依存する
ことなく、自己整合的に多結晶シリコン層と分離絶縁さ
れ、電極層を形成することが可能とな９、集植回路装置
の集Ｕｃ度の向上を図ることができる。
第１図は従来のＭＯ３型装置の構造を示す断面図、第２
図ａ ”−ｅはその製造工程順断面図、第３図ａ −ｈ
は本発明にかかるＭＯ５型装置の製造工程順断面図であ
る。 −５・・・ ・多結晶シリコン層、６ ・−・ソース・
ドレーン領域、７ ・ リンケイ酸ガラス層、８ ・−
アルミニウム合金、１４ 電極接続用開孔部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第３図
図ａ ”−ｅはその製造工程順断面図、第３図ａ −ｈ
は本発明にかかるＭＯ５型装置の製造工程順断面図であ
る。 −５・・・ ・多結晶シリコン層、６ ・−・ソース・
ドレーン領域、７ ・ リンケイ酸ガラス層、８ ・−
アルミニウム合金、１４ 電極接続用開孔部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第３図
Claims (1)
- 所定半導体基板に絶縁膜及び多結晶シリコン層を順次堆
積する工程と、前記多結晶シリコン層を写真食刻法によ
り所定のゲート電極又は配線層に成形すると同時に、前
記基板から電極を取り出す部分に前記多結晶シリコン層
を残置する工程と、前記基板にセルファライン法によっ
て不純物を拡散する工程と、前記基板上に層間絶縁膜を
堆積する工程と、前記基板から電極を取シ出す部分に残
置した前記多結晶シリコン層上の層間絶縁膜を写真食刻
法により除去した後、前記層間絶縁膜をマスクとして残
置した前記多結晶シリコン層を選択的に除去する工程と
、この開孔部に不純物を拡散する工程と、導電性を有す
る被膜を形成し、この開孔部において前記基板に形成さ
れた不純物拡散領域と接続する工程とをそなえた半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185291A JPS6076144A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
| US06/655,672 US4610076A (en) | 1983-10-03 | 1984-09-28 | Method of manufacturing an insulated gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185291A JPS6076144A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076144A true JPS6076144A (ja) | 1985-04-30 |
| JPH0220146B2 JPH0220146B2 (ja) | 1990-05-08 |
Family
ID=16168281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185291A Granted JPS6076144A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4610076A (ja) |
| JP (1) | JPS6076144A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162668A (en) * | 1996-03-07 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region |
| DE102013222924A1 (de) | 2013-11-11 | 2015-05-28 | Hellermann Tyton Gmbh | Portables Kabelbindewerkzeug |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4266985A (en) * | 1979-05-18 | 1981-05-12 | Fujitsu Limited | Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate |
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| US4345265A (en) * | 1980-04-14 | 1982-08-17 | Supertex, Inc. | MOS Power transistor with improved high-voltage capability |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| JPS57126147A (en) * | 1981-01-28 | 1982-08-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| US4397887A (en) * | 1982-08-18 | 1983-08-09 | National Semiconductor Corporation | Postponed ROM programming |
| US4498224A (en) * | 1982-12-23 | 1985-02-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacturing a MOSFET using accelerated ions to form an amorphous region |
-
1983
- 1983-10-03 JP JP58185291A patent/JPS6076144A/ja active Granted
-
1984
- 1984-09-28 US US06/655,672 patent/US4610076A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220146B2 (ja) | 1990-05-08 |
| US4610076A (en) | 1986-09-09 |
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