JPH04180673A - メモリ用ｍｏｓ　ｆｅｔ集積回路の製造方法 - Google Patents

メモリ用ｍｏｓ　ｆｅｔ集積回路の製造方法

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JPH04180673A
JPH04180673A JP2255460A JP25546090A JPH04180673A JP H04180673 A JPH04180673 A JP H04180673A JP 2255460 A JP2255460 A JP 2255460A JP 25546090 A JP25546090 A JP 25546090A JP H04180673 A JPH04180673 A JP H04180673A
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gate
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Seiki Ogura
セイキ・オグラ
Paul J Tsang
ポール・ジエイ・ツアング
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、高密度超小型集積回路半導体装置を形成する
方法、更に特定していえば、軽度にドープきれた高速高
密度ＭＯＳダイナミックＲＡＭを形成する方法に関する
ものである。
発明の背景 現在、市販の半導体は、はとんど全てパターン転写のた
めの光学リングラフイー技術で製造されている。たえず
増大する密度及びそれに対する要求を充たすには、２つ
の一般的方法が利用できる。
光以外によるリソグラフィーを使用するか、あるいは光
学的リソグラフィー技術を使用して集積回路構成の密度
を増加きせる新しい製造技術の刷新である。
前者の方法には多くの努力が注がれている。例えば、”
　Ｃｏ　ｍ　ｐ　ｕ　ｔ　ｅ　ｒ　”誌第９巻第２号、
１９７６年２月刊、ｐ３１〜３７の’）Ｉｉｇｈ　５ｐ
ｅｅｄＮＯＳ　ＦＥＴ　Ｃ１ｒｃｕｉｔｓ　Ｕｓｉｎｇ
　Ａｄｖａｎｃｅｄ　Ｌｉｔｈｏｇｒａｐｈｙ　”を参
照のこと。これは、ｘＩＩ及び電子線リソグラフィーの
基本的装置贅用及び複雑ざについて記載′している。
現在の光学技、術は、寸法が１マイクロメ一タ以上の装
置の商業ベースによる生産に適していると考えられてお
り、基本的に１マイクロメータ以下の輪郭を実現するこ
とが重要であ、す、それが光学的リソグラフィーを用い
て実現される′、高速ダイナミックＲＡＭの製造のため
の技術をもたらすことが本゛発明の目的である。
集積回路構成の製造に使用できる工具のリストに比較的
最近材は加えられたのは、プラズマ乃至反応イオン・エ
ッチングである。これは、集積回路装置の製造の際に金
属、半導体材料及び誘電体をエッチするために開発きれ
た技術である。このプロセスは、プラズマ乃至イオン、
自由電子、遊離基などの榎々の反応性の高い粒子を含む
イオン化されたガスの使用を伴なうものである。エツチ
ングに使用されるプラズマは、２５０℃のオーダーの比
較的低い温度で、０．００５〜２０ｔｏｒｒの範囲の低
圧で維持することができる。この点にライては、”５ｏ
ｌｉｄ　５ｔａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ　”誌、１
９７６年５月号、ｐ３１〜３６のＢｅｒｓｉｎの”Ａｓ
ｕｒｖｅｙ　ｏｆ　Ｐｌａｓｍａ　Ｅｔｃｈｉｎｇ　Ｐ
ｒｏｃｅｓｓｅｓ”、Ｈｏｃｈｂｅｒｇの米圀特許第３
９６６５７７号、Ｂｏｎｄｕｒの米国特許第４１０４０
８６号及び第４１３９４４２号を参照のこと。反応イオ
ン・エッチングに関するより詳しい情報は′、本特許出
願の譲受人に譲渡された、１９７８年１１月１３日出願
のＨａｒｖｉ　１ｃｈｕｃｋの特許出願Ｓ。
Ｎ、９６０３２２にみることができる。別の半導体装置
で反応イオン・エッチングを使用した例は、本特許出願
の譲受人に譲渡された、Ｉｔｏの米国特許第４２０９３
４０号にみられる。
従来かかる装置で利用できたものよりも高密度にするこ
とのできる、特に有効なＭＯＳ　　ＦＥＴ構成が、「電
子通信連合大会」　（日本語）１９７８年４月刊、ｐ２
〜２０の５ａｉｔｏらの°°ＡＮｅｗ　５ｈｏｒｔ　Ｃ
ｈａｎｎｅｌ　ＭＯＳ　ＦＥＴ　ｗｉｔｈ　Ｌｉｇｈｔ
ｙ　ＤｏｐｅｄＤｒａｉｎ　”に記！Ｉａきれている。
ＬＤＤＮ　　ＭＯＳＦＥＴは、注入されたＮｔリソース
びドレイン領域を分離するチャネルに加えて、ドレイン
・ピンチ・オフ領域の高電界をＮ−領域中広げることに
よってチャネル−破壊電圧ないしスナップパック電圧を
増加させ、装置のドレイン接合電子衝撃イオン化を（従
って熱電子の放出を）減らす、拡散Ｎ−領域を含んでい
る。これによって、性能を高めるため電源電圧を増加き
せること、所与の電圧でチャネルの長ざを縮小すること
のどちらかが可能になる。本出願人等の知る限りでは、
かかる装置を製造するための既知の技術は、一般に平面
シリコン・ゲート加工技術及びますゲート・スタックが
一１１ターン化され、Ｎ＋リソースドレイン領域が注入
される、光学的リソグラフィーの使用を含んでいる。そ
れに続いて、エッチを使用して、ポリシリコン製ゲート
がアンダーカットされ、アンダーカットされた領域中に
Ｎ−領域が注入される。アンダーカットの規模を制御す
ることは、Ｎ−領域の長きに対して小きな許容幅が要求
されるため、困難である。従って、特にＮ−領域が基本
的に長き１マイクａメータ以下の場合に、Ｎ−領域の長
さに対する容易に実現可能な制御をもたらすＬＤＤ　　
ＭＯＳ　　ＦＥＴを製造する方法をもたらすことが本発
明の第、二の目的である。
発明の概略 本発明によれば、先行技術における上記の及びその他の
困難が除去され、高速電界効果形トランジスタ・ダイナ
ミックＲＡＭを製造す′るためのプロセスの制御可能性
及び反復可能性が増大する。
本発明の一態様によれば、軽度にドープされたドレイン
を持つ高速電界効果形トランジスタ・ダイナミックＲＡ
Ｍは、以下の工程によって形成きれる。
単結晶性シリコン・ボディーにボディーの表面の上方に
伸びる、間隔を置いて配置された絶縁体領域を設ける。
隣接する絶縁体領域間に基本的に垂直な表面をもつポリ
シリコン・ゲート電極を形成する。
隣接するゲート電極と絶縁体領域の間にＮ＋型不純物を
イオン注入する。改良されたプロセスは先に記したイオ
ン注入が先立って、以下の工程を加えることによって軽
度にドープされたドレイン領域をもたらす。
まず、Ｎ型不純物をイオン注入して、ゲート電極の垂直
表面と該絶縁体領域の間にＮ型不純物領域を形成する。
その後、絶縁体層を形成し、（これは続いて反応イオン
・エッチングにより一部除去きれる。）その結果、該絶
縁体層を該単結晶性シリコン・ボディーの水平表面の頂
上に形成することによってほぼ水平な表面に隣接してほ
ぼ垂直な表面が形成される。
その後、最後に形成された絶縁体層を反応イオン・エッ
チして、はぼ水平に配Ｗｌすれた該絶縁体層の全てを除
去し、はぼ垂直な該表面に隣接する狭い寸法の絶縁体領
域または側壁スペーサを残して、下側にあるＮ−型不純
物をその後の該Ｎ４型不純物イオン注入から保護する。
本発明のこの態様の重要な利点は、高容量記憶ノードを
備え自己整列しているいわゆるＨｉＣ（高容量）記憶セ
ルの製造が容易になることである。これは、Ｐ型不純物
例えばホウ素を選択きれたゲート電極とそれに隣接する
絶縁体領域の間に注入し、続いて、コンデンサ・プレー
トの形成及びＮ＋注入の前に反応イオンエッチすること
によって実用化される。
装置の軽度にドープされたドレイン（ＬＤＤ）領域によ
って、ドレインのピンチ・オフ領域の所の高い誘電電界
が広がって、装置のチャネル破壊電圧ないしスナップバ
ック電圧の増加及び熱電子放出の減少をもたらすことが
できる。従って、電源電圧の増加又は所与の電圧でのチ
ャネル長ざの減少のどちらかが、性能を向上きせる。
自己整列イオン注入によって形成され、軽度にドープさ
れたドレイン領域によって保護されているＨｉＣ電荷記
憶ノード（ないしコンデンサ）は、高いバンチスルー、
！圧を受は高い電荷記憶能力をもつ。従って、これはα
粒子問題をより受けにくい。
酸化物側壁スペーサは、ＬＤＤ領域を画定する他に、装
置のポリシリコン・ゲートを保護するようにも機能し、
通常の場合ソース／ドレイン酸化中にポリシリコン・ゲ
ートの２つの側面に沿って形成される、逆転「鳥嘴」の
形成を防止する。
本発明の第一の実施例では、最初に単結晶性シリコン・
ボディー上に設けられた上記の絶縁体領域を、陥没した
酸化物絶縁体とすることができ、又本発明の第二の実施
例では、該絶縁体領域を単結晶性シリコン・ボディーの
表面上方に敷設することができる。
第一の絶縁体層が陥没していない本発明の各実施例に関
して、本発明を用いると、電界酸化物中のいわゆる鳥嘴
を減少ないし除去きせることかでき、装置のソース／ド
レインに対する無境界接触を形成する可能性ができる。
この２つの特性によって、装置の充填密度が改善きれる
。本発明のこノ形テハ、ｍ昇給縁体は、Ｓ　ｉ　０２−
ＡＱ２０３−３　ｉ０２　（ＯＡＯ）の絶縁体を含んで
いる。本発明のこの態様によれば、単結晶性シリコン・
ボディーに、まず浅いブランケットＰ型イオン注入を施
し、続いて薄い酸化物層を成長させ、次にＡＱ２０３層
を付着きせ、最後にもう一つの相対物に厚い酸化物層を
化学蒸着させる。通常のレジスト・マスクを使用して、
はぼ垂直な側壁をもつ装置窓が異方性反応イオン・エッ
チングによって得られる。このプロセス中では、ある酸
化アルミニウム層が二酸化ケイ素のエッチ・ストッパー
として働らく。反応イオン・エッチングに続いて酸化ア
ルミニウム及び下側の二酸化ケイ素をデイツプ・エッチ
し、ウェハを清掃してゲート酸化物を成長きせる。次に
ポリシリコン・ゲートを形成する。この時点で、絶縁体
領域とそれに隣接するゲート電極の間にＮ−不純物領域
を注入する。続いて、絶縁体層（これは後で反応イオン
・エッチきれる）を敷設し、反応イオン・エッチして狭
い寸法のほぼ垂直な絶縁体領域ないし側壁スペーサを残
し、先に注入したＮ−不純物領域の部分を保護するよう
にする。この時点でＨ３Ｃコンデンサ・プレート用にホ
ウ素不純物を注入し、次にソース／ドレイン領域及びコ
ンデンサ用にＮ１型不純物の注入を行なう。この時点で
第二のポリシリコン（プレート形成）領域の付着及び輪
郭画定を行なう。プレート自己不働態化酸化物を成長さ
せ、それに続いてエツチング（湿式エツチング又は反応
イオン・エッチング）によって、ソース／ドレイン領域
に対する自己形成無境界接触を得ることができる。ソー
ス／ドレイン接触孔が使用可能となると、それらを金属
化することができ、続いて接触孔をポリシリコン領域へ
とエッチし、それを金属化する。陥没酸化物絶縁体によ
って実現される利点に加えて、電界ＯＡＯ絶縁の使用に
より、隣接する装置間の電気的絶縁は更に向上する。
別のやり方として、ＯＡＯ電界絶縁体を、熱的に成長さ
せたあるいは化学蒸着させた二酸化ケイ素で置換えるこ
とができる。０ＡＯ１ｉ界絶縁の使用は、秀れた反復性
を与えるエッチ・ストッパーを固有的にもたらすため、
より有利である。
更に、どちらの実施例でも、絶縁体層として化学蒸着し
た二酸化ケイ素の代りにポリシリコンを付着させること
かでき、これは反応イオン・エッチすると狭い寸法のほ
ぼ垂直な直立絶縁体ないし側壁スペーサを残す。ポリシ
リコンを使用する場合、ＨｉＣイオン注入及びソース／
ドレインＮ＋イオン注入の前に、ポリシリコン・スペー
サを二酸化ケイ素に変換するために、低温（例えば８０
０℃）水蒸気酸化を実施する。技術の専門家には既知の
如く、二酸化ケイ素よりもポリシリコンを使用すること
の利点は、反応イオン・エッチングの終点が容易に検出
できることである。
次に、本明細書の以下の部分では、添付の図面に則して
行なえば技術の専門家が同じことを実行できるように、
本発明を説明する。図面で同様の参照番号は、同じ装置
を指すものとする。
発明の記述 第１図は、本発明に基づいて形成することができ、典型
的な場合単一基板上に何度も繰返される、高速電界効果
形トランジスタ・ダイナミックＲＡＭ集積回路構造の断
面図である。第１図の左側は、ＲＡＭの周辺回路のＬＤ
Ｄ　　ＦＥＴ、右側はＲＡＭのワン・デバイス・メモリ
ー・セルを示したものである。例示の目的で、第１図及
び本明細書の残りの部分は、Ｎ−チャネルＭＯ５ＦＥＴ
　　ＲＡＭに関するものとする。しかしながら、本発明
は、Ｎ−チャネル装置に限られるものではなく、Ｐ−チ
ャネル装置にも適用できることは当然である。Ｐ−チャ
ネル装置の場合、技術の専門家には了解されるように、
ドーパントの型及び１１極の極性が逆になる。第１図に
示すように、Ｐ型半導体基板、例えば単結晶性シリコン
は、単結晶性シリコンの上側で絶縁体層Ｉによって支持
されているゲート電極Ｇ１及びＧ２を備えている。絶縁
体層Ｉ中の孔によって、金属化接点ＭがゲートＧｌ及び
Ｇ２に対して電気接触することができる。コンデンサ・
プレー）３０も絶縁体層Ｉ中で支持きれ、金属化接点Ｍ
がやはりプレートと電気接触している。プレートの下に
は、いわゆるＨｉＣ電荷貯蔵コンデンサを形成する。重
なり合うＰ及びＮ′″イオン注入領域が（半導体ボディ
ーが第１図に示すように水平に配向きれている場合には
）垂直に配置されている。さらに、ゲートＧ１及びＧ２
に隣接して、イオン注入されたＮ＋不純物ソース領域及
びドレイン領域が配置されている。ソース／ドレイン領
域は、各々ソース／ドレイン領域をチャネル、すなわち
第１図でＣと記されている当該ソース・ドレイン領域の
間に横方向に横たわる基板部分から分離するイオン注入
Ｎ“型不純物から形成きれた、軽度にドープされたドレ
イン領域を備えている。本発明は、第１図に示すような
高速電界効果形トランジスタ・ダイナミックＲＡＭ！ｉ
積回路をもたらすように用意されており、チャネルの長
さは０．５マイクロメータと小と（でき、ゲートの下の
絶縁フィルムは２５〜１００ナノメータ、（Ｎ−−−Ｎ
＋ゼインーフェースからＮ−チャネル・インターフェー
スへと伸びる）軽度にドープされたドレイン領域の長さ
が０．２５〜０．７マイクロメータのオーダーである。
軽度にドープされたドレインによって、チャネルの長さ
が短い（例えば１，２マイクロメータ）場合でも８．５
ボルトでの作動が可能となっている。
本発明によれば、第１図に示した装置の製造は、例えば
第２Ａ図に示すようなフィールド酸化物１１及びゲート
酸化物１２は、二酸化ケイ素、窒化ケイ素、酸化アルミ
ニウムなど様々な材料またはその組合せからなるものと
することができ、ゲート二酸化ケイ素１２は、通常の種
々の方法で形成することができる。第２Ａ図では、フィ
ールド酸化物を陥没即ちリセスド酸化物絶縁体１１を含
むものとして示しであるが、後で考察するように、陥没
絶縁体の使用は、本発明にとって本質的なものではない
。
本発明によれば、ゲート電極（例えばポリシリコン）を
、選択された位置、すなわち隣り合った酸化物絶縁体１
１０間に付着きせるが、これらのポリシリコン・ゲート
電極１３は、例えば指向性反応イオン・エッチングによ
って、垂直又はほぼ垂直なｔＩｌ壁をもつように形成さ
れ、得られる生成物は、第２Ｂ図に示すような外見とな
る。
次に、この構造を例えばＡｓを用いて絶縁体１１とゲー
ト１３０間の領域にＮ−不純物型イオン注入を施すが、
このイオン注入領域は後で述べるように軽度にドープさ
れたドレインを形成する。
イオン注入に続いて、焼なましを行なって、注入された
イオンを打込み、同時に低温（例えば８００℃）水蒸気
酸化によって二酸化ケイ素層１４をポリシリコン・ゲー
ト電極のまわりに形成する。
この時点で、生成物は、第２Ｃ図に示した形をとるが、
図ではイオン注入された領域はＮ−とじて記しである。
低圧技術を用いて化学蒸着（ＣＶＤ）された二酸化ケイ
素を付着させるが、その結果実際上シリコン・ボディー
及びゲート電極のほぼ水平な表面ならびにほぼ垂直な表
面上に第二の絶縁体層１６がもたらされる。
この時点で、第二の絶縁体層１６に指向性反応イオン・
エッチングを行ない、はぼ水平な表面から第二の絶縁体
層を基本的に除去する。反応イオン・エッチングによっ
て、垂直に配向した第二の絶縁体層の一部も除去される
が、その指向性のためにこのプロセスの結果、ゲート電
極のほぼ垂直な表面に隣接して、狭い寸法の第二の絶縁
体領域ないし側壁スペーサ２０が残る。これらの領域の
横方向の寸法、すなわち矢印りの方向の寸法は、この長
さが軽度にドープきれたドレイン領域（第１図でＮ−と
記す）の長ざを決定するため、重要である。反応イオン
・エッチングは、水平に付着された化学蒸着による二酸
化ケイ素１６のほぼ全部が除去されるまで進行するが、
反応−イオン・エッチングのステップに続いて、緩衝Ｈ
Ｆに浸してソース／ドレイン領域すなわち第２Ｅ図に示
すように、Ｎ−領域の上側の残りの二酸化ケイ素を除去
することができる。この緩衝ＨＦへの浸漬により、反応
イオン・エッチングの異方性のために、狭い寸法の第二
の絶縁体領域２０の一部も除去されるが、狭い寸法の垂
直に配向した第二の絶縁体領域２０は、浸漬後も充分な
横方向の寸法を保ちながら、ソース／ドレイン領域の上
側の二酸化ケイ素はほとんど全て除去することができる
。この後通常の技術を使用して、ウェハ全体を清掃し、
次に第２Ｅ図の領域２５上にコンデンサ・プレート酸化
物を成長きせる。
コンデンサ・プレート酸化物が形成きれると、コンデン
サ・プレート領域を絶縁するために用いるブロッキング
・レジスト・マスクを塗布し、このマスクによってＰ型
不純物を注入する。次に、ブロッキング・レジスト・マ
スクを除去し　Ｎ　＋型不純物、例えばＡｓをイオン注
入して、続いて焼なます。ゲート電極のほぼ垂直な表面
に隣接して、狭い寸法の第二の絶縁体領域ないし側壁ス
ペーサが存在するため、Ｎ＋イオン注入は、先にＮ−注
入を受けた領域の一部にのみ実施され従ってイオン注入
の後に焼なましステップが終ったとき、装置は第２Ｆ図
に示した形となる。この時点で、ソース及びドレイン領
域が注入されており、これらの領域が軽度にドープされ
たドレイン領域（Ｎ−）によって、チャネルＣからの分
ａすれていることが明らかである。
次に、通常の形、すなわちコンデンサ・プレート３０を
形成するための第二のポリシリコン領域の付着及び輪郭
画定、ソース／ドレインへのド−バンド打込み、及び装
置の不働態化のための二酸化ケイ素の再酸化及び付着に
よって、装置を完成することができる。これらのステッ
プの後、装置は第２Ｇ図に示した形となる。
この後、接点孔をエッチして金属化を施し、第２Ｇ図の
装置が第１図に示した形をとるようにすればよい。
先に述べたように、今説明した方法の第一の変形では、
今説明した実施例では５ＶＤ−Ｓｉ０２であったＲＩＥ
層１６（第２Ｄ図）がその代りにポリシリコン層１６°
を含むようにすることができる。本発明のこの実施例で
は、以後の各ステップは、ホウ素イオン注入（第２Ｆ図
）の前に低温水蒸気酸化（例えば８００℃）を施してポ
リシリコンＲＩＥ層１６°を酸化ケイ素に変換する点を
除けば、上に説明した場合と同じである。本発明のこの
実施例を使用することの一つの利点は、ＲＩＥ層の反応
イオン・エッチングの終点が容易に検出できること、す
なわちポリシリコンＦ５Ｈ１６゜が二酸化ケイ素層１２
の頂上に付着されることである。
本発明のもう一つの実施例では、フィールド酸化物１１
は陥没酸化物ではない。
第３Ａ図に示すように、適当なシリコン基板１０（これ
はＰ型不純物をドーピングしたものとすることができる
）に、まず浅いブランケット・ホウ素イオン注入（１０
°に示す）を施こし、その後薄い二酸化ケイ素層３０を
成長きせて、その上に薄い酸化アルミニウム層を付着さ
せ、それ自体をＣＶＤ二酸化ケイ素によって被覆し、い
わゆるＯＡＯ絶縁体を形成する。
レジスト・マスク及び通常の光学的リソグラフィー技術
を使用して、二酸化シリコンの一番上の層に窓をあける
。できれば、これには反応イオン・エッチングを使用し
て、絶縁体３２の側壁が垂直ないしほぼ垂直になるよう
にするのがよく、酸化アルミニウムが二酸化ケイ素のエ
ッチ用のエッチ・ストップとして働く。第３Ｂ図は、こ
のステップ終了時の典型的な窓を示したものである。
続いて、酸化アルミニウム層３１及びその下側の二酸化
ケイ素層３０を窓からエッチ・オフし、ウェハを清掃し
てゲート酸化物層３３を成長させる。このステップで得
られる典型的な窓を第３Ｃ図に示す。
次に、やはりできれば反応イオン・エッチングを使用し
て、基本的に垂直な側壁３５を持つポリシリコン・ゲー
トを設ける。このとき、ポリシリコン・ゲートは先に開
けた窓を充填し、それ自体と隣接の絶縁体３２の間に窓
を形成している。ここで、やはりできればＡｓを使用し
て、これらの新しく形成された窓に、Ｎ−不純物のイオ
ン注入を施こす。ゲート・ポリシリコンの側壁酸化物を
焼なまして望みの厚さに（例えば低温水蒸気酸化によっ
て）成長させた後、得られる構造を第３Ｄ図に示す。
ここでＣＶＤ　　５ｉＯｚ層３４を敷設する。得られる
生成物を第３Ｅ図に示す。次にこの生成物を本発明の前
述の各実施例と同様に反応イオン・エッチして、第３Ｆ
図に示すように、ゲート電極のほぼ垂直な表面ならびに
絶縁体を隣接する、狭い寸法の絶縁体領域ないし側壁ス
ペーサ３４゛を残す。このとき、Ｎ＋不純物のイオン注
入を実施して、装置のソース及びドレインを形成する。
この生成物は、第３Ｆ図に示す形となる。ここでプレー
ト酸化物を成長させて、ポリシリコン・プレートを形成
する。第一の実施例と同様に、ポリシリコン・プレート
を形成する前に、電荷記憶コンデンサ領域にＰ型不純物
を注入して、ＨｉＣコンデンサを形成することもできる
。
コンデンサ・プレートの形成は、第２Ｆ図及び第２Ｇ図
に示した形をとり、第３Ａ図ないし第３Ｆ図は、典型的
なソース及びドレイン領域を図示したものなので、第３
図には繰返して示していない。この時点で、湿式エツチ
ングまたは反応イオン・エッチングを使用して、全ての
あるいけ選択されたソース及びドレイン領域をエッチし
、これらの領域の上側にある酸化物３５を除去する。こ
こで、ｌＩｌ壁スペーサが保護しているおかげで、この
ステップにはマスキングは必要でないことを指摘してお
くが、こうして得られる生成物を第３Ｇ図に示す。こう
してソース及びドレイン領域上に形成された開口は自己
形成性で無境界性であり、ソース及びドレイン接点を設
けるための金属化体付着用の孔をもたらす。
金属化及び不働態化を含めて、第３Ｇ図に示したステー
ジから装着を完成するのは、通常の形をとるので、これ
以上は説明しない。
技術の専門家なら気付いているように、第３Ａ図ないし
第３Ｇ図に図示したＯＡＯスペーサを使用するのではな
く、５ｉ０２及びポリシリコンを側壁スペーサとし、第
２Ａ図ないし第２Ｇ図の場合と同様に、それを後で低温
水蒸気プロセスによって５ｉ０２に変換することができ
る。
【図面の簡単な説明】
第１図は、本発明に基づいて製造されたウェハの部分断
面図である。 第２Ａ図ないし第２Ｇ図は、本発明の一実施例の各ステ
ップを図示するために使用した、各形成ステージにおけ
るウェハの断面図である。 第３八図ないし第３Ｇ図は、本発明のもう一つの実施例
に関する、同様の断面図である。 １０・・・・シリコン基板、１１・・・・酸化物層、１
３・・・・多結晶シリコン・ゲート、１６・・・・酸化
物層。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） 図面の浄書 ＦＩＧ、３Ｄ

Claims (1)

    【特許請求の範囲】
  1. （１）略垂直な側面を有するゲート電極がゲート絶縁物
    層を介して表面に設けられた第１導電型の半導体基板を
    準備し、前記ゲート電極をマスクとして第２導電型の低
    不純物濃度の浅い領域を前記基板表面に形成し、少なく
    とも前記ゲート側面を含む半導体基板の略全表面に絶縁
    膜を付着し、指向性の反応性イオン・エッチングにより
    前記ゲート側面及びその近傍を覆うマスクの形態に前記
    絶縁膜を食刻形成し、前記ゲート側面の絶縁膜をマスク
    としてイオン注入により第２導電型の高不純物濃度の深
    い領域を前記低不純物、濃度領域に連続して形成するメ
    モリ用のＭＯＳＦＥＴ集積回路の製造方法に於いて、前
    記反応性イオン・エッチング工程の後に、前記半導体の
    略全表面にコンデンサ対応部分を除いてレジストマスク
    を形成し、第１導電型の不純物をイオン注入してコンデ
    ンサ電極を形成し、当該レジストマスクを除去する事を
    特徴とする前記集積回路の製造方法
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