KR100315043B1 - 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체소자의 제조방법 - Google Patents

알루미늄산화막 재질의 게이트 절연막을 갖는 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자의 제조방법은, 내부에 소자분리막 및 소오스/드레인 영역이 형성되고, 상부에 게이트 절연막 및 게이트 전극이 형성될 영역을 한정하는 트렌치를 갖는 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 트렌치를 포함한 상기 층간절연막 상에 알루미늄산화막을 증착하는 단계; 상기 알루미늄산화막에 지르콘을 플라즈마 도핑하는 단계; 상기 지르콘이 도핑된 알루미늄산화막 상에 게이트용 도전막을 증착하는 단계; 및 상기 층간절연막이 노출될 때까지, 상기 게이트용 도전막 및 상기 지르콘이 도핑된 알루미늄산화막을 식각하여, 상기 트렌치 내부에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진다.

Description

알루미늄산화막 재질의 게이트 절연막을 갖는 반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE HAVING GATE DIELECTRIC MADE OF ALUMINIUM OXIDE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 지르콘의 플라즈마 도핑을 이용하여 알루미늄산화막 재질의 게이트 절연막을 형성하는 방법에 관한 것이다.
주지된 바와 같이, 모스펫(MOSFET)에서의 게이트 절연막은 열산화, 또는, 급속 열 성장에 의한 실리콘산화막(SiO2)이 이용되어져 왔다. 그런데, 반도체 소자의 디자인 룰이 감소됨에 따라, 상기 게이트 절연막의 두께도 함께 감소되고 있는데, 현 추세에서의 고밀도 및 고속 특성을 갖는 고집적 반도체 소자의 제조 공정에서는 실리콘산화막의 다이렉트 터널링(Direct Tunneling)의 한계인 25∼30Å 이하의 유효 두께를 갖는 게이트 절연막을 요구하고 있고, 특히, 0.1㎛ 기술에서는 게이트 절연막의 유효 두께로 30∼40Å 정도가 필요한 것으로 예상되는 바, 상기한 실리콘산화막 재질의 게이트 절연막으로는 상기한 특성의 소자를 구현할 수 없게 된다.
즉, 실리콘산화막 재질의 게이트 절연막을 이용할 경우에는 다이랙트 터널링에 의한 오프-전류의 증가로 인하여, 정전 전압 소비량(static power consumption)의 증가 및 동작 특성(performance)의 저하가 발생되는 문제점이 있으며, 메모리 소자의 경우에는 누설 전류에 의한 소자 구동이 안정적이지 못 할 것으로 예상된다.
따라서, 최근의 게이트 절연막에 대한 연구는 실리콘산화막에 비해 상대적으로 높은 유전상수 값을 갖는 고유전상수 물질을 상기 게이트 절연막의 재질로 채택하는 방향으로 진행되고 있다.
한 예로, 알루미늄산화막(Al2O3)은 열 공정에 의해 형성된 실리콘산화막에 비해 대략 2.5배 정도 높은 유전상수 값을 갖으며, 또한, 누설 전류 측면에서도 상기 실리콘산화막에 비해 안정된 특성을 갖기 때문에, 이에대한 연구가 진행되고 있다.
그러나, 알루미늄산화막 재질로 게이트 절연막을 형성할 경우에는, 상기 알루미늄산화막과 기판간의 계면에서의 계면 결함 밀도가 3∼8×1011states/㎠ 정도로 높은 편이고, 또한, 네가티브 트랩 차아지(negative trap charge)가 2∼3×1012states/㎠ 정도이므로, 그 적용에 어려움이 있다. 이것은 증착된 상태의 알루미늄산화막이 완전한 스토이치오매트릭(stoichiometric) 구조, 즉, 구조적으로 안정한 상태의 박막이 아닌 경우, 알루미늄 과도, 또는, 산소 과도의 알루미늄산화막으로 형성되기 때문에, 상기 알루미늄산화막과 기판과의 계면에서 전기적 결함 및 트랩을 유발하게 되고, 이로 인하여, 계면 결함 밀도가 증가하게 되기 때문이며, 또한, 막 내부가 비-스토이치오매트릭 구조를 갖는 경우에는 국부적인 트랩으로 인하여 누설 전류 특성이 저하되고, 네가티브 트랩 차아지가 증가되기 때문이다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 알루미늄산화막 재질로 게이트 절연막을 형성하면서도, 그 특성의 안정화를 확보할 수 있는 의 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 소자분리막
3 : 소오스/드레인 영역 4 : 스페이서
5 : 층간절연막 6 : 트렌치
7 : 알루미늄산화막 7a : 도핑된 알루미늄산화막
7b : 게이트 절연막 8 : 지르콘
9 : 텅스텐질화막 10 : 텅스텐막
11 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 내부에 소자분리막 및 소오스/드레인 영역이 형성되고, 상부에 게이트 절연막 및 게이트 전극이 형성될 영역을 한정하는 트렌치를 갖는 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 트렌치를 포함한 상기 층간절연막 상에 알루미늄산화막을 증착하는 단계; 상기 알루미늄산화막에 지르콘을 플라즈마 도핑하는 단계; 상기 지르콘이 도핑된 알루미늄산화막 상에 게이트용 도전막을 증착하는 단계; 및 상기 층간절연막이 노출될 때까지, 상기 게이트용 도전막 및 상기 지르콘이 도핑된 알루미늄산화막을 식각하여, 상기 트렌치 내부에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 알루미늄산화막을 증착한 후, 상기 알루미늄산화막에 지르콘을 도핑시키고, 이어서, 열 공정을 수행함으로써, 상기 알루미늄산화막으로 이루어진 게이트 절연막의 특성을 개선시킬 수 있고, 그래서, 고밀도 및 고속 소자를 구현할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 알루미늄 재질의 게이트 절연막을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(2)이 형성된 반도체 기판(1)에 공지된 공정으로 희생 게이트 절연막(도시안됨)과 희생 게이트 전극(도시안됨), 소오스/드레인영역(3) 및 스페이서(4)를 트랜지스터를 형성하고, 상기 트랜지스터를 덮도록, 상기 반도체 기판(1) 상에 층간절연막(5)을 형성한 상태에서, 상기 희생 게이트 전극이 노출되도록, 상기 층간절연막의 표면을 식각한다. 그런다음, 노출된 희생 게이트 전극과 희생 게이트 산화막을 제거하여, 후속에서 실질적인 게이트 산화막 및 게이트 전극이 형성될 영역을 한정하는 트렌치(6)를 형성한다.
도 1b를 참조하면, 상기 트렌치(6)를 포함한 상기 층간절연막(5) 상에 알루미늄산화막(7)을 증착한다. 여기서, 상기 알루미늄산화막(7)은 CVD법 또는 ALD법으로 형성하며, 알루미늄의 소오스로서는 Al(CH4)3, Al(CH3)2Cl, 또는, AlCl3중에서 선택되는 하나를 사용하며, 산소의 소오스로서는 H2O 또는 O2를 사용하고, 이때의 증착 온도는 150∼700℃, 그리고, 증착 챔버의 내부 압력은 0.5∼10 Torr로 유지시킨다.
한편, 상기 알루미늄산화막(7)의 증착 전에, 3∼20Å 두께로 박막의 실리콘산화막을 증착할 수도 있으며, 이때, 상기 박막의 실리콘산화막은 650∼900℃의 온도에서 습식 또는 건식 열산화 공정으로 형성하거나, N2또는 O2분위기, 1 ATM의 상압 또는 0.1∼100 Torr의 감압 및 700∼950℃의 온도에서 급속열처리로 형성한다.
또한, 상기 알루미늄산화막(7)을 증착한 후에는 상기 알루미늄산화막(7)의 특성 개선을 위해 어닐링을 수행하며, 이때, 상기 어닐링은 N2, O2, N2+H2, N2+O2, 또는, N2O 분위기에서 650∼850℃ 온도로 10∼60분 동안 수행하거나, 또는, N2, O2,N2+H2, N2+O2, 또는, N2O 분위기에서 온도 상승 속도를 20∼80℃/sec의 조건으로 600∼900℃ 온도에서 10∼20초간 급속열처리로 수행한다.
도 1c를 참조하면, 상기 알루미늄산화막 내에 지르콘(Zr : 8)을 플라즈마 도핑시킨다. 상기 지르콘(8)의 플라즈마 도핑을 위한 챔버의 구성은 플라즈마를 형성하기 위한 음극과 양극을 사용하며, 상기 양극에 인가되는 전원은 DC 또는 RF 바이어스를 사용하고, 파워는 0.1∼3W/㎠ 정도를 사용한다. 이때, 음극에 음의 바이어스를 인가하여 이온화된 도펀트가 알루미늄산화막 내에 주입되도록 한다.
상기 지르콘(Zr)을 도핑시키기 위한 소오스 가스로서는 지르콘플로라이드 (ZrCl4), 테트라메틸헵탄다이오내토(tetramethylheptanedionato) 지르콘, 또는, 고체 지르콘 Rf 코일 중에서 선택되는 하나를 사용하고, 이때, 음극에 -100∼-2,000V의 음의 바이어스를 인가하여 100eV∼2keV의 에너지로 주입하고, 이온 플럭스(ion flux)는 1×1014∼5×1015로 조절하며, 이를 위해, 플라즈마 파워와 가스 흐름 속도를 적절하게 조절한다. 또한, 플로라이드(Cl)는 챔버의 벽면 또는 컬렉터를 이용하여 뽑아내거나, 또는 펌핑(pumping)을 이용해서 제거한다.
계속해서, 지르콘이 도핑된 알루미늄산화막(7a)에 대해, 300∼550℃에서 3∼30분 동안 UV 오존 처리를 수행하여 상기 알루미늄산화막 내의 유기물을 제거한다. 이때, 상기 UV-오존 처리는 알루미늄산화막을 형성한 후, 그리고, 지르콘 도핑을 수행하기 전에 수행하는 것도 가능하다.
상기에서, 알루미늄산화막에 지르콘을 도핑시킨 후, 열 공정을 수행하게 됨에 따라, 상기 알루미늄산화막의 특성 개선이 이루어진다. 이것은 통상의 이온주입 공정에서 불가능한 주입 범위(Projected range : Rp)를 40∼200Å의 범위로 조절할 수 있는 것에 기인하여, 알루미늄산화막의 표면에 직접 도핑을 수행할 수 있기 때문이며, 아울러, 후속의 어닐링시에 알루미늄의 빈 자리(vacancy)에 들어간 지르콘이 지르콘산화막을 형성하는 것에 의해 상기 알루미늄의 빈 자리를 최소화시키기 때문이다.
따라서, 금속 빈 자리가 감소되는 것에 의해, 네가티브 트랩 차아지와 계면 트랩 밀도는 감소하게 되고, 그래서, 벌크 트랩 차아지 및 문턱 전압 등의 조절이 용이해짐으로써, 결과적으로는, 게이트 절연막의 특성 개선이 얻어진다.
도 1d를 참조하면, 지르콘이 도핑된 알루미늄산화막(7a) 상에 100∼300Å 두께로 폴리실리콘막, 또는, 텅스텐 질화막과 같은 도전막, 바람직하게는, 텅스텐질화막(9)을 증착하고, 상기 트렌치(6)가 완전히 매립될 정도의 충분한 두께로 상기 텅스텐질화막(9) 상에 게이트용 도전막, 예를들어, 텅스텐막(10)을 증착한 상태에서, 상기 층간절연막(5)이 노출될 때까지, 상기 텅스텐막(10) 및 텅스텐질화막(9)을 에치백 또는 연마하여, 상기 트렌치(6) 내에 지르콘이 도핑된 알루미늄산화막으로 이루어진 게이트 절연막(7b)과 텅스텐질화막/텅스텐막(9, 10) 재질의 게이트 전극(11)을 형성한다.
상기에서, 텅스텐질화막 대신에 텅스텐막, 티타늄질화막, 탄탈륨막, 티타늄실리사이드막, 텅스텐실리사이드막, 또는, 몰리브덴실리사이드막 중에서 선택되는 하나의 막을 형성할 수도 있으며, 또한, 상기 게이트용 도전막으로서는 텅스텐막대신에, 텅스텐-폴리사이드막, 티타늄-폴리사이드막, 코발트-폴리사이드막 중에서 선택되는 하나의 막을 사용할 수도 있다.
한편, 이전 단계에서의 지르콘의 플라즈마 도핑은 텅스텐질화막의 증착 후에 수행하는 것도 가능하다.
이상에서와 같이, 본 발명은 게이트 절연막의 재질로서 알루미늄산화막을 이용하되, 알루미늄산화막의 증착 후에 지르콘을 도핑시키고, 아울러, 어닐링을 수행함으로써, 상기 알루미늄산화막 재질의 게이트 절연막의 특성 개선을 얻을 수 있다.
따라서, 게이트 절연막의 재질로서 고유전상수 물질을 사용할 수 있는 것에 기인하여, 안정된 누설 전류 특성을 확보할 수 있고, 고밀도 및 고속 소자의 제조에 매우 유리하게 적용할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (16)

  1. 내부에 소자분리막 및 소오스/드레인 영역이 형성되고, 상부에 게이트 절연막 및 게이트 전극이 형성될 영역을 한정하는 트렌치를 갖는 층간절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 트렌치를 포함한 상기 층간절연막 상에 알루미늄산화막을 증착하는 단계;
    상기 알루미늄산화막에 지르콘을 플라즈마 도핑하는 단계;
    상기 지르콘이 도핑된 알루미늄산화막 상에 게이트용 도전막을 증착하는 단계; 및
    상기 층간절연막이 노출될 때까지, 상기 게이트용 도전막 및 상기 지르콘이 도핑된 알루미늄산화막을 식각하여, 상기 트렌치 내부에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 알루미늄산화막을 증착하는 단계 전,
    박막의 실리콘산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 박막의 실리콘산화막은,
    650∼900℃의 온도에서 습식 또는 건식 열산화 공정으로 3∼20Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 박막의 실리콘산화막은
    산소 또는 질소 분위기, 1 ATM의 상압 또는 0.1∼100 Torr의 감압 및 700∼950℃의 온도에서 급속열처리로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 알루미늄산화막을 증착하는 단계는,
    알루미늄의 소오스로서 Al(CH4)3, Al(CH3)2Cl, 또는, AlCl3중에서 선택되는 하나를 사용하고, 산소의 소오스로서 H2O 또는 O2를 사용하는 CVD법 또는 ALD법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 알루미늄산화막을 증착하는 단계는,
    150∼700℃의 온도 및 0.5∼10Torr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 알루미늄산화막을 증착하는 단계 후,
    상기 알루미늄산화막을 어닐링하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 어닐링은,
    N2, O2, N2+H2, N2+O2, N2O 분위기 및 650∼850℃ 온도에서 10∼60분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 어닐링은,
    N2, O2, N2+H2, N2+O2, 또는, N2O 분위기 및 600∼900℃ 온도에서 온도 상승 속도를 20∼80℃/sec하는 조건으로 10∼20초간 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서, 상기 지르콘을 플라즈마 도핑하는 단계는, 지르콘플로라이드(ZrCl4), 테트라메틸헵탄다이오내토(tetramethylheptanedionato) 지르콘, 또는, 고체 지르콘 Rf 코일 중에서 선택되는 하나를 이온화시켜 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서, 상기 지르콘을 도핑하는 단계와 게이트용 도전막을 형성하는 단계 사이에,
    폴리실리콘막 또는 금속막 중에서 선택되는 하나의 도전막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 금속막은,
    텅스텐막, 텅스텐질화막, 티타늄질화막, 탄탈륨막, 티타늄실리사이드막, 텅스텐실리사이드막, 또는, 몰리브덴실리사이드막 중에서 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서, 상기 지르콘을 플라즈마 도핑하는 단계는,
    상기 도전막을 증착하는 단계 후에 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서, 상기 알루미늄산화막을 증착하는 단계와 상기 알루미늄산화막에 지르콘을 도핑하는 단계 사이에,
    상기 알루미늄산화막을 300∼550℃에서 3∼30분 동안 UV 오존 처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 1 항에 있어서, 상기 지르콘을 도핑하는 단계와 게이트용 도전막을 증착하는 단계 사이에, 상기 지르콘이 도핑된 알루미늄산화막을 300∼550℃에서 3∼30분 동안 UV 오존 처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 1 항에 있어서, 상기 게이트용 도전막은
    텅스텐막, 텅스텐-폴리사이드막, 티타늄-폴리사이드막, 코발트-폴리사이드막 중에서 선택되는 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
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