KR101930371B1 - 박막 트랜지스터, 박막 트랜지스터 기판 및 그 제조방법 - Google Patents
박막 트랜지스터, 박막 트랜지스터 기판 및 그 제조방법 Download PDFInfo
- Publication number
- KR101930371B1 KR101930371B1 KR1020110123265A KR20110123265A KR101930371B1 KR 101930371 B1 KR101930371 B1 KR 101930371B1 KR 1020110123265 A KR1020110123265 A KR 1020110123265A KR 20110123265 A KR20110123265 A KR 20110123265A KR 101930371 B1 KR101930371 B1 KR 101930371B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate insulating
- insulating film
- thin film
- electrode
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 33
- 239000010408 film Substances 0.000 claims abstract description 80
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 12
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 11
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 11
- 229910004298 SiO 2 Inorganic materials 0.000 claims abstract description 9
- 230000008569 process Effects 0.000 claims description 19
- 238000004381 surface treatment Methods 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 238000004151 rapid thermal annealing Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 230000007928 solubilization Effects 0.000 claims description 6
- 238000005063 solubilization Methods 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000007598 dipping method Methods 0.000 claims description 3
- 238000007641 inkjet printing Methods 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 238000007639 printing Methods 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 60
- 239000002904 solvent Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000010306 acid treatment Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000002365 multiple layer Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910002808 Si–O–Si Inorganic materials 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005187 foaming Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000002341 toxic gas Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 231100000925 very toxic Toxicity 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 형성된 반도체층; 및 상기 반도체층의 소정 영역과 중첩하도록 형성된 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 포함하며, 상기 게이트 절연막은 실리콘 산화막(SiOx)으로 형성되고, 상기 반도체층과 접촉하여 계면을 형성하는 상기 게이트 절연막 표면은 이산화규소(SiO2) 박막으로 형성된 것을 특징으로 하는 박막 트랜지스터, 및 그 제조방법에 관한 것으로서,
본 발명에 따르면, 게이트 절연막 제조시 게이트 절연막과 액티브층 사이의 계면 부위만을 국부적으로 표면 처리하여 게이트 절연막의 화학양론을 일치시킴으로써, 박막 트랜지스터의 전기적인 특성을 좌우하는 게이트 절연막과 액티브층 사이의 불안정한 계면 특성을 개선할 수 있다.
본 발명에 따르면, 게이트 절연막 제조시 게이트 절연막과 액티브층 사이의 계면 부위만을 국부적으로 표면 처리하여 게이트 절연막의 화학양론을 일치시킴으로써, 박막 트랜지스터의 전기적인 특성을 좌우하는 게이트 절연막과 액티브층 사이의 불안정한 계면 특성을 개선할 수 있다.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 계면 특성이 향상된 게이트 절연막을 구비한 박막 트랜지스터에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서, 기존의 표시 장치인 브라운관(Cathode Ray Tube)을 대체하는 평판 표시 장치(Flat Panel Display Device)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
이러한 평판 표시 장치 중 액정 표시 장치(Liquid Crystal Display Device)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
또한, 새로운 평판 표시 장치 중 하나인 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode Display Device)는 자체발광형이기 때문에 액정 표시 장치에 비해 시야각과 명암비 등이 우수하며, 백 라이트(Back Light)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다.
일반적으로 평판 표시 장치는 구동 방법에 따라 수동 구동(Passive Matrix) 방식과 능동 구동(Active Matrix) 방식으로 나뉘는데, 능동 구동 방식은 박막 트랜지스터(Thin Film Transistor)를 사용하는 회로들을 가진다.
이와 같은 박막 트랜지스터는 비정질 실리콘으로 이루어진 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하며, 상기 게이트 전극과 상기 반도체층은 그 사이에 개재된 게이트 절연막에 의해 분리되어 있다.
여기서, 상기 게이트 절연막은 주로 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법을 사용하여 형성하고 있다.
상기 게이트 절연막을 구성하는 물질로는 상기 PECVD 방법에 의해 형성된 실리콘 질화막(SiNx)이 주로 사용된다.
그런데, 상기 PECVD 방법은 고가의 진공 장비 및 증착 장비를 필요로 할 뿐만 아니라, 생산 수율이 낮다는 문제점을 가진다.
특히, 상기 게이트 전극 상에 상기 게이트 절연막이 형성되는 바텀 게이트(Bottom Gate) 방식의 박막 트랜지스터에서는 상기 게이트 전극과 상기 소스/드레인 전극간의 전기적인 쇼트(Short) 현상이 발생할 수 있어, 상기 게이트 절연막의 두께를 두껍게 형성해야 한다.
그러나, 상기 게이트 절연막으로 사용되는 실리콘 질화막은 두께를 두껍게 형성하는 것이 어렵기 때문에, 적어도 2회의 증착 공정을 거쳐 형성된다. 이에 따라, 증착 공정이 증가됨에 따라 생산 수율이 떨어지는 문제점이 있다.
뿐만 아니라, 상기 PECVD 방법에서 사용하는 기체(Gas)는 SiH4, NH3, N2인데, 기존에 널리 알려진 바와 같이 SiH4의 경우 매우 유독한(Toxic) 기체로서 안정성 문제가 지속적으로 제기되는 물질이다.
한편, 상기 게이트 절연막을 실리콘 질화막(SiNx)이 아닌 실리콘 산화막(SiOx)으로 형성하는 경우에는, 상기 게이트 절연막의 계면에 존재할 수 있는 댕글링 본드(Dangling Bond)에 의해 결함(Defect)의 발생 가능성이 높아지는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 종래 게이트 절연막을 진공 증착한 실리콘 질화막으로 형성함에 따른 부서지기 쉬운(Brittle) 특성 등 적용상 한계와 고가의 진공장비를 사용해야 하는 단점을 근본적으로 극복할 수 있는 박막 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명은 또한 실리콘 산화막(SiOx)으로 형성되는 게이트 절연막의 불안정한 계면 특성을 개선시킬 수 있는 박막 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명은 또한 상기와 같은 박막 트랜지스터를 적용한 박막 트랜지스터 기판을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 형성된 반도체층; 및 상기 반도체층의 소정 영역과 중첩하도록 형성된 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 포함하며, 상기 게이트 절연막은 실리콘 산화막(SiOx)으로 형성되고, 상기 반도체층과 접촉하여 계면을 형성하는 상기 게이트 절연막 표면은 이산화규소(SiO2) 박막으로 형성된 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명은 또한, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 실리콘 산화막(SiOx)으로 이루어지는 게이트 절연막을 가용성 공정(Soluble Process)을 통해 형성하는 공정; 표면 처리를 통하여 상기 게이트 절연막 표면을 이산화규소(SiO2) 박막으로 개질하는 공정; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 반도체층을 형성하는 공정; 상기 반도체층의 소정 영역과 중첩하도록 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 형성하는 공정을 포함하며, 상기 표면 처리에 의하여 화학양론(Stoichiometry)을 맞추어 상기 게이트 절연막을 안정적인 막으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명은 또한, 박막 트랜지스터; 상기 드레인 전극의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 및 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속하도록 형성된 화소 전극을 포함하여 이루어지고, 상기 박막 트랜지스터는 전술한 박막 트랜지스터로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 박막 트랜지스터를 준비하는 공정; 상기 드레인 전극의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극 및 드레인 전극 상에 보호막을 형성하는 공정; 및 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되도록 화소 전극을 형성하는 공정을 포함하여 이루어지고, 상기 박막 트랜지스터를 준비하는 공정은 전술한 박막 트랜지스터의 제조방법으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 진공 증착법 대신 가용성 공정(Soluble Process)을 통해 게이트 절연막을 형성함으로써, 유연성 있는(Flexible) 박막 트랜지스터를 제작할 수 있는 효과가 있다.
또한, 본 발명은 게이트 절연막의 불안정한 계면 특성에 의해 박막 트랜지스터의 소자 특성이 저하되는 것을 방지하여, 박막 트랜지스터의 전기적 특성을 개선시키는 효과가 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 도 1의 I' 부분을 상세하게 나타내는 확대도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 4는 도 3b의 I 부분을 상세하게 나타내는 확대도이다.
도 5는 도 3c의 I' 부분을 상세하게 나타내는 확대도이다.
도 2는 도 1의 I' 부분을 상세하게 나타내는 확대도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 4는 도 3b의 I 부분을 상세하게 나타내는 확대도이다.
도 5는 도 3c의 I' 부분을 상세하게 나타내는 확대도이다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
<박막 트랜지스터 및 박막 트랜지스터 기판>
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판은, 기판(110), 박막 트랜지스터(T), 보호막(160), 및 화소 전극(170)을 포함하여 이루어진다.
상기 기판(110)은 유리 또는 투명한 플라스틱과 같은 투명 재료로 이루어질 수 있다.
상기 박막 트랜지스터(T)는 게이트 전극(121), 게이트 절연막(130), 반도체층(140), 소스 전극(151) 및 드레인 전극(152)을 포함하여 이루어진다.
상기 게이트 전극(121)은 상기 기판(110) 상에 패턴 형성되어 있다. 상기 게이트 전극(121)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(130)은 상기 게이트 전극(121) 상에 형성되어 있다. 상기 게이트 절연막(130)은 실리콘 산화막(SiOx)으로 이루어질 수 있다.
도 2를 참조하여, 상기 게이트 절연막(130)의 구성에 대해 상세하게 설명하기로 한다.
도 2는 도 1의 I' 부분을 상세하게 나타내는 확대도이다.
도 2에서 알 수 있듯이, 상기 게이트 절연막(130)은 상기 반도체층(140)과 접촉하여 계면을 형성한다.
구체적으로는, 상기 게이트 절연막(130)을 구성하는 상기 게이트 절연막 표면(130a)이 상기 반도체층(140)을 구성하는 상기 액티브층(140a)과 접촉하고 있다.
한편, 종래의 게이트 절연막은 내부에 댕글링 본드(Dangling Bond) 등의 결함 사이트(Defect Site)가 많이 존재하게 되며, 실질적으로 박막 트랜지스터의 전류의 흐름 통로인 게이트 절연막과 액티브층의 계면 상태가 불량하게 되면 박막 트랜지스터의 전류-전압 특성이 저하된다.
이에, 본 발명에 따른 박막 트랜지스터는 상기 게이트 절연막 표면(130a)을 강하고 안정적인 이산화규소(SiO2) 박막으로 형성함으로써, 박막 트랜지스터의 소자 특성이 향상되는 효과가 있다.
상기 반도체층(140)은 상기 게이트 절연막(130) 상에 형성되어 있으며, 특히, 상기 게이트 전극(121) 상부에 대응하는 영역에 중첩하도록 형성되어 있다.
상기 반도체층(140)은 액티브층(140a) 및 오믹콘택층(140b)을 포함하여 이루어질 수 있다.
상기 액티브층(140a)은 순수한 비정질 실리콘 반도체로 형성하고, 상기 오믹콘택층(140b)은 상기 액티브층(140a)과 상기 소스/드레인 전극(151, 152) 사이에서 불순물이 포함된 비정질 실리콘 반도체로 형성할 수 있다. 상기 오믹콘택층(140b)은 상기 액티브층(140a)과 상기 소스 전극(151) 및 상기 액티브층(140a)과 상기 드레인 전극(152) 사이에 전하의 이동 장벽을 낮추는 기능을 한다.
상기 소스 전극(151)은 데이터 라인(미도시)에서 연장형성되어 있고, 상기 드레인 전극(152)은 상기 소스 전극(151)과 소정 간격으로 이격되어 서로 마주하고 있다.
상기 소스 전극(151) 및 드레인 전극(152)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 보호막(160)은 상기 드레인 전극(152)의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극(151) 및 드레인 전극(152) 상에 형성된다.
상기 보호막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 화소 전극(170)은 상기 콘택홀을 통해 상기 드레인 전극(152)과 전기적으로 접속되어 있다.
상기 화소 전극(170)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.
<박막 트랜지스터의 제조방법 및 박막 트랜지스터 기판의 제조방법>
도 3a 내지 도 3e는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 1에 도시한 박막 트랜지스터 기판의 제조공정에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 각각의 구성의 재료 등에 대한 반복적인 설명은 생략하기로 한다.
우선, 도 3a에서 알 수 있듯이, 기판(110) 상에 게이트 전극(121)을 형성한다.
상기 게이트 전극(121)은 상기 기판(110) 상에 소정의 금속물질을 적층하고, 소정의 금속물질 상에 포토 레지스트를 적층한 후, 마스크를 이용하여 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 패턴 형성할 수 있으며, 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 마스크 공정을 이용하여 수행할 수 있다.
한편, 도시하지는 않았지만, 상기 게이트 전극(121)을 형성하는 공정 시에 상기 게이트 전극(121)과 연결되는 게이트 라인을 동시에 형성하게 된다.
다음, 도 3b에서 알 수 있듯이, 상기 게이트 전극(121) 상에 실리콘 산화막(SiOx)으로 이루어지는 게이트 절연막(130)을 형성한다.
상기 게이트 절연막(130)은 가용성 공정(Soluble Process)을 이용하여 형성할 수 있다.
상기 가용성 공정(Soluble Process)은 디핑(Dipping), 스핀 코팅(Spin Coating), 롤 프린팅(Roll Printing), 노즐 코팅(Nozzle Coating), 슬릿 코팅(Slit Coating), 또는 잉크젯팅(Inkjetting) 중 어느 하나에 의하여 이루어질 수 있다.
즉, 상기 게이트 전극(121)이 형성된 상기 기판(110)을 형성 물질의 솔벤트(Solvent) 내에 디핑(Dipping)하거나, 상기 게이트 전극(121)이 형성된 상기 기판(110) 상부에 형성 물질의 솔벤트(Solovent)를 스핀 코팅(Spin Coating)하거나 롤 프린팅(Roll Printing), 솔벤트를 연속하여 뿌리는 노즐 코팅(Nozzle Coating)또는 판상의 슬릿(Slit)을 구비하여 상기 슬릿에 대응되는 부분을 용액으로 코팅하는 슬릿 코팅(Slit Coating), 상기 솔벤트를 도팅 단위로 잉크젯팅(Inkjetting)하여 이루어지는 것과 같이 가용성 공정(Soluble Process)으로 형성할 수 있다.
이후에, 표면 처리를 통하여 게이트 절연막(130)의 계면을 이산화규소(SiO2) 박막으로 개질한다.
도 4를 참조하여, 상기 표면 처리에 대해서 상세하게 설명하기로 한다.
도 4는 도 3b의 I 부분을 상세하게 나타내는 확대도이다.
도 4에서 알 수 있듯이, 상기 가용성 공정(Soluble Process)을 적용하는 경우, 상기 게이트 절연막(130)은 용액(Solution) 내에 존재하는 이종원소와 필연적으로 결합하기 때문에, 상기 게이트 절연막(130)의 화학양론(Stoichiometry)이 맞지 않게 된다.
결과적으로, 상기 게이트 절연막(130)의 내부와 외부에 상대적으로 많은 결함(Defect) 예를 들면, 댕글링 본드(Dangling Bond), OH 본드(OH bond) 등이 존재하게 된다.
더욱이, 상기 게이트 절연막(130)의 계면에 존재하는 결함 사이트(Defect Site)에 전하가 트랩(Trap)되기 때문에, 트랩된 전하에 의하여 전자의 흐름이 방해받게 되어, 박막 트랜지스터의 전기적인 특성이 저하되는 문제점이 있다.
이에, 본 발명에서는, 상기 가용성 공정(Soluble Process)을 통하여 형성된 상기 게이트 절연막(130)에 표면 처리를 함으로써, 추후 공정에서 형성되는 반도체층(140)과 접촉하는 상기 게이트 절연막(130)의 계면에 국부적으로 강하고 안정적인 이산화규소(SiO2) 박막으로 개질된 게이트 절연막 표면(130a)을 형성한다.
상기 표면 처리는 급속 열처리(Rapid Thermal Annealing) 방법에 의하여 이루어질 수 있다.
상기 계면 특성을 향상시키기 위한 방법으로는 산 처리(Acid Treatment), 플라즈마 처리(Plasma Treatment), 열처리(Annealing Treatment) 등이 있으나, 본 발명에서는 상기 열처리, 특히 급속 열처리를 고려하였다.
상기 산 처리는 표면 거칠기가 증가하고, 상기 플라즈마 처리는 표면 거칠기 및 이종 원소 흡착을 증가시키기 때문에 박막 트랜지스터의 전기적인 특성을 저하시키는 문제가 있다.
반면, 상기 급속 열처리는 비교적 짧은 시간에 순간적으로 표면 특성의 개질이 가능하기 때문에(밀도 증가), 다른 소자 특성의 변화 없이 전기적인 특성을 향상시킬 수 있는 장점이 있다.
상기 급속 열처리(Rapid Thermal Annealing)는 500∼2000℃의 온도에서 5초~10분 동안 진행할 수 있다.
상기 급속 열처리(Rapid Thermal Annealing)는 산소(O2), 질소(N2), 공기(Air), 또는 포밍 가스(Forming Gas) 중 어느 하나 또는 이들의 조합으로 형성된 분위기(Atmosphere)에서 이루어질 수 있다. 여기서, 포밍 가스란 질소(N2) 및 수소(H2)의 혼합 가스로서, 몰 분율(Mole Fraction)은 일반적으로 가변적이지만, 질소(N2) : 수소(H2)의 비율을 95% : 5%로 형성하는 것이 바람직하다.
본 발명의 실시예에서는, 도 4에서 알 수 있듯이, 산소(O2) 분위기 및 500℃의 온도에서 10초 동안 상기 급속 열처리(Rapid Thermal Annealing)를 진행한다.
다음, 도 3c에서 알 수 있듯이, 상기 게이트 절연막(130)의 계면에 이산화규소(SiO2) 박막으로 개질된 게이트 절연막 표면(130a)을 형성한다.
도 5를 참조하여, 상기 게이트 절연막 표면(130a)의 구성에 대해서 상세하게 설명하기로 한다.
도 5는 도 3c의 I' 부분을 상세하게 나타내는 확대도이다.
상기 게이트 절연막 표면(130a)은 Si-O-Si 네트워크(Network) 구조로 연결되어 있다.
상기 게이트 절연막(130)은 가용성 공정(Soluble Process)를 통하여 형성되어 계면에 많은 댕글링 본드(Dangling Bond)가 존재하였으나, 상기 표면 처리를 통하여 상기 댕글링 본드(Dangling Bond)를 제거하고 이산화규소(SiO2) 박막을 형성함으로써, 원천적으로 결함 사이트(Defect Site)를 제거할 수 있다.
상기 게이트 절연막 표면(130a)은 상기 게이트 절연막의 전체 두께의 절반 이하까지 형성할 수 있다.
다음, 도 3d에서 알 수 있듯이, 상기 게이트 절연막(130) 상에 상기 게이트 전극(121)과 중첩하도록 반도체층(140)을 형성하고, 상기 반도체층(140)의 소정 영역과 중첩하도록 데이터 라인(미도시)에서 연장되는 소스 전극(151) 및 상기 소스 전극(151)과 이격하는 드레인 전극(152)을 형성한다.
상기 반도체층(140)을 마스크 공정을 이용하여 형성한 후, 이어서 상기 소스 전극(151) 및 드레인 전극(152)을 마스크 공정을 이용하여 형성할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 하프톤 마스크를 이용하여 한 번의 마스크 공정을 이용하여 상기 반도체층(140)과 상기 소스/드레인 전극(151, 152)을 동시에 형성할 수도 있으며, 이 경우에는 상기 반도체층(140)과 상기 소스/드레인 전극(151, 152)의 패턴모습이 서로 유사하게 형성된다.
상기 반도체층(140)을 형성하는 공정은 상기 게이트 절연막(130) 상에 순수한 비정질 실리콘 반도체로 이루어진 액티브층(140a)을 형성하는 공정과 상기 액티브층(140a)과 상기 소스/드레인 전극(151, 152) 사이에 불순물이 포함된 비정질 실리콘 반도체로 이루어진 오믹콘택층(140b)을 형성하는 공정을 포함할 수 있다.
다음, 도 3e에서 알 수 있듯이, 상기 드레인 전극(152)의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극(151) 및 드레인 전극(152) 상에 보호막(160)을 형성한다.
이후, 상기 콘택홀을 통해 상기 드레인 전극(152)과 전기적으로 접속되도록 화소 전극(170)을 형성한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 121: 게이트 전극
130: 게이트 절연막 130a: 게이트 절연막 표면
140: 반도체층 140a: 액티브층
140b: 오믹콘택층 151: 소스 전극
152: 드레인 전극 160: 보호막
170: 화소 전극 T: 박막 트랜지스터
130: 게이트 절연막 130a: 게이트 절연막 표면
140: 반도체층 140a: 액티브층
140b: 오믹콘택층 151: 소스 전극
152: 드레인 전극 160: 보호막
170: 화소 전극 T: 박막 트랜지스터
Claims (10)
- 기판 상에 게이트 전극을 형성하는 공정;
상기 게이트 전극 상에 실리콘 산화막(SiOx)으로 이루어지는 게이트 절연막을 가용성 공정(Soluble Process)을 통해 형성하는 공정;
표면 처리를 통하여 상기 게이트 절연막 표면을 이산화규소(SiO2) 박막으로 개질하는 공정;
상기 게이트 전극과 중첩하도록 상기 게이트 절연막 표면 상에 직접 반도체층을 형성하는 공정; 및
상기 반도체층의 소정 영역과 중첩하도록 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 형성하는 공정을 포함하며,
상기 표면 처리에 의하여 화학양론(Stoichiometry)을 맞추어 상기 게이트 절연막을 안정적인 막으로 형성하고,
상기 표면 처리는 급속 열처리(Rapid Thermal Annealing) 방법에 의하여 500∼2000℃의 온도에서 5초~10분 동안 이루어지며,
상기 게이트 절연막 표면의 두께는 상기 게이트 절연막의 전체 두께의 절반 이하인, 박막 트랜지스터의 제조방법. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 급속 열처리(Rapid Thermal Annealing)는 산소(O2), 질소(N2), 공기(Air), 또는 포밍 가스(Forming Gas) 중 어느 하나 또는 이들의 조합으로 형성된 분위기(Atmosphere)에서 이루어지는, 박막 트랜지스터의 제조방법. - 제 1 항에 있어서,
상기 가용성 공정(Soluble Process)은 디핑(Dipping), 스핀 코팅(Spin Coating), 롤 프린팅(Roll Printing), 노즐 코팅(Nozzle Coating), 슬릿 코팅(Slit Coating), 또는 잉크젯팅(Inkjetting) 중 어느 하나에 의하여 이루어지는, 박막 트랜지스터의 제조방법. - 제 1 항에 있어서,
상기 반도체층을 형성하는 공정은,
상기 게이트 절연막 상에 순수한 비정질 실리콘 반도체로 이루어진 액티브층을 형성하는 공정; 및
상기 액티브층과 상기 소스 및 드레인 전극 사이에 불순물이 포함된 비정질 실리콘 반도체로 이루어진 오믹콘택층을 형성하는 공정을 포함하는, 박막 트랜지스터의 제조방법. - 박막 트랜지스터를 준비하는 공정;
드레인 전극의 일부를 노출시키는 콘택홀을 갖도록 소스 전극 및 드레인 전극 상에 보호막을 형성하는 공정; 및
상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되도록 화소 전극을 형성하는 공정을 포함하여 이루어지고,
상기 박막 트랜지스터를 준비하는 공정은 상기 제 1 항, 제 4 항 내지 제 6 항 중 어느 한 항에 따른 박막 트랜지스터의 제조방법으로 이루어진, 박막 트랜지스터 기판의 제조방법. - 기판 상에 배치된 게이트 전극;
상기 게이트 전극 상에 배치된 게이트 절연막;
상기 게이트 전극과 중첩하도록 상기 게이트 절연막 표면 상에 직접 배치된 반도체층; 및
상기 반도체층의 소정 영역과 중첩하도록 배치된 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 포함하며,
상기 게이트 절연막은 실리콘 산화막(SiOx)으로 형성되고,
상기 반도체층과 접촉하여 계면을 형성하는 상기 게이트 절연막 표면은 500∼2000℃의 온도에서 5초~10분 동안 이루어지는 급속 열처리(Rapid Thermal Annealing) 방법에 의하여 이산화규소(SiO2) 박막으로 형성되며,
상기 게이트 절연막 표면의 두께는 상기 게이트 절연막의 전체 두께의 절반 이하인, 박막 트랜지스터. - 제 8 항에 있어서,
상기 반도체층은,
순수한 비정질 실리콘 반도체로 형성된 액티브층; 및
상기 액티브층과 상기 소스 및 드레인 전극 사이에서 불순물이 포함된 비정질 실리콘 반도체로 형성된 오믹콘택층을 포함하는, 박막 트랜지스터. - 박막 트랜지스터;
상기 드레인 전극의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 및
상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속하도록 형성된 화소 전극을 포함하여 이루어지고,
상기 박막 트랜지스터는 상기 제 8 항 내지 제 9 항 중 어느 한 항에 따른 박막 트랜지스터로 이루어진, 박막 트랜지스터 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110123265A KR101930371B1 (ko) | 2011-11-24 | 2011-11-24 | 박막 트랜지스터, 박막 트랜지스터 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110123265A KR101930371B1 (ko) | 2011-11-24 | 2011-11-24 | 박막 트랜지스터, 박막 트랜지스터 기판 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130057522A KR20130057522A (ko) | 2013-06-03 |
| KR101930371B1 true KR101930371B1 (ko) | 2018-12-18 |
Family
ID=48857073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110123265A KR101930371B1 (ko) | 2011-11-24 | 2011-11-24 | 박막 트랜지스터, 박막 트랜지스터 기판 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101930371B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315043B1 (ko) * | 1999-12-28 | 2001-11-26 | 박종섭 | 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체소자의 제조방법 |
| US20020119607A1 (en) | 1997-12-26 | 2002-08-29 | Seiko Epson Corporation | Method for manufacturing silicon oxide film, method for manufacturing semiconductor device, semiconductor device, display device and infrared light irradiating device |
| JP2011104829A (ja) | 2009-11-16 | 2011-06-02 | Konica Minolta Holdings Inc | ガスバリアフィルム及び有機光電変換素子 |
| US20120007086A1 (en) | 2010-07-06 | 2012-01-12 | Jae Young Oh | Thin film transistor substrate and liquid crystal display device using the same |
-
2011
- 2011-11-24 KR KR1020110123265A patent/KR101930371B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020119607A1 (en) | 1997-12-26 | 2002-08-29 | Seiko Epson Corporation | Method for manufacturing silicon oxide film, method for manufacturing semiconductor device, semiconductor device, display device and infrared light irradiating device |
| KR100315043B1 (ko) * | 1999-12-28 | 2001-11-26 | 박종섭 | 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체소자의 제조방법 |
| JP2011104829A (ja) | 2009-11-16 | 2011-06-02 | Konica Minolta Holdings Inc | ガスバリアフィルム及び有機光電変換素子 |
| US20120007086A1 (en) | 2010-07-06 | 2012-01-12 | Jae Young Oh | Thin film transistor substrate and liquid crystal display device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130057522A (ko) | 2013-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2018227750A1 (zh) | 柔性tft基板的制作方法 | |
| KR102180037B1 (ko) | 가요성 표시 장치 및 그 제조 방법 | |
| US9280007B2 (en) | Method of manufacturing flexible display device | |
| WO2016041304A1 (zh) | 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置 | |
| WO2016000336A1 (zh) | 低温多晶硅tft阵列基板及其制备方法、显示装置 | |
| US8273615B2 (en) | Thin film transistor and method of fabricating the same | |
| US9761616B2 (en) | Manufacturing method of array substrate with reduced number of patterning processes array substrate and display device | |
| US20070262318A1 (en) | Method for manufacturing display device | |
| KR102169861B1 (ko) | 어레이기판 및 이의 제조방법 | |
| US10665721B1 (en) | Manufacturing method of flexible TFT backplane and flexible TFT backplane | |
| WO2018040608A1 (zh) | 氧化物薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| KR20030064303A (ko) | 발광장치 및 그 제조방법 | |
| WO2012117439A1 (ja) | 薄膜半導体装置及びその製造方法 | |
| WO2013021416A1 (ja) | 薄膜半導体装置及び薄膜半導体装置の製造方法 | |
| US20160218124A1 (en) | Thin film transistor driving backplane and manufacturing method thereof, and display panel | |
| KR20100056649A (ko) | 어레이 기판 및 이의 제조방법 | |
| WO2013061574A1 (ja) | 薄膜半導体装置 | |
| CN103189970A (zh) | 薄膜半导体装置以及薄膜半导体装置的制造方法 | |
| US20180315781A1 (en) | Complementary thin film transistor and manufacturing method thereof, and array substrate | |
| KR101423907B1 (ko) | 산화물 박막 트랜지스터 및 그 제조방법 | |
| JP2011253921A (ja) | アクティブマトリックス基板及び液晶装置 | |
| WO2019153430A1 (zh) | Tft基板及其制作方法与oled基板 | |
| KR101472798B1 (ko) | ＺｎＯ 계 박막 트랜지스터의 제조방법 | |
| KR20080102665A (ko) | 박막 트랜지스터 및 이를 포함하는 표시장치 | |
| CN113284910B (zh) | 显示背板、制作方法以及显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |