JPS62136043A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は分離深さの深い絶縁分離を得ることのできる
半導体集積回路に関する。

従来の技術 従来、絶縁物で素子分離を行う方法として分離形成領域
の半導体基板をエツチングして溝を形成し、前記溝を絶
縁膜もしくは多結晶半導体膜で埋その製造方法の一例を
第２図Ａ〜Ｄに示す。

まずＰ形シリコン基板１上にＳｉ３Ｎ４膜２を形成し、
ホトリソ技術およびＲＩＥ法により分離形成領域のＳｉ
３Ｎ４膜２を除去し、シリコン基板１をエツチングして
幅２μｍ、深さ３〜５μｍの溝３を形成する。そしてチ
ャンネルストッパー用のボロンを溝３の底部にイオン注
入して注入領域５を形成する（第２図Ａ）。

次に、Ｓｉ３Ｎ４膜２を除去し、基板表面に厚さ約０．
２μ風の５ｉ０２膜６を形成する。同時に注入領域５は
Ｐ＋形チャンネルストッパー領域７が形成される（第２
図Ｂ）。

次に、多結晶７リコン膜を約１μｍ成長させ、ＰＯＣｅ
３の拡散によりｎ＋形多結晶シリコン膜にする。そして
ＲＩＩＣ技術を用いて溝３にのみ多結晶シリコン膜８を
残す（第２図Ｇ）。

次圧、５ｉ０２膜６を除去し、加熱酸化すると、ｎ形多
結晶シリコン膜８上には厚さ０．５ハの５ｉ０２膜９、
シリコン基板上には厚さ０．２μ風のＳｉＯ２膜１０を
形成する（第２図Ｄ）。

上記工程において、溝３には多結晶シリコン膜８．５ｉ
０２膜６，９で埋められ絶縁分離領域が形成される。

発明が解決しようとする問題点 上記工程において、溝３を形成する場合、分離領域の歪
を緩和させるため、および横方向へもエツチングが進む
ため溝の側面が傾斜する。ノ（イポーラＬＳＩの分離の
例を第３図に示すっＰ形基板１１にｎ＋形埋込領域１２
、　エピタキシアル層１３、シリコンのエツチングマス
クとしてＳｉＯ２膜１４全１４ヲ形成そして５１０２膜
１４をマスクとして／リコンをエツチングして溝１５を
形成する０このとき、分離領域の歪を緩和させるだめに
横方向へもエツチングを進めるためと、５ｉ０２膜１４
のエツチング窓の端がエツチングにより後退するために
溝１５の側面は傾斜をもつ。そのためにチャンネルスト
ッパー用のボロンをイオン注入すると溝の側面１６にも
ボロンが注入され、Ｐ＋形領領域１７ｎ影領域１２と接
してしまう。

丑だ溝３の深さが深く、幅が狭いと溝に空洞が生じるの
で完全に多結晶シリコン膜８を埋めるのは困難である。

問題点を解決するだめの手段 上記問題点を解決する本発明の技術的手段は、分離形成
領域の所定の領域の半導体基板を所定の深さまで除去し
、溝を形成する。そして前記溝中に絶縁体もしくは多結
晶半導体を埋め、前記基板上にエビタキ・／アル層を形
成する工程、前記エピタキシアル層の分離形成領域のエ
ピタキシアル層を除去して凹部を形成する。前記凹部を
絶縁体もしくは多結晶半導体で埋める方法である。

作用 この技術的手段による作用は次のようになる。

すなわち、分離用溝を深くすることなく分離深さの深い
分離が可能であるので、高歩留の絶縁分離をすることが
できる。

さら疋基板と導体配線間容量を簡単な工程で小さくする
ことができる。

実施例 以下、本発明の一実施例としてバイポーラＩＣの製造工
程を第１図Ａ−Ｇに示す。

まず、選択拡散法によりＰ形基板２０のトランジスタ形
成領域にアンチモンを拡散して拡散深さ１ハのｎ＋形領
領域２１形成する（第１図人）。

次に、前記基板上に厚さ０．１μｍの５ｉ０２膜２２、
厚さ０．１μｍのＳｉ３Ｎ４膜２３を形成する。そして
ホ）　ＩＪソ技術により、ｎ＋＋込領域２１の周辺のホ
トレジスト膜２４を除去し、ホトレジスト膜２４をマス
クにしてシリコン基板２０をエンチングし、深さ１．５
〜２μｍ９幅１〜１．５μｍの溝２５を形成する。そし
て、ホトレジスト膜２４をマスクにして溝２５の底面に
ホロンを１×１０１３１０ｎＳ／ｃ１ｎ２注入し、注入
領域２６を形成する（第１図Ｂ）。

次に、Ｓｉ３Ｎ４２３をマスクにして溝周辺に厚さ０．
１〜０６２μｍの５ｉ０２膜２７を加熱酸化法で形成す
る。その後厚さ１μｍの多結晶シリコン膜２８を形成す
る（第１図Ｃ）。

次に、ホトレジスト膜を塗布して表面を平坦てし、前記
ホトレジスト膜および５ｉ５Ｎ４膜２３上の多結晶ンリ
コン膜を除去し、溝２５を多結晶シリコン膜２８で埋め
る。そしてＳｉ３Ｎ４膜２３．５ｉ０２膜２２を除去す
る（第１図Ｄ）。

次にｎ形０．５Ω・α、厚さ１μｍのエピタキシアル層
を形成する。そうすると単結晶上には単結晶のエピタキ
シアル層２９が、５１０２膜２７および多結晶シリコン
膜２８上には多結晶シリコン層３０が形成される（第１
図Ｅ）。

次にホトレジスト膜３１をマスクにしてトランジスタ形
成領域以外のエピタキシアル層２９および多結晶シリコ
ン膜３０を除去して凹部４ｏを形成する（第１図Ｆ）。

次に５ｉＨ２Ｃｅ２とＮ２０の熱分解により厚さ１μｍ
の８１０２膜３２を形成する。そして前記基板上にホト
レジスト膜を塗布して表面を平坦にした後、ドライエッ
チ技術によりホトレジスト膜およびエピタキシアル層２
９上の５ｉ０２膜３２を除去して平坦な表面にする。そ
してＰ＋形ベース領域３３．１形エミッタ領域３４、ｎ
＋形コレクタコンタクト領域３５を形成してｎｐｎ　ｌ
−ランジスタを形成する。

３６は５ｉ０２膜、３７はアルミ配線である（第１図Ｇ
）。

上記工程において、素子間分離用５１０２膜３２の厚さ
が厚いのでアルミ配線３７と基板２０間の寄生容量が小
さいので高速の集積回路を実現することができる。

また、ｎ＋埋込領域２１よりも深い分離領域を形成して
いるのでチャネルストッパー領域２６とｎ＋埋込領域２
１とが接しないのでコレクタ・基板間の耐圧を大きく、
ｐ−ｎ接合容量を小さくすることができる。上記のよう
に深い分離を形成しても溝２６の深さは１．５〜２μ風
で良いので溝を形成するのが容易であるし、多結晶シリ
コン膜２８を埋めるのも容易である。

また上記工程において、多結晶シリコン膜２８の代りに
８１０２膜を形成しても良いし、５１０２膜３２の代り
に多結晶シリコン膜を用い、その表面を酸化しても良い
。

発明の効果 本発明によれば、溝の深さを深くすることなく深さの深
い絶縁分離を形成することができる。そのために溝部分
を５ｉ０２膜、多結晶シリコンのような充填材で完全に
埋めることができるし、チャンネルストッパー用不純物
注入は溝底面のみに形成することができる。

また素子間分離用の深い分離と、導体配線直下その他の
浅い分離領域を同一工程で形成することができる。

また導体配線と基板間の寄生容量が小さいので高速の集
積回路を実現することができる。

を示す断面肴帝テ発−図、第２図は従来の絶縁分離工程
を示す断面栴会テ；＝図、第３図は従来の絶縁分離工程
の分離溝形成後の断面梼帝図である。

２７．３２．３６・・・・・・５ｉ０２膜、２８・・・
・・・多結晶シリコン、２９・・・・・・エピタキシア
ル層。

代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第　１　図 ｄエビ 第　２　図 第３図 ！、ダ

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の所定の領域を所定の深さまで除去し
   、溝を形成する工程、前記溝を絶縁膜もしくは多結晶半
   導体で埋める工程、前記基板上にエピタキシアル層を形
   成する工程、前記エピタキシアル層の所定の領域を除去
   して凹部を形成する工程、前記凹部を絶縁膜もしくは多
   結晶半導体で埋める工程とを有することを特徴とする半
   導体集積回路の製造方法。