KR900001245B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a도∼1d도는 종래의 도랑형 분리방식을 채용한 반도체장치의 제조방법을 공정순으로 나타낸 반도체재료의 단면도.
제2a도∼2j도는 본 발명에 따른 도랑형 분리방식을 채용한 반도체장치의 제조방법을 공정순으로 나타낸 반도체재료의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : N+형 매립층
13 : 에피텍셜층 14 : 열산화막
15 : 개구부 16 : PSG층
17 : N+영역 18 : 열산화막
19 : 차단층 20 : 도랑
21 : 산화막 22 : 절연체층
31 : 반도체기판 32 : N+형 매립층
33 : 에피텍셜층 34 : 열산화막
35 : 질화규소막 36 : 차단층
37 : Al층 38 : 도랑
39 : P형 불순물 40 : 다결정실리콘층
40' : 접속영역 41 : 산화규소
42 : 열산화막 43 : 질화규소막
44 : 베이스영역 45 : 챈널 스톱퍼 영역
46 : 절연막 47 : 에미터영역
48 : 콜렉터영역 49 : 에미터전극
50 : 베이스전극 51 : 콜렉터전극
본 발명은 매립층을 구비하고 있는 반도체장치의 제조 방법에 관한 것이다.
종래의 바이폴라형 집적회로에서는 이미 매립영역이 형성되어져 있는 반도체기판에다 기상성장층을 형성시킨 다음, 잇달아 이 기상성장층의 일부분을 다른 부분과 전기적으로 분리시키는 도상영역(圖狀領域)을 형성시키고 있는 바, 이러한 도상영역을 형성시킬 때에는 기능소자를 형성시키는 수단이 많이 사용되고 있다.
그리고 상기와 같은 도상영역을 형성함에 있어서는 PN접합을 분리시키는 수단이나 절연물을 분리시키는 수단, 또는 이들 두가지 수단을 조합해서 된 분리수단이 이용되고 있지만, 최근에는 RIE(Reactive Ion Etching Technique)이 보급됨에 따라 도랑형 분리방식(溝型分離方式)을 이용해서 반도체장치를 축소시키는 경향이 있다.
그런데, 상기의 도랑형 분리방식을 채택한 종래예에 대해 제1a도∼1d도를 참조해서 설명하면 다음과 같다.
우선, P형의 도전형인 반도체기판(11)에다 N+형의 매립층(12)을 설치한 다음 여기에 5㎛두께의 에피텍셜층(13)을 퇴적시키게 되는데, 그 단면도는 제1a도에 도시해 놓은 것과 같고, 이 도면에 나타낸 매립층(12)의 두께는 2㎛이다. 다음에는 상기 에피텍셜층(13)의 노출표면에다 두께가 약 5000Å인 열산화막(14)을 형성시킨 후 사진식각공정으로 이 열산화막(14)의 특정부분에다 개구부(15)를 마련해서 확산용 불순물을 포함하고 있는 산화물층(예컨데 PSG(phosphosilicate glass)층 : 16)을 열산화막(14)상에 퇴적시킨다. 이어 상기 퇴적체에다가 장시간에 걸친 고온열처리를 하여 이른바 깊은 N+영역(17)을 형성시킨다(제1b도). 이러한 열처리공정에 의해서 PSG층(16)에 함유된 불순물인 인(P)이 에피텍셜층(13)의 내부로 예컨대 2㎛정도로 확산되게 되는데, 이때 매립층(12)으로부터의 삼출(스며나옴)에 의해 이 2㎛깊이의 위치에서 N+영역(17)과 매립층(12)이 서로 연결되게 된다.
상기와 같은 확산공정에서는 에피텍셜층(13)과 같은 거리로 노출표면에 연해있는 방향에 또한 불순물이 확산되기 때문에, 개구부(15)의 주변 2㎛영역도 PSG층(16)에 함유된 불순물(인:P)에 의해 N+형 영역으로 된다. 여기서 만약 개구부(15)의 면적을 1×5μ㎡이라 한다면 N+형 접속영역의 폭은 5×9μ㎡으로 된다.
다음에는, 상기한 열산화막(14) 및 PSG층(16)을 제거하고 나서 새로운 열산화막(18)으로 에피텍셜층(13)의 노출표면을 피복하고, 이어 RIE법에 따른 처리에 대한 차단층(19)을 형성시킨 후, 분리용으로 사용되는 환상(環狀)의 도랑(20)을 에피텍셜층(13)에다 형성시킨다(제1c도).
그후 이 도랑(20)의 표면에다 산화막(21)을 형성시키고 나서 2산화규소나 질화규소같은 절연체층(22)을 채워넣으므로써 이른바 도상영역을 형성시키고, 이곳에 기능소자를 설치하게 된다(제1d도).
이상에서 설명한 도랑형 분리기술은 소자분리영역을 축소시키려는 의도에서 개발되었지만, 매립층이 구비된 반도체장치에 이 분리기술을 응용하게 되는 경우에는 매립층과 기상성장 표면영역의 전기적 접속을 불순물확산으로 행하고 있으므로 상기한 횡방향확산에 의해 그 효과가 충분히 나타나지 않게되고, 또 에피텍셜층(13)에서는 매립층(12)으로 부터의 삼출(새로 나옴)에 의해 그 두께의 1/2정도가 N+형화하고 있으므로 미리 그 두께를 예상해서 반도체장치를 크게 형성시킬 필요가 있는데, 이렇게 되면 제조원가가 상승하게 된다.
상기한 방식이외의 도랑형 분리방식을 채택한 예로서는 예컨데 미국특허 제4,140,558호(1978년 3월 2일 발행)를 들 수가 있는바, 이 방법은 도상영역을 분할하는 분리용 도랑을 2단계로 형성시키고, 매립층과 기상성장 표면영역의 전기적 접속(접속영역의 형성)을 분리용 도랑측면으로 부터의 불순물확산으로 행하도록 되어있다. 그러나 이 경우에도 접속영역의 형성이 비교적 고온(예컨데 1000~1050℃)에서의 불순물확산에 의해 실시되고 있기 때문에 접속영역의 폭이 넓어지는 것을 피할 수 없을 뿐만 아니라, 산소의 침투에 의한 에피텍셜층의 결함발생이나 매립층으로부터 불순물이 새는 것과 같은 문제점이 생기게 된다.
본 발명은 상기와 같은 종래의 방법들이 갖고 있는 문제점들을 해소시키기 위해 발명된 것으로서, 매립층과 에티텍셜층간의 접속영역을 미세하게 만들 수 있도록 된 반
이러한 목적을 달성하기 위해서 본 발명은, 반도체기판의 한 표면에 매립영역을 형성시키는 공정과, 상기 매립영역을 포함하여 상기 반도체기판의 한 표면에 기상성장층을 형성시키는 공정, 상기 매립영역을 관통하도록 해서 환상의 도랑을 형성시키는 공정, 상기 환상 도랑의 측면에만 도전층을 퇴적시키는 공정, 상기 환장 도랑이 내부에 절연체를 채워넣는 공정 및, 상기 매립영역과 상기 환상 도랑내의 절연재로 둘러싸인 상기 기상성장층에 기능소자를 형성시키는 공정들로 구성된다.
위와 같은 공정으로 된 본 발명을 사용하면, 매립층의 삼출(새어나옴)현상을 피할 수 있고, 이와함께 두께를 작게해서 반도체장치의 미세화를 도모할 수 있게 된다.
이하 도면에 도시된 실시예를 참조해서 본 발명을 상세히 설명한다.
우선, 제2a도에 도시되어져 있는 것처럼, P형의 도전형인 반도체기판(31)의 표면중 일부나 그 전체에 N+형의 매립층(32)을 형성시킨 다음, 그 위에다 두께가 3μm정도인 에피텍셜층(33)을 퇴적시킨다.
다음에는 제2b도에 나타낸 것처럼 상기 에피텍셜층(33)의 표면에다 약 0.05μm두께의 열산화막(34)과 0.1μm두께의 질화규소막(35)을 차례로 퇴적시킨 후, 1.5μm의 SiO2막을 퇴적시키고 패터닝해서 차단층(36)을 형성시킨다.
다음으로, 상기한 적층구조의 윗면에 Al층(37)을 퇴적시키고, 도랑형성 예정부위만이 개방되도록 패터닝하며, 그 나머지 Al층(37)을 마스크로 하여 도상영역 형성용인 환상의 도랑(38)을 RIE법으로 엣칭하되, 매립층(32)을 관통하도록 엣칭한다(제2c도).
그후에는 Al층(37)을 제거하고 차단층(36)을 마스크로 해서 노출된14 -2
다음에는 제2e도에 나타낸 것처럼, 인(P)이나 인(P)+비소(As)와 같은 N-형의 불순물을 함유하는 다결정 실리콘층(40)을 도랑(38)의 내면과 차단층(36) 및 노출된 질화규소층(35)상에 퇴적시킨다. 이 다결정 실리콘층(40)의 퇴적방법으로는 CVD법(화학적 기상성장법)이나 PVD법(물리적 증착법)을 채택할 수 있다.
다음으로, RIE법을 통하여 도랑(38)의 밑바닥과 차단층(36)의 윗부분 및 질화규소막(35)의 윗부분에 퇴적되어 있는 다결정실리콘층(40)을 제거한다. 이러한 RIE공정에서는 도랑(38)의 측벽에 부착된 다결정실리콘층(40)이 제거되지 않고 남아있게 되므로, 도전층(접속영역 40')이 형성되는 결과가 되고, 이 접속영역(40')은 에피텍셜층(33)의 표면과 매립층(32)을 전기적으로 연결시키는 통로로서 기능하게 된다(제2f도).
다음에는 CVD법으로 산화규소(41)를 적층구조의 윗부분으로부터 퇴적시켜서 도랑(38)의 내부를 완전히 매립한다(제2g도). 그후 제2h도처럼 도랑(38)의 내부 아닌곳에 있는 산화규소(41)와 차단층(36), 질화규소막(35) 및 열산화막(34)을 엣칭으로 제거해서 에피텍셜층(33)의 윗면을 노출시키므로써 적층구조의 면을 평탄하게 한다.
그후, 다시 새로운 열산화막(42) 및 질화규소막(43)을 피복시키고 가열처리를 해서 주입된 P형 불순물(39)을 활성화시킨다. 이에따라 에피텍셜층(33)중에 트랜지스터의 베이스영역(44)이 형성되고, 도랑(38)의 밑부분에 챈널 스톱퍼 영역(45)이 형성된다.
다음에는 질화규소막(43)의 윗면에 SiO2등의 절연막(46)을 형성시키고 사진식각
다음에는 베이스영역을 형성시키기 위해 질화규소막(43)과 열산화막(42)을 선택적으로 엣칭·제거한 후 알루미늄같은 도전성물질을 퇴적시켜 패터닝하므로써 에미터전극(49)과 베이스전극(50) 및 콜렉터전극(51)을 형성시킨다.
이로써 바이폴라형 트랜지스터를 얻게 된다.
이상에서 설명한 것처럼 본 발명에 의하면 1회의 도랑형성공정으로 매립층을 관통하는 소자영역 분리용 도랑을 형성시키고, 그 도랑의 측벽에 도전층을 퇴적시켜 상기 매립층과 이 매립층상의 에피텍셜 성장층표면에 있는 소자영역을 전기적으로 접속시키게 되는데, 이런 접속층을 예컨데 600℃정도의 저온에서 단시간(종래 확산법의 1/3시간 정도)내에 형성시킬 수 있기 때문에 반도체기판에 대한 열부하를 작게할 수 있고, 반도체기판상에서 에피텍셜층의 열화(예컨데 산소가 스며나옴으로 인한 결함의 발생)를 감소시킬 수도 있는 한편, 종래의 불순물 확산방법과 비교해 볼때 접속영역의 저저항화와 미세화를 달성할 수가 있다.
이 외에 매립층의 삼출로부터 비롯되었던 에피텍셜층의 두께증대에 대한 필요성도 실질적으로 회피할 수 있다.
더욱이, 본 발명에 관한 기능소자는 매립층과 도전층으로 둘러싸여 형성되므로, 전위분포의 비균일성을 감소시켜서 장치의 특성을 향상시킬 수 있다.

Claims (6)

  1. 반도체기판(31)의 한표면에 매립영역(32)을 형성시키는 제1공정과, 상기 매립영역(32)을 포함하는 반도체기판(31)의 한표면에 기상성장층(33)을 형성시키는 제2공정을 구비하고 있는 반도체장치의 제조방법에 있어서, 상기 매립영역(32)을 관통하도록 환상의 도랑(38)을 형성시키는 제3공정과, 상기 도랑(38)의 측면에만 도전층(40')을 퇴적시키는 제4공정, 상기 도랑(38)의 내부에다 절연재(41)를 채워넣는 제5공정, 상기 매립영역(32)과 도랑(38)내의 절연재(41)로 둘러싸인 기상성장층(33)에 기능소자를 형성시키는 제6공정등을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 제3공정에서 형성되는 도랑(38)의 측면은 반도체기판(31)에 대해 거의 수직인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 제4공정은 도랑(38)의 내부측면 전체에 불순물을 함유하는 다결정실리콘층(40)을 퇴적시키고 난 후 RIE법으로 엣칭하되 도랑(38)의 측면에 불순물이 함유된 다결정실리콘을 도전층(40')으로 남겨놓는 것임을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 다결정실리콘층(40)을 퇴적시키는 것은 화학적 기상성장법(CVD법)에 의한 것임을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 다결정실리콘층(40)을 퇴적시키는 것은 물리적 증착법(PVD법)에 의한 것임을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 제6공정으로 형성되는 기능소자가 바이폴라형 반도체장치인 것을 특징으로 하는 반도체장치의 제조방법.
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