JPS62179127A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62179127A JPS62179127A JP1936686A JP1936686A JPS62179127A JP S62179127 A JPS62179127 A JP S62179127A JP 1936686 A JP1936686 A JP 1936686A JP 1936686 A JP1936686 A JP 1936686A JP S62179127 A JPS62179127 A JP S62179127A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
素子内絶縁と素子間分離とを有する半導体装置の製造工
程を簡略化しうる構造的改良である。
程を簡略化しうる構造的改良である。
反対導電型の半導体基板に一導電型の高不純物濃度埋め
込み層を形成した後、素子間分離領域に反対導電型の不
純物を高濃度に導入しておき、その上に一導電型のエピ
タキシャル半導体層を形成する工程中に、上記の高濃度
に導入された反対導電型の不純物を這い上らせて素子間
分離領域に反対導電型の這い上り領域を形成しておき、
上記の素子内絶縁と素子間分離とのための溝を一工程を
もって形成し、素子間分離領域においては、この溝が上
記の這い上り領域に達するようにするものである。その
後、上記エピタキシャル半導体中に素子を形成する。
込み層を形成した後、素子間分離領域に反対導電型の不
純物を高濃度に導入しておき、その上に一導電型のエピ
タキシャル半導体層を形成する工程中に、上記の高濃度
に導入された反対導電型の不純物を這い上らせて素子間
分離領域に反対導電型の這い上り領域を形成しておき、
上記の素子内絶縁と素子間分離とのための溝を一工程を
もって形成し、素子間分離領域においては、この溝が上
記の這い上り領域に達するようにするものである。その
後、上記エピタキシャル半導体中に素子を形成する。
素子内絶縁と素子間分離とを有する半導体装置に関する
。特に、素子内絶縁と素子間分離とのための溝を形成す
る工程を簡略化しうる構造的改良に関する。
。特に、素子内絶縁と素子間分離とのための溝を形成す
る工程を簡略化しうる構造的改良に関する。
高耐圧にするために、または、素子間寄生効果を防止す
るために、半導体装置の各構成要素(コレクタ、ベース
、エミッタ等)の間を絶縁物層をもって絶縁する半導体
装置がある。この素子内絶縁は素子間分離の他に設けら
れる。また、これらの素子内絶縁や素子間分離は、溝内
に形成された絶縁層によってなされる。このような半導
体装はにおいては、素子間分離用の溝は、その素子分離
の目的のため、反対導電型基板に達する深さであり、素
子内絶縁用の溝は、−導電型高濃度埋込み層の最も高濃
度の領域に達することのない深さである。このため、素
子間分離用の溝の深さが素子内絶縁用の溝の深さより深
いことが一般である。
るために、半導体装置の各構成要素(コレクタ、ベース
、エミッタ等)の間を絶縁物層をもって絶縁する半導体
装置がある。この素子内絶縁は素子間分離の他に設けら
れる。また、これらの素子内絶縁や素子間分離は、溝内
に形成された絶縁層によってなされる。このような半導
体装はにおいては、素子間分離用の溝は、その素子分離
の目的のため、反対導電型基板に達する深さであり、素
子内絶縁用の溝は、−導電型高濃度埋込み層の最も高濃
度の領域に達することのない深さである。このため、素
子間分離用の溝の深さが素子内絶縁用の溝の深さより深
いことが一般である。
これらの深さの異なる2種の溝を形成するために、従来
2種の異なる方法が使用されていた。
2種の異なる方法が使用されていた。
第1の方法は、プラズマエツチング法を使用して溝を形
成するものであるが、深さの異なる2種の開口はl工程
をもっては形成しえないから、2工程が必要であり、そ
の際、2工程間でのマスク位置ズレが起こり、マスク位
置合わせ精度を高くする必要があった。しかも、プラズ
マエツチング法は深さの制御が必ずしも容易ではないか
ら、製造歩留り等の問題があった。
成するものであるが、深さの異なる2種の開口はl工程
をもっては形成しえないから、2工程が必要であり、そ
の際、2工程間でのマスク位置ズレが起こり、マスク位
置合わせ精度を高くする必要があった。しかも、プラズ
マエツチング法は深さの制御が必ずしも容易ではないか
ら、製造歩留り等の問題があった。
第2の方法は、シリコンの結晶面(100)面の異方性
ウェットエツチング法を使用すると、傾斜角が一定のV
溝を形成しうるという性質を利用したものであり、第6
図に示すような深さの異なる2種のV溝を形成するもの
である0図において、lはp型の半導体基板であり、2
はn型の高不純物濃度埋め込み層であり、3はn型のエ
ピタキシャル半導°体層であり、4はフィールド絶縁膜
゛であり、5は素子内絶縁用の溝であり、6は素子間分
離用の溝であり、16.20.21は電極である。
ウェットエツチング法を使用すると、傾斜角が一定のV
溝を形成しうるという性質を利用したものであり、第6
図に示すような深さの異なる2種のV溝を形成するもの
である0図において、lはp型の半導体基板であり、2
はn型の高不純物濃度埋め込み層であり、3はn型のエ
ピタキシャル半導°体層であり、4はフィールド絶縁膜
゛であり、5は素子内絶縁用の溝であり、6は素子間分
離用の溝であり、16.20.21は電極である。
このような、深さの異なる複数の■溝を一工程をもって
形成するには、溝5を形成するためのマスクの幅と溝6
を形成するためのマスクの幅とを、その深さに対応して
異ならせておけばよい。
形成するには、溝5を形成するためのマスクの幅と溝6
を形成するためのマスクの幅とを、その深さに対応して
異ならせておけばよい。
(発明が解決しようとする問題点〕
上記第1の方法にあっては、上記するように。
深さの異なる2種の溝を形成するために、それぞれ、l
工程を必要とし、しかも、マスク位置合わせ精度および
溝の深さの制御に特別留意する必要があり、一方、第2
の方法にあっては、第6図に示すように、溝の開口部に
大きな面積を必要とするため、集積度が低下するという
欠点があった。
工程を必要とし、しかも、マスク位置合わせ精度および
溝の深さの制御に特別留意する必要があり、一方、第2
の方法にあっては、第6図に示すように、溝の開口部に
大きな面積を必要とするため、集積度が低下するという
欠点があった。
本発明の目的はこれらの欠点を解消することにあり、集
積度を損なうことなく、しかも、簡易に、一工程をもっ
て、素子内絶縁用の溝と素子間分離用の溝とを形成する
ことを可能にする構造の半導体111を提供することに
ある。
積度を損なうことなく、しかも、簡易に、一工程をもっ
て、素子内絶縁用の溝と素子間分離用の溝とを形成する
ことを可能にする構造の半導体111を提供することに
ある。
上記の目的を達成するために本発明が採った手段は、素
子内絶縁は一導電型の高不純物濃度埋め込み層2上部に
達する溝15内に形成された絶縁層17によってなされ
、素子間分離は反対導電型の這い上り領域10に達する
溝16内に形成された絶縁層17によってなされる半導
体装置の、素子間分離をなす溝16の下部領域に、反対
導電型の這い上り領域10を形成することを特徴とする
。
子内絶縁は一導電型の高不純物濃度埋め込み層2上部に
達する溝15内に形成された絶縁層17によってなされ
、素子間分離は反対導電型の這い上り領域10に達する
溝16内に形成された絶縁層17によってなされる半導
体装置の、素子間分離をなす溝16の下部領域に、反対
導電型の這い上り領域10を形成することを特徴とする
。
本発明は、半導体中に導入された不純物が熱処理によっ
て這い上るという性質を利用したものであり、埋め込み
層を形成した後、素子間分離領域に反対導電型の不純物
を導入しておき、次のエピタキシャル成長工程等におい
て、これを這い上らせて反対導電型の這い上り領域を形
成することにより、素子内絶縁用の溝も素子間分離用の
溝も実質的に同一の深さに形成すれば足りるようにした
ものである。
て這い上るという性質を利用したものであり、埋め込み
層を形成した後、素子間分離領域に反対導電型の不純物
を導入しておき、次のエピタキシャル成長工程等におい
て、これを這い上らせて反対導電型の這い上り領域を形
成することにより、素子内絶縁用の溝も素子間分離用の
溝も実質的に同一の深さに形成すれば足りるようにした
ものである。
以下、図面を参照しつ覧1本発明の一実施例1こ係る半
導体装置についてさらに説明する。
導体装置についてさらに説明する。
第2図参照
paのシリコン基板lの一部領域にn型の不純物をイオ
ン注入した後、熱処理して厚さ力く約3ル■のn+型埋
め込み層2を形成する。この熱処理は、後になされるエ
ピタキシャル成長工程を活用してもよい。
ン注入した後、熱処理して厚さ力く約3ル■のn+型埋
め込み層2を形成する。この熱処理は、後になされるエ
ピタキシャル成長工程を活用してもよい。
第3図参照
基板表面保護用の二酸化シリコン膜7(厚さ約 1.0
00人)を形成した後、リソグラフィー法を使用して素
子間分離領域に開口8を有するレジストマスク9を形成
し、素子間分離領域にp型の不純物をイオン注入する。
00人)を形成した後、リソグラフィー法を使用して素
子間分離領域に開口8を有するレジストマスク9を形成
し、素子間分離領域にp型の不純物をイオン注入する。
第4図参照
使用済みのレジストマスク9と基板表面保護用の二酸化
シリコン膜7とを溶解除去した後、n型のシリコン層3
を厚さ約3ル履にエピタキシャル成長する。この工程に
おいて、さきにイオン注入されたp型の不純物は這い上
ってp型の這い上り領域10が形成される。もし、n+
型埋め込み層2を形成するための熱処理が未了であれば
、埋め込み層2を形成するための熱処理もこの工程にお
いて同時になされる。
シリコン膜7とを溶解除去した後、n型のシリコン層3
を厚さ約3ル履にエピタキシャル成長する。この工程に
おいて、さきにイオン注入されたp型の不純物は這い上
ってp型の這い上り領域10が形成される。もし、n+
型埋め込み層2を形成するための熱処理が未了であれば
、埋め込み層2を形成するための熱処理もこの工程にお
いて同時になされる。
つCいて、厚さ約i、ooo人の二酸化シリコン膜11
と厚さ約2,000人の窒化シリコン膜12とを形成す
る。これらはいづれも保v1膜である。
と厚さ約2,000人の窒化シリコン膜12とを形成す
る。これらはいづれも保v1膜である。
第5図参照
リソグラフィー法を使用して、素子内絶縁領域と素子間
分離領域とに開口を有するレジストマスク14を形成し
、これを使用して、窒化シリコン膜12と二酸化シリコ
ン膜11とに窓明けをする。この工程は、通常のウェッ
トエツチング法をもって可能である。
分離領域とに開口を有するレジストマスク14を形成し
、これを使用して、窒化シリコン膜12と二酸化シリコ
ン膜11とに窓明けをする。この工程は、通常のウェッ
トエツチング法をもって可能である。
つぜいて、プラズマエツチング法を使用してなす一方向
性エツチングをなす、このエツチングは、素子内絶縁領
域においては、n1型埋め込み層2の最も高濃度の領域
に達する以前に、素子間分離領域においては這い上り領
域10に達した時点でエツチングを終了して、素子内絶
縁領域においては素子内絶縁用溝15を、素子間分離領
域においては素子間分離用溝1Bを形成する。
性エツチングをなす、このエツチングは、素子内絶縁領
域においては、n1型埋め込み層2の最も高濃度の領域
に達する以前に、素子間分離領域においては這い上り領
域10に達した時点でエツチングを終了して、素子内絶
縁領域においては素子内絶縁用溝15を、素子間分離領
域においては素子間分離用溝1Bを形成する。
第1図参照
レジストマスク14はプラズマエツチングの時除去され
る。溝15、IBの内面を酸化して、これらの溝15.
1Bの内面に二酸化シリコン層17を形成し、多結晶シ
リコンを堆積して溝15.16を多結晶シリコン層16
をもって埋め込む、つCいて1表面に形成されている余
分の多結晶シリコン層をポリッシ除去し、溝15、IB
の多結晶シリコン上を酸化して二酸化シリコン層を形成
する。つづいて、窒化シリコン膜12を除去し、所望に
より素子(図示せず)を形成した後、電極窓明けの後、
電極19゜20.21を形成する。
る。溝15、IBの内面を酸化して、これらの溝15.
1Bの内面に二酸化シリコン層17を形成し、多結晶シ
リコンを堆積して溝15.16を多結晶シリコン層16
をもって埋め込む、つCいて1表面に形成されている余
分の多結晶シリコン層をポリッシ除去し、溝15、IB
の多結晶シリコン上を酸化して二酸化シリコン層を形成
する。つづいて、窒化シリコン膜12を除去し、所望に
より素子(図示せず)を形成した後、電極窓明けの後、
電極19゜20.21を形成する。
木実施例に係る半導体装置の素子間分離をなす溝の下部
には這い上り領域が形成されているので、素子内絶縁用
の溝と素子間分離用の溝とが、集積度を損なうことなく
しかも簡易に一工程をもって形成される。
には這い上り領域が形成されているので、素子内絶縁用
の溝と素子間分離用の溝とが、集積度を損なうことなく
しかも簡易に一工程をもって形成される。
以上説明せるとおり、本発明に係る半導体装置において
は、素子内絶縁は一導電型の高不純物濃度埋め込み層の
最も高濃度の領域には達しない溝内に形成された絶縁層
によってなされ、素子間分離は反対導電型の半導体基板
に達する溝内に形成された絶縁層によってなされており
、素子間分離をなす溝の下部領域には、反対導電型の這
い上り領域が形成される構造とされているので、素子内
絶縁と素子間分離とのための溝を形成する工程が簡略化
される。
は、素子内絶縁は一導電型の高不純物濃度埋め込み層の
最も高濃度の領域には達しない溝内に形成された絶縁層
によってなされ、素子間分離は反対導電型の半導体基板
に達する溝内に形成された絶縁層によってなされており
、素子間分離をなす溝の下部領域には、反対導電型の這
い上り領域が形成される構造とされているので、素子内
絶縁と素子間分離とのための溝を形成する工程が簡略化
される。
第1図は、本発明の一実施例に係る半導体装置の断面図
である。 第2〜5図は、本発明の一実施例に係る半導体装置の主
要工程完了後の断面図である。 第6図は、従来技術に係る半導体装置の断面図である。 l・・・反対導電ff1(p型)の半導体基板。 2・・・−導電型(n型)の高不純物濃度埋め込み層、
3・・・−導電型(n型)の半導体層、4・・・絶縁
膜、 5・・・素子内絶縁用の溝。 6・・管素子間分離用の溝、 7.11・・・二酸化
シリコン膜、 8・・・開口、9.14・・・レジスト
マスク、 1011・・這い上り領域、12・・◆窒化
シリコン膜、 15・・番素子内絶縁用溝、 16・・
φ素子間分離用溝、 17・・・二酸化シリコン層、1
6・・・多結晶シリコン層、+9.20.21・・・電
極。 工程図 第21!I II 3 醒 第41!ll
である。 第2〜5図は、本発明の一実施例に係る半導体装置の主
要工程完了後の断面図である。 第6図は、従来技術に係る半導体装置の断面図である。 l・・・反対導電ff1(p型)の半導体基板。 2・・・−導電型(n型)の高不純物濃度埋め込み層、
3・・・−導電型(n型)の半導体層、4・・・絶縁
膜、 5・・・素子内絶縁用の溝。 6・・管素子間分離用の溝、 7.11・・・二酸化
シリコン膜、 8・・・開口、9.14・・・レジスト
マスク、 1011・・這い上り領域、12・・◆窒化
シリコン膜、 15・・番素子内絶縁用溝、 16・・
φ素子間分離用溝、 17・・・二酸化シリコン層、1
6・・・多結晶シリコン層、+9.20.21・・・電
極。 工程図 第21!I II 3 醒 第41!ll
Claims (1)
- 【特許請求の範囲】 素子内絶縁は一導電型の高不純物濃度埋め込み層(2)
上部に達する溝(15)内に形成された絶縁層(17)
によってなされ、素子間分離は前記素子内絶縁をなす溝
(15)と同一深さの溝(16)内に形成された絶縁層
(17)によってなされる半導体装置において、 前記素子間分離をなす溝(16)の下部領域には、反対
導電型の這い上り領域(10)が形成されてなることを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1936686A JPS62179127A (ja) | 1986-01-31 | 1986-01-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1936686A JPS62179127A (ja) | 1986-01-31 | 1986-01-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62179127A true JPS62179127A (ja) | 1987-08-06 |
Family
ID=11997354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1936686A Pending JPS62179127A (ja) | 1986-01-31 | 1986-01-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62179127A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5485029A (en) * | 1994-06-30 | 1996-01-16 | International Business Machines Corporation | On-chip ground plane for semiconductor devices to reduce parasitic signal propagation |
-
1986
- 1986-01-31 JP JP1936686A patent/JPS62179127A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5485029A (en) * | 1994-06-30 | 1996-01-16 | International Business Machines Corporation | On-chip ground plane for semiconductor devices to reduce parasitic signal propagation |
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