JP4933729B2 - 半導体素子の素子分離膜製造方法 - Google Patents

半導体素子の素子分離膜製造方法 Download PDF

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Description

本発明は半導体素子の素子分離膜製造方法に関し、特に周辺回路領域のライナー酸化膜を除去して露出したライナー窒化膜をプラズマを利用した酸化工程で酸化させたあと素子分離膜を形成することにより、ＨＥＩＰ現象を防止して素子の特性を向上させる半導体素子の素子分離膜製造方法に関する。
図１〜図５は、従来の技術に係る半導体素子の素子分離膜製造方法を示す断面図等である。
図１に示されているように、セル領域１０００ａと周辺回路領域１０００ｂを備えた半導体基板１０の上部にパッド酸化膜２０及びパッド窒化膜３０を順次形成する。
図２に示されているように、素子分離領域に予定された部分のパッド窒化膜３０、パッド酸化膜２０及び所定厚さの半導体基板１０を食刻してトレンチ４０を形成する。
図３に示されているように、トレンチ４０の表面に側壁酸化膜５０を形成した後、半導体基板１０の全面にライナー窒化膜６０及びライナー酸化膜７０を順次形成する。
図４に示されているように、全体表面の上部にトレンチ４０を埋め込むギャップ・フィル絶縁膜８０を形成する。
図５に示されているように、パッド窒化膜３０が露出するまでギャップ・フィル絶縁膜８０を平坦化食刻する。次には、パッド窒化膜３０及びパッド酸化膜２０を除去して素子分離膜９０を形成する。
前述の従来の技術に係る半導体素子の素子分離膜製造方法は、ライナー窒化膜及びライナー酸化膜により漏洩電流が減少し、素子のリフレッシュ特性が向上するという利点がある。しかし、従来の技術による素子分離膜の場合、ｐＭＯＳトランジスタが形成される領域の酸化膜と窒化膜の境界面に電子トラップが発生することになり、ホットエレクトロンがトラップされる。トラップされたホットエレクトロンは、ｐＭＯＳトランジスタのゲートに電圧が印加されない場合もチャンネル領域に電流が流れることになるＨＥＩＰ（Hot Electron Induced Punch-through）現象を誘発させる。ＨＥＩＰ現象はＤＲＡＭのスタンバイ電流を増加させ、素子の不良を誘発して収率を減少させるという問題点がある。
このような問題点を解決するため側壁酸化膜の厚さを増加させるか、チャンネルの長さを増加させる方法が提案されたが、側壁酸化膜の厚さが増加するとギャップ・フィル特性が悪化し、活性領域の幅を減少させてトランジスタの駆動電流の減少、しきい電圧の減少及びリフレッシュ特性の悪化等を誘発するという問題がある。
本発明は、周辺回路領域のライナー酸化膜を除去して露出したライナー窒化膜をプラズマを利用した酸化工程で酸化させたあと素子分離膜を形成することによりＨＥＩＰ現象を防止し、リフレッシュ時間、トランジスタの駆動電流等素子の特性を向上させる半導体素子の素子分離膜製造方法を提供することを目的とする。
本発明に係る半導体素子の素子分離膜製造方法は、ｐＭＯＳ領域及びｎＭＯＳ領域を含む周辺回路領域とセル領域を備えた半導体基板の上部にパッド酸化膜及びパッド窒化膜を順次形成する段階と、素子分離領域に予定された部分の前記パッド窒化膜、パッド酸化膜及び所定厚さの半導体基板を食刻してトレンチを形成する段階と、前記トレンチの表面に側壁酸化膜を形成する段階と、前記半導体基板の全面にライナー窒化膜及びライナー酸化膜を順次形成する段階と、前記周辺回路領域のｎＭＯＳ領域及びｐＭＯＳ領域に形成されたライナー酸化膜のうち少なくとも前記ｐＭＯＳ領域のライナー酸化膜を除去して前記除去されたライナー酸化膜の下部のライナー窒化膜を露出させる段階と、前記ライナー窒化膜の露出した部分を酸化させる段階と、全体表面の上部に前記トレンチを埋め込むギャップ・フィル酸化膜を形成する段階と、平坦化食刻工程を行ない前記パッド窒化膜を露出させる段階と、前記パッド窒化膜及びパッド酸化膜を除去する段階とを含むことを特徴とする。
上記課題を解決するために、請求項１に記載の発明は、
ｐＭＯＳ領域及びｎＭＯＳ領域を含む周辺回路領域とセル領域を備えた半導体基板の上部にパッド酸化膜及びパッド窒化膜を順次形成する段階、
素子分離領域に予定された部分の前記パッド窒化膜、パッド酸化膜及び所定厚さの半導体基板を食刻してトレンチを形成する段階、
前記トレンチの表面に側壁酸化膜を形成する段階、
前記パッド窒化膜及び前記側壁酸化膜の全面にライナー窒化膜を形成し、当該ライナー窒化膜の全面にライナー酸化膜を形成する段階、
前記周辺回路領域のｎＭＯＳ領域及びｐＭＯＳ領域に形成された前記ライナー酸化膜のうち、少なくとも前記ｐＭＯＳ領域のライナー酸化膜を除去して前記除去されたライナー酸化膜の下部のライナー窒化膜を露出させる段階、
前記ライナー窒化膜の露出した部分を酸化させる段階、
前記ライナー酸化膜及び酸化された前記ライナー窒化膜の上部に前記トレンチを埋め込むギャップ・フィル酸化膜を形成する段階、
前記ギャップ・フィル酸化膜、前記ライナー酸化膜、及び、前記ライナー窒化膜に対して平坦化食刻工程を行ない前記パッド窒化膜を露出させる段階、及び
前記平坦化食刻工程で露出された前記パッド窒化膜及びパッド酸化膜を除去する段階
を含むことを特徴としている。
更に、請求項２に記載の発明は、請求項１に記載の発明において、
前記側壁酸化膜を形成する段階は、形成された前記側壁酸化膜をＮＨ３、Ｎ２Ｏ又はＮＯ雰囲気で熱処理する段階をさらに含むことを特徴としている。
更に、請求項３に記載の発明は、請求項１に記載の発明において、
前記ライナー窒化膜と前記ライナー酸化膜を形成する段階は、形成された前記ライナー窒化膜をＨ２雰囲気で熱処理する段階をさらに含むことを特徴としている。
更に、請求項４に記載の発明は、請求項１に記載の発明において、
ライナー酸化膜を除去する段階は、前記セル領域及び前記ｎＭＯＳ領域を塗布する感光膜パターンを形成する段階、及び
前記感光膜パターンを食刻マスクとして前記ｐＭＯＳ領域のライナー酸化膜を食刻する段階、
を含むことを特徴としている。
更に、請求項５に記載の発明は、請求項１に記載の発明において、
ライナー酸化膜を除去する段階は、前記セル領域を塗布する感光膜パターンを形成する段階、及び
前記感光膜パターンを食刻マスクとして前記ｎＭＯＳ領域及びｐＭＯＳ領域を含む周辺回路領域のライナー酸化膜を食刻する段階
を含むことを特徴としている。
更に、請求項６に記載の発明は、請求項１に記載の発明において、
前記ライナー窒化膜の露出した部分を酸化させる段階は、プラズマを利用した酸化工程であることを特徴としている。
更に、請求項７に記載の発明は、請求項１に記載の発明において、
前記側壁酸化膜の厚さは、２０〜２００Åであることを特徴としている。
更に、請求項８に記載の発明は、請求項１に記載の発明において、
前記ライナー窒化膜の厚さは、２０〜１００Åであることを特徴としている。
更に、請求項９に記載の発明は、請求項１に記載の発明において、
前記ライナー酸化膜の厚さは、２０〜２００Åであることを特徴としている。
更に、請求項１０に記載の発明は、請求項１に記載の発明において、
前記平坦化食刻工程は、ＣＭＰ工程で行なうことを特徴としている。
更に、請求項１１に記載の発明は、請求項１に記載の発明において、
前記ライナー窒化膜の露出した部分を酸化させる段階と、前記トレンチを埋め込むギャップ・フィル酸化膜を形成する段階とが同時に行われ、前記ギャップ・フィル酸化膜はプラズマを利用したＨＤＰを用いて形成されたことを特徴としている。
本発明に係る半導体素子の素子分離膜製造方法は、周辺回路領域のライナー酸化膜を除去してライナー窒化膜を酸化させたあと素子分離膜を形成することにより、電子トラップを減少させてＨＥＩＰ現象を防止し、ＨＥＩＰ現象により誘発される素子特性の低下を防止するという効果がある。さらに、側壁酸化膜の厚さを増加させなくともＨＥＩＰ現象を防止することができるので、トランジスタの駆動電流の減少、しきい電圧の減少及びリフレッシュ特性の悪化等を防止するという効果がある。
以下、本発明に係る実施の形態を図面を参考して詳しく説明する。
図６〜図１２は、本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。
図６に示されているように、セル領域２０００ａとｐＭＯＳ領域３０００ａ及びｎＭＯＳ領域３０００ｂを含む周辺回路領域２０００ｂを備えた半導体基板１００の上部にパッド酸化膜１１０及びパッド窒化膜１２０を順次形成する。
図７に示されているように、素子分離領域に予定された部分のパッド窒化膜１２０、パッド酸化膜１１０及び所定厚さの半導体基板１００を食刻してトレンチ１３０を形成する。
図８に示されているように、トレンチ１３０の表面に側壁酸化膜１４０を形成した後、半導体基板１００の全面にライナー窒化膜１５０及びライナー酸化膜１６０を順次形成する。ここで、側壁酸化膜１４０は２０〜２００Aの厚さに形成しＮＨ３、Ｎ２Ｏ又はＮＯ雰囲気で熱処理するのが好ましく、ライナー窒化膜１５０は２０〜１００Aの厚さに形成しＨ２雰囲気で熱処理するのが好ましい。さらに、ライナー酸化膜１６０は２０〜２００Aの厚さに形成するのが好ましい。
図９に示されているように、セル領域２０００ａ及び周辺回路領域２０００ｂのｎＭＯＳ領域３０００ｂを塗布する感光膜パターン（図示省略）を形成し、前記感光膜パターンを食刻マスクとしてｐＭＯＳ領域３０００ａに形成されたライナー酸化膜１６０を除去してライナー酸化膜パターン１６５を形成する。ｐＭＯＳ領域３０００ａに形成されたライナー酸化膜１６０の除去工程によりｐＭＯＳ領域３０００ａのライナー窒化膜１５０が露出する。
本発明に係る他の実施の形態として、図１３に示されているように、セル領域２０００ａを塗布する感光膜パターン（図示省略）を形成し、前記感光膜パターンを食刻マスクとしてｐＭＯＳ領域３０００ａ及びｎＭＯＳ領域３０００ｂを含む周辺回路領域２０００ｂに形成されたライナー酸化膜１６０全体を除去して周辺回路領域２０００ｂのライナー窒化膜１５０を露出させることもできる。
図１０に示されているように、ライナー窒化膜１５０の露出した部分を酸化させる。ｐＭＯＳ領域３０００ａのライナー酸化膜１６０のみ除去された場合はｐＭＯＳ領域３０００ａのライナー窒化膜１５０だけを好ましくは酸化させ、ｐＭＯＳ領域３０００ａ及びｎＭＯＳ領域３０００ｂを含む周辺回路領域２０００ｂのライナー酸化膜１６０全体が除去された場合は周辺回路領域２０００ｂ全体のライナー窒化膜１６０を酸化させる。ここで、ライナー窒化膜１６０の酸化工程はプラズマを利用した酸化工程であるのが好ましい。
図１１に示されているように、全体表面の上部にトレンチ１３０を埋め込むギャップ・フィル酸化膜１７０を形成する。ここで、ギャップ・フィル酸化膜１７０はＨＤＰ（High Density Plasma）酸化膜であるのが好ましく、ライナー窒化膜１６０の酸化工程は前記ＨＤＰ酸化膜の形成時に同時に行なうことができる。すなわち、高密度プラズマを用いてギャップ・フィル酸化膜１７０を形成する工程でライナー窒化膜１６０の露出した部分をプラズマを利用して酸化させることもできる。
図１２に示されているように、パッド窒化膜１２０が露出するまでギャップ・フィル酸化膜１７０を平坦化食刻する。次には、パッド窒化膜１２０及びパッド酸化膜１１０を除去して素子分離膜１８０を形成する。本発明の他の実施の形態に基づき、周辺回路領域２０００ｂのライナー酸化膜１６０を全て除去した場合は、図１４のような素子分離膜１８０を得ることができる。
従来の技術に係る半導体素子の素子分離膜製造方法を示す断面図等である。 従来の技術に係る半導体素子の素子分離膜製造方法を示す断面図等である。 従来の技術に係る半導体素子の素子分離膜製造方法を示す断面図等である。 従来の技術に係る半導体素子の素子分離膜製造方法を示す断面図等である。 従来の技術に係る半導体素子の素子分離膜製造方法を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の実施の形態を示す断面図等である。 本発明に係る半導体素子の素子分離膜製造方法の他の実施の形態を示す断面図である。 本発明に係る半導体素子の素子分離膜製造方法の他の実施の形態を示す断面図である。
符号の説明
１０、１００ 半導体基板
２０、１１０ パッド酸化膜
３０、１２０ パッド窒化膜
４０、１３０ トレンチ
５０、１４０ 側壁酸化膜
６０、１５０ ライナー窒化膜
７０、１６０ ライナー酸化膜
８０、１７０ ギャップ・フィル絶縁膜
９０、１８０ 素子分離膜
１０００ａ、２０００ａ セル領域
１０００ｂ、２０００ｂ 周辺回路領域
３０００ａ ｐＭＯＳ領域
３０００ｂ ｎＭＯＳ領域

Claims (11)

  1. ｐＭＯＳ領域及びｎＭＯＳ領域を含む周辺回路領域とセル領域を備えた半導体基板の上部にパッド酸化膜及びパッド窒化膜を順次形成する段階、
    素子分離領域に予定された部分の前記パッド窒化膜、パッド酸化膜及び所定厚さの半導体基板を食刻してトレンチを形成する段階、
    前記トレンチの表面に側壁酸化膜を形成する段階、
    前記パッド窒化膜及び前記側壁酸化膜の全面にライナー窒化膜を形成し、当該ライナー窒化膜の全面にライナー酸化膜を形成する段階、
    前記周辺回路領域のｎＭＯＳ領域及びｐＭＯＳ領域に形成された前記ライナー酸化膜のうち、少なくとも前記ｐＭＯＳ領域のライナー酸化膜を除去して前記除去されたライナー酸化膜の下部のライナー窒化膜を露出させる段階、
    前記ライナー窒化膜の露出した部分を酸化させる段階、
    前記ライナー酸化膜及び酸化された前記ライナー窒化膜の上部に前記トレンチを埋め込むギャップ・フィル酸化膜を形成する段階、
    前記ギャップ・フィル酸化膜、前記ライナー酸化膜、及び、前記ライナー窒化膜に対して平坦化食刻工程を行ない前記パッド窒化膜を露出させる段階、及び
    前記平坦化食刻工程で露出された前記パッド窒化膜及びパッド酸化膜を除去する段階
    を含むことを特徴とする半導体素子の素子分離膜製造方法。
  2. 前記側壁酸化膜を形成する段階は、形成された前記側壁酸化膜をＮＨ３、Ｎ２Ｏ又はＮＯ雰囲気で熱処理する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  3. 前記ライナー窒化膜と前記ライナー酸化膜を形成する段階は、形成された前記ライナー窒化膜をＨ２雰囲気で熱処理する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  4. ライナー酸化膜を除去する段階は、前記セル領域及び前記ｎＭＯＳ領域を塗布する感光膜パターンを形成する段階、及び
    前記感光膜パターンを食刻マスクとして前記ｐＭＯＳ領域のライナー酸化膜を食刻する段階、
    を含むことを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  5. ライナー酸化膜を除去する段階は、前記セル領域を塗布する感光膜パターンを形成する段階、及び
    前記感光膜パターンを食刻マスクとして前記ｎＭＯＳ領域及びｐＭＯＳ領域を含む周辺回路領域のライナー酸化膜を食刻する段階
    を含むことを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  6. 前記ライナー窒化膜の露出した部分を酸化させる段階は、プラズマを利用した酸化工程であることを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  7. 前記側壁酸化膜の厚さは、２０〜２００Åであることを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  8. 前記ライナー窒化膜の厚さは、２０〜１００Åであることを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  9. 前記ライナー酸化膜の厚さは、２０〜２００Åであることを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  10. 前記平坦化食刻工程は、ＣＭＰ工程で行なうことを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
  11. 前記ライナー窒化膜の露出した部分を酸化させる段階と、前記トレンチを埋め込むギャップ・フィル酸化膜を形成する段階とが同時に行われ、前記ギャップ・フィル酸化膜はプラズマを利用したＨＤＰを用いて形成されたことを特徴とする請求項１に記載の半導体素子の素子分離膜製造方法。
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