KR20070044931A - 자기정렬된 측벽산화를 이용한 반도체소자의 트랜치소자분리막 형성방법 - Google Patents

Abstract

본 발명의 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 반도체기판의 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각마스크로 한 식각으로 소자분리영역을 일정깊이로 제거하여 트랜치를 형성하는 단계와, 트랜치가 형성된 결과물에 측벽산화막 및 라이너질화막을 순차적으로 적층하는 단계와, 매립절연막으로 트랜치를 매립한 후 하드마스크막패턴의 표면이 노출되도록 평탄화를 수행하여 트랜치 소자분리막을 형성하되, 평탄화에 의해 하드마스크막패턴도 일정 두께만큼 제거되도록 하는 단계와, 세정공정을 수행하여 트랜치 상부 측벽의 측벽산화막의 일부를 노출시키는 단계와, 측벽산화막의 노출부분에 대한 산화공정을 수행하여 측벽산화막의 상부 두께를 증가시키는 단계를 포함한다.

트랜치 소자분리막, HEIP 현상, 자기정렬된 측벽산화

Description

자기정렬된 측벽산화를 이용한 반도체소자의 트랜치 소자분리막 형성방법{Method of fabricating the trench isolation layer in semiconductor device using self aligned side oxidation}

도 1 내지 도 4는 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 자기정렬된 측벽산화를 이용한 반도체소자의 트랜치 소자분리막 형성방법에 관한 것이다.

최근 반도체소자의 고집적화 경향에 따라 소자간의 분리거리가 매우 짧아짐으로써, 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리방법으로는 한계를 나타내고 있다. 따라서 반도체기판에 트랜치를 형성하고, 이 트랜치를 실리콘산화물과 같은 절연물로 매립함으로써 소자간 분리를 실현하는 트랜치 소자분리막이 널리 사용되고 있다. 이와 같은 트랜치 소자분리막의 구조에는 여러 가지가 있으나, 가장 널리 사용되는 구조로서 라이너질화막을 채용한 구조가 있다.

라이너질화막을 채용한 트랜치 소자분리막을 형성하기 위해서는, 먼저 패드 산화막 및 패드질화막을 이용한 식각으로 반도체기판을 일정깊이로 제거하여 트랜치를 형성한다. 다음에 측벽산화막 및 라이너질화막을 순차적으로 형성한다. 그리고 트랜치가 매립되도록 매립절연막을 형성한다. 다음에 통상의 방법을 사용하여 패드질화막 및 패드산화막을 제거하면 트랜치 소자분리막이 완성된다.

이와 같은 트랜치 소자분리막에 있어서, 상기 라이너 질화막은 후속공정, 예컨대 매립절연막 형성공정에서 반도체기판이 산화되는 것을 방지하는데 큰 효과가 있다. 그러나 이와 같은 라이너 질화막은 후속공정인 패드질화막을 제거할 때에 상부 일부가 함께 제거되는 모트(moat) 현상을 유발한다. 모트 현상이 발생하게 되면, 소자의 문턱전압을 감소시킴으로써 오프(off) 상태에서의 전류량을 증대시키고, 또한 측벽산화막과 라이너질화막 사이의 계면이 결함 카운터(defect counter)로서 작용하도록 하는 등의 많은 문제점이 발생한다.

특히 대두되는 문제점은, 핫 일렉트론에 의한 펀치-스루(Hot Electron Induced Punch-through; 이하 HEIP) 현상이다. 이 HEIP 현상은, 특히 p채널형 모스트랜지스터에서 핫 일렉트론들이 드레인영역 근처의 게이트절연막 내에 트랩되고, 이 트랩된 핫 일렉트론들에 의해 드레인영역에서 인접한 곳에 반전층이 형성되는 현상이다. 이 HEIP 현상은 드레인영역에 인접하여 반전층을 형성시킴으로써 유효채널길이를 감소시키며, 그 결과 문턱전압의 감소, 트랜스컨덕턴스의 증가, 오프 전류의 증가를 유발시켜, 전력소모량이 증가하고 신호지연을 유발하며 펀치스루전압을 감소시키는 등의 특성열화를 야기한다.

본 발명이 이루고자 하는 기술적 과제는, p채널형 모스트랜지스터에서의 HEIP 현상의 발생을 억제할 수 있도록 하는 반도체소자의 트랜치 소자분리막 형성방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 반도체기판의 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각마스크로 한 식각으로 상기 소자분리영역을 일정깊이로 제거하여 트랜치를 형성하는 단계; 상기 트랜치가 형성된 결과물에 측벽산화막 및 라이너질화막을 순차적으로 적층하는 단계; 매립절연막으로 상기 트랜치를 매립한 후 상기 하드마스크막패턴의 표면이 노출되도록 평탄화를 수행하여 트랜치 소자분리막을 형성하되, 상기 평탄화에 의해 상기 하드마스크막패턴도 일정 두께만큼 제거되도록 하는 단계; 세정공정을 수행하여 상기 트랜치 상부 측벽의 측벽산화막의 일부를 노출시키는 단계; 및 상기 측벽산화막의 노출부분에 대한 산화공정을 수행하여 상기 측벽산화막의 상부 두께를 증가시키는 단계를 포함하는 것을 특징으로 한다.

상기 하드마스크막패턴은 패드산화막패턴 및 패드질화막패턴이 순차적으로 적층되는 구조로 형성하는 것이 바람직하다.

이 경우, 상기 평탄화는 상기 패드질화막패턴이 250Å 이하의 두께가 남도록 수행하는 것이 바람직하다.

상기 세정공정은, 상기 측벽산화막의 상부가 노출되도록 상기 라이너질화막 이 250-400Å의 깊이만큼 제거되도록 수행하는 것이 바람직하다.

이 경우, 상기 세정공정은 HF 세정액을 이용하여 수행할 수 있다.

상기 세정공정은 열산화방법을 사용하여 수행하는 것이 바람직하다.

이 경우, 상기 열산화방법은, O₂ 분위기 또는 O₂ 및 H₂ 분위기와, 대략 650-950℃ 온도에서 수행할 수 있다.

상기 산화공정은 상기 측벽산화막의 상부 두께가 50-300Å의 두께만큼 증가되도록 수행하는 것이 바람직하다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.

도 1 내지 도 4는 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 1을 참조하면, 반도체기판(100) 위에 패드산화막 및 패드질화막을 순차적으로 적층한다. 다음에 패드질화막 위에 포토레지스트막을 형성한 후에, 통상의 노광 및 현상을 수행하여 패드질화막의 일부 표면을 노출시키는 포토레지스트막패턴을 형성한다. 그리고 이 포토레지스트막패턴을 식각마스크로 한 식각으로 패드질화막 및 패드산화막의 노출부분을 순차적으로 식각하여, 반도체기판(100)의 소자분리영역(102)을 노출시키는 패드산화막패턴(110) 및 패드질화막패턴(120)을 형 성한다.

다음에 도 2를 참조하면, 상기 패드산화막패턴(110) 및 패드질화막패턴(120)을 식각마스크로 한 식각으로 반도체기판(100)의 소자분리영역(102)을 일정 깊이로 식각하여 트랜치(104)를 형성한다. 다음에 상기 식각에 의한 데미지를 치유하기 위하여 측벽산화막(130)을 형성하고, 이어서 라이너질화막(140)을 형성한다. 다음에 도면에 나타내지는 않았지만, 라이너질화막(140) 위에 라이너산화막(미도시)을 형성한 후, 고밀도 플라즈마(HDP; High Density Plasma) 절연막(150)으로 트랜치(104)를 매립한다.

다음에 도 3을 참조하면, 패드질화막패턴(120)이 노출되도록 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)공정과 같은 평탄화를 수행하여 트랜치 소자분리막(152)을 형성한다. 이때 패드질화막패턴(120)도 일부 제거되도록 하는데, 남은 패드질화막패턴(120)의 두께는 대략 250Å 이하가 되도록 한다. 다음에 파티클을 제거하기 위한 세정공정을 수행하는데, 이 세정공정은 HF 계열의 세정액을 사용하여 수행한다. 통상적으로 HF 계열의 세정액은 질화막에 대한 식각율이 높지 않지만, 라이너질화막(140)과 같이 얇은 질화막에 대해서는 산화막과 유사하거나 오히려 높은 식각율을 나타낼 수 있다. 상기 세정공정은, 라이너산화막(140)을 대략 250-400Å 깊이까지 제거되어, 트랜치(104)의 상부 측벽의 측벽산화막(140)의 일부가 노출되도록 한다.

다음에 도 4를 참조하면, 자기정렬 측벽산화공정을 수행하여, 도면에서 "A"로 나타낸 바와 같이, 트랜치(104) 상부 측벽의 측벽산화막(140)의 두께를 증가시 킨다. 상기 자기정렬 측벽산화공정은 O₂ 분위기 또는 O₂ 및 H₂ 분위기와, 대략 650-950℃ 온도에서의 열산화방법을 이용하여 수행한다. 이때 측벽산화막(130)의 상부의 증가된 두께는 대략 50-300Å이 되도록 한다. 이 과정에서 활성영역은 패드질화막패턴(120)에 의해 영향을 받지 않는다. 이와 같이 트랜치(104) 상부 측벽의 측벽산화막(130)의 두께가 증가됨에 따라 이 부분에서의 핫 홀(hot hole)의 생성이 억제되며, 따라서 HEIP 현상이 억제된다. 다음에 통상의 방법으로 패드질화막패턴(120) 및 패드산화막패턴(110)을 순차적으로 제거하여 트랜치 소자분리막을 완성한다.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜치 소자분리막에 의하면, 트랜치 측벽 상부의 측벽산화막의 두께를 증가시킴으로써, 이 부분에서의 핫 홀의 생성을 억제할 수 있으며, 그 결과 p형 모스트랜지스터에서의 HEIP 현상의 발생을 억제시킬 수 있다는 이점이 제공된다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

1. 반도체기판 위에 반도체기판의 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계;

   상기 하드마스크막패턴을 식각마스크로 한 식각으로 상기 소자분리영역을 일정깊이로 제거하여 트랜치를 형성하는 단계;

   상기 트랜치가 형성된 결과물에 측벽산화막 및 라이너질화막을 순차적으로 적층하는 단계;

   매립절연막으로 상기 트랜치를 매립한 후 상기 하드마스크막패턴의 표면이 노출되도록 평탄화를 수행하여 트랜치 소자분리막을 형성하되, 상기 평탄화에 의해 상기 하드마스크막패턴도 일정 두께만큼 제거되도록 하는 단계;

   세정공정을 수행하여 상기 트랜치 상부 측벽의 측벽산화막의 일부를 노출시키는 단계; 및

   상기 측벽산화막의 노출부분에 대한 산화공정을 수행하여 상기 측벽산화막의 상부 두께를 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
2. 제1항에 있어서,

   상기 하드마스크막패턴은 패드산화막패턴 및 패드질화막패턴이 순차적으로 적층되는 구조로 형성하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형 성방법.
3. 제2항에 있어서,

   상기 평탄화는 상기 패드질화막패턴이 250Å 이하의 두께가 남도록 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
4. 제1항에 있어서,

   상기 세정공정은, 상기 측벽산화막의 상부가 노출되도록 상기 라이너질화막이 250-400Å의 깊이만큼 제거되도록 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
5. 제4항에 있어서,

   상기 세정공정은 HF 세정액을 이용하여 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
6. 제1항에 있어서,

   상기 세정공정은 열산화방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
7. 제6항에 있어서,

   상기 열산화방법은, O₂ 분위기 또는 O₂ 및 H₂ 분위기와, 대략 650-950℃ 온도에서 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
8. 제1항에 있어서,

   상기 산화공정은 상기 측벽산화막의 상부 두께가 50-300Å의 두께만큼 증가되도록 수행하는 것을 특징으로 하는 반도체소자의 트랜치5 소자분리막 형성방법.

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